JPH11191558A

JPH11191558A - 半導体装置およびその製造方法および半導体装置を用いたシステム

Info

Publication number: JPH11191558A
Application number: JP35926897A
Authority: JP
Inventors: Eiji Oue; 栄司大植; Katsuyoshi Washio; 勝由鷲尾; Yukihiro Kiyota; 幸弘清田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 1999-07-13

Abstract

(57)【要約】【課題】低消費電力で高速に動作するバイポーラトラン
ジスタを得ること、それにより大容量の信号を超高速で
送受信するシステムを可能とする。【解決手段】ベース領域１１２が、ｐ型多結晶シリコン
１１４の外周端から始まり真性ベースまで一定傾斜で深
くなるグラフトベースを形成することで、ベース抵抗を
増加させずに、ベース・コレクタ容量を低減させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は超高速バイポーラ型
半導体装置，半導体集積回路装置，光伝送システム装置
に関する。

【０００２】

【従来の技術】図２に従来のバイポーラトランジスタの
断面図を示す。図２において、１０１はｐ型シリコン基
板、１０２はｎ＋型埋込層、１０３はｎ−型シリコンエ
ピタキシャル成長層、１０４はＬＯＣＯＳ酸化膜、１０
５はＵ型素子間分離シリコン酸化膜、１０６，１１０，
１１５，１１８はシリコン酸化膜、１０７はｐ＋型ベー
ス電極用多結晶シリコン、１０８はｎ＋型リン拡散層、
１０９はｎ＋型コレクタ電極用多結晶シリコン、１１２
はシリコン真性ベース層、１１３はグラフトベース、１
１４はｐ型多結晶シリコン、１１５は単結晶シリコンエ
ミッタ、１１６はｎ＋型エミッタ電極用多結晶シリコ
ン、１１７はエミッタ、１１９はエミッタ電極、１２０
はベース電極、１２１はコレクタ電極である。図２の従
来例は特開平4−113627 号に記載されている。

【０００３】

【発明が解決しようとする課題】図２の従来技術では、
真性ベース１１２とベース多結晶シリコン電極１０７と
の接続を多結晶シリコン１１４を介して低濃度コレクタ
領域１０３に拡散し、グラフトベース１１３を形成す
る。その後、真性ベース１１７を形成する。このため、
グラフトベース１１３は多結晶シリコン１１４直下の垂
直下方に拡散する部分とその周辺の円筒及び球状に拡散
する部分に分かれ、ベース抵抗を下げるためには、グラ
フトベース１１３を深くする必要があり、これはコレク
タ・ベース容量を増加させる要因になる。

【０００４】

【課題を解決するための手段】ベース電流は高濃度のベ
ース多結晶シリコン電極からより低濃度のグラフトベー
スに流れる場合、ベース多結晶シリコン電極の先端によ
り多くの電流が流れ、グラフトベースにおいては、ｐ型
多結晶シリコンの外周端より真性ベースに向かい拡散し
て電流は流れる。このため、従来のグラフトベース構造
でのｐ型多結晶シリコンの外周端より周辺部分は必要な
く、また、グラフトベースの外周での深い拡散領域は不
要である。

【０００５】本発明では、ｐ型多結晶シリコンまたはｐ
型単結晶シリコンの外周端から始まり真性ベースまで一
定傾斜の領域をもつグラフトベースを形成し、ベース抵
抗を減少することなく、ベース・コレクタ容量を低減す
る。

【０００６】

【発明の実施の形態】図１に本発明の第１の実施例の断
面図を示す。図１において、１０１はｐ型シリコン基
板、１０２は高濃度コレクタ埋込層、１０３は低濃度コ
レクタ層、104,１０５，１０６，１１０，１１８はシリ
コン酸化膜、１１４は第１多結晶半導体グラフトベー
ス、１１１はシリコン窒化膜、１０７はベース多結晶シ
リコン電極、１１２は単結晶半導体ベース層、１１６は
エミッタ多結晶シリコン電極、117はエミッタ領域であ
る。

【０００７】図３から図４に本発明の第１の実施例の製
造方法を示す。高濃度ｎ型コレクタ埋込層１０２はシリ
コン基盤１０１上に熱拡散により形なした後、シリコン
エピタキシャル成長により低濃度ｎ型コレクタ層１０３
を形成する。

【０００８】全面を熱酸化し２０ｎｍのシリコン酸化膜
を形成し、２００ｎｍのシリコン窒化膜を堆積し、真性
領域形成予定箇所以外をドライエッチにより除去する。
その後、熱酸化を行い、３００ｎｍのＬＯＣＯＳ酸化膜
１０４を形成する。平面上で高濃度ｎ型コレクタ埋込層
を囲むように、ＬＯＣＯＳ酸化膜１０４とシリコン基板
１０１に深さ３μｍの溝を形成し、シリコン酸化膜１０
５を埋め込む。

【０００９】２０ｎｍのシリコン酸化膜１０６と２００
ｎｍのｐ型多結晶シリコン膜１０７を堆積し、ベース多
結晶シリコン電極パターンに加工する。その上にシリコ
ン酸化膜３０ｎｍを堆積し、シリコン酸化膜１０６，シ
リコン酸化膜１０４を共にドライエッチングにより開孔
し、ｎ型不純物をイオン注入し、ｎ型層１０８を形成す
る。その後、コレクタ多結晶シリコン電極１０９を形成
する。その上に３００ｎｍのシリコン酸化膜１１０を積
層する。

【００１０】トランジスタの真性領域を定めるレジスト
膜をマスクとして、シリコン酸化膜１１０，ベース多結
晶シリコン電極１０７のエッチングを行う。その後、シ
リコン窒化膜１１１を３０ｎｍ堆積後、ドライエッチン
グによりサイドウォールを形成する（図３（ａ））。

【００１１】シリコン酸化膜１０６をウェットエッチン
グにより１００ｎｍサイドエッチする。その後、気相拡
散法によりボロンを低濃度コレクタ領域１０３に拡散し
ベース領域１１２を形成する。このとき、シリコン酸化
膜１０６のサイドエッチによりベース多結晶シリコン電
極１０７およびシリコン窒化膜１１１と低濃度コレクタ
領域１０３との間には高さ２０ｎｍ，奥行き１００ｎｍ
ｎの空洞が形成されており、この空洞部の底面の低濃度
コレクタ領域に拡散されるボロン濃度は空洞の外から奧
にかけて一定の割合で減少する。また、空洞部以外の低
濃度コレクタ領域は均一な深さのベース層が形成される
（図３（ｂ））。

【００１２】多結晶シリコン１１４を１５ｎｍ堆積し、
ウェットエッチにより１５ｎｍ除去し、上記空洞内に多
結晶シリコン１１４を埋め込む。その後、シリコン酸化
膜１００ｎｍを堆積し、ドライエッチングによりサイド
ウォール１１５を形成する。このシリコン酸化膜のサイ
ドウォール１１５はシリコン酸化膜とシリコン窒化膜の
２層のサイドウォールでも可能である（図４（ａ））。

【００１３】全面に高濃度のｎ型多結晶シリコンを堆積
し、エミッタ領域周辺部を覆うパターンのレジストマス
クを用いてエッチングし、多結晶シリコンエミッタ電極
116を形成する。次に、９００℃，３０秒程度の熱処理
を行い、多結晶シリコンエミッタ電極よりｎ型不純物を
ベース層１１２表面に拡散し、エミッタ領域１１７を形
成する。

【００１４】シリコン酸化膜１１８を堆積し、エミッ
タ，ベース，コレクタの各多結晶シリコン電極上のシリ
コン酸化膜１１８をドライエッチングにより開孔し、タ
ングステンによりエミッタ電極１１９，ベース電極１２
０，コレクタ電極１２１を形成する。以上の製造方法に
より図１に示す構造になる（図４（ｂ））。

【００１５】図６（ｂ）に本発明の第２の実施例の断面
図を示す。図５から図６に本発明の第２の実施例の製造
方法を示す。

【００１６】高濃度ｎ型コレクタ埋込層１０２はシリコ
ン基盤１０１上に熱拡散により形なした後、シリコンエ
ピタキシャル成長により低濃度ｎ型コレクタ層１０３を
形成する。

【００１７】全面を熱酸化し２０ｎｍのシリコン酸化膜
を形成し、２００ｎｍのシリコン窒化膜を堆積し、真性
領域形成予定箇所以外をドライエッチにより除去する。
その後、熱酸化を行い、３００ｎｍのＬＯＣＯＳ酸化膜
１０４を形成する。平面上で高濃度ｎ型コレクタ埋込層
を囲むように、ＬＯＣＯＳ酸化膜１０４とシリコン基板
１０１に深さ３μｍの溝を形成し、シリコン酸化膜１０
５を埋め込む。

【００１８】２０ｎｍのシリコン酸化膜１０６と２００
ｎｍのｐ型多結晶シリコン膜１０７を堆積し、ベース多
結晶シリコン電極パターンに加工する。その上にシリコ
ン酸化膜３０ｎｍを堆積し、シリコン酸化膜１０６，シ
リコン酸化膜１０４を共にドライエッチングにより開孔
し、ｎ型不純物をイオン注入し、ｎ型層１０８を形成す
る。その後、コレクタ多結晶シリコン電極１０９を形成
する。その上に３００ｎｍのシリコン酸化膜１１０を積
層する。

【００１９】トランジスタの真性領域を定めるレジスト
膜をマスクとして、シリコン酸化膜１１０，ベース多結
晶シリコン電極１０７のエッチングを行う。その後、シ
リコン窒化膜１１１を３０ｎｍ堆積後、ドライエッチン
グによりサイドウォールを形成する（図５（ａ））。

【００２０】シリコン酸化膜１０６をウェットエッチン
グにより１００ｎｍサイドエッチする。その後、気相拡
散法によりボロンを低濃度コレクタ領域１０３に拡散し
ベース領域１１２を形成する。このとき、シリコン酸化
膜１０６のサイドエッチによりベース多結晶シリコン電
極１０７およびシリコン窒化膜１１１と低濃度コレクタ
領域１０３との間には高さ２０ｎｍ，奥行き１００ｎｍ
ｎの空洞が形成されており、この空洞部の底面の低濃度
コレクタ領域に拡散されるボロン濃度は空洞の外から奧
にかけて一定の割合で減少する。また、空洞部以外の低
濃度コレクタ領域は均一な深さのベース層が形成される
（図５（ｂ））。

【００２１】選択単結晶シリコン２０１を１５ｎｍ成長
する。このとき、上記空洞内のベース多結晶シリコン電
極１０７下面には選択多結晶シリコン２０２が同時に形
成され、空洞内において選択単結晶シリコン２０１と接
触する。その後、シリコン酸化膜１００ｎｍを堆積し、
ドライエッチングによりサイドウォール１１５を形成す
る。このシリコン酸化膜のサイドウォール１１５はシリ
コン酸化膜とシリコン窒化膜の２層のサイドウォールで
も可能である（図６（ａ））。

【００２２】全面に高濃度のｎ型多結晶シリコンを堆積
し、エミッタ領域周辺部を覆うパターンのレジストマス
クを用いてエッチングし、多結晶シリコンエミッタ電極
116を形成する。次に、９００℃，３０秒程度の熱処理
を行い、多結晶シリコンエミッタ電極よりｎ型不純物を
ベース層１１２表面に拡散し、エミッタ領域１１７を形
成する。

【００２３】シリコン酸化膜１１８を堆積し、エミッ
タ，ベース，コレクタの各多結晶シリコン電極上のシリ
コン酸化膜１１８をドライエッチングにより開孔し、タ
ングステンによりエミッタ電極１１９，ベース電極１２
０，コレクタ電極１２１を形成する。以上の製造方法に
より図１に示す構造になる（図６（ｂ））。

【００２４】図７に本発明の第３の実施例の断面図を示
す。本実施例はシリコン基板２０３上にシリコン酸化膜
２０４，単結晶シリコン層２０６を有するＳＯＩ基板を
用いて、第１の実施例と同様な製造方法を使用する。こ
れより、コレクタ／基板容量は第１の実施例に比べて１
／２となる。

【００２５】図８に本発明の第４の実施例の断面図を示
す。本実施例はシリコン基板２０３上にシリコン酸化膜
２０４，単結晶シリコン層２０６を有するＳＯＩ基板を
用いて、第２の実施例と同様な製造方法を使用する。こ
れより、コレクタ／基板容量は第２の実施例に比べて１
／２となる。

【００２６】図９は本発明の第５の実施例を示す光伝送
システムの全治増幅回路図である。本実施例は前記実施
例に従って製造した半導体装置を回路上の増幅トランジ
スタ３０１，バッファ回路のトランジスタ３０２および
３０３に用いた例である。フォトダイオード３０６から
入力を増幅し、トランジスタ３０１，３０２，３０３と
抵抗３０４，３０５からなる増幅回路を経て、出力バッ
ファ３０７から出力を行う回路である。前記実施例に従
って製造した半導体装置を用いることで本回路は４０Ｇ
ｈｚ以上の帯域を有する。

【００２７】図１０は本発明の第６の実施例を示すフロ
ントエンドモジュールであり、光受信モジュール中のフ
ォトダイオードと前置増幅器を含む。本実施例は前記実
施例に従って製造した半導体装置を、前記第５の実施例
の前置増幅回路に用い、この増幅回路を集積回路チップ
とし、フロントエンドモジュールに適用した例である。
光ファイバー４０１から入力した光信号はレンズ４０２
により集光されフォトダイオードＩＣ４０３で電気信号
に変換される。電気信号は基板４０７上の配線４０５を
通して前置増幅器ＩＣ４０４で増幅され出力端子４０６
から出力される。

【００２８】図１１は本発明の第７の実施例を示す光伝
送システムの構成図である。本実施例は前記実施例に従
って製造した半導体装置を、データを超高速で送信する
光送信モジュール５１３、および受信する光受信モジュ
ール５１４の両伝送システムに適用した例である。

【００２９】本実施例では前記実施例に従って製造した
半導体装置により送信側電気信号５１０を処理する多重
変換デジタル回路５０１、および半導体レーザ５０３を
駆動するための半導体レーザ駆動アナログ回路５０２か
らなる光送信モジュール５１３、更には送信された光信
号５１１をフォトダイオード５０４により変換した受信
側電気信号５１２を増幅する前置増幅器５０５、および
自動利得制御増幅器５０６，クロック抽出回路５０７，
識別回路５０８の各アナログ回路、およびデジタル回路
である分離変換回路５０９等で構成される光受信モジュ
ール５１４を構成する。ここで、フォトダイオード５０
４，前置増幅器５０５は前記実施例に従って製造した半
導体装置は遮断周波数、および最大遮断周波数が１００
Ghzと超高速で動作が可能なため、１秒当たり４０Ｇビ
ットと大容量の信号を超高速で送受信することができ
る。

【００３０】

【発明の効果】本発明によれば、ベース抵抗を増加させ
ずに、ベース・コレクタ容量を低減させることが可能で
ある。これにより、低消費電力で高速に動作するトラン
ジスタが得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のバイポーラトランジス
タの断面図。

【図２】従来のバイポーラトランジスタの断面図。

【図３】本発明の第１の実施例のバイポーラトランジス
タの製造工程を示す断面図。

【図４】図３に続く製造工程を示す断面図。

【図５】本発明の第２の実施例のバイポーラトランジス
タの製造工程を示す断面図。

【図６】図５に続く製造工程を示す断面図。

【図７】本発明の第３の実施例のバイポーラトランジス
タの断面図。

【図８】本発明の第４の実施例のバイポーラトランジス
タの断面図。

【図９】本発明の第５の実施例の光伝送システムの前置
増幅器の回路図。

【図１０】本発明の第６の実施例の光伝送システムのフ
ロントエンドモジュールの断面図。

【図１１】本発明の第７の実施例の光伝送システムの構
成を示すブロック図。

【符号の説明】

１０１…シリコン基板、１０２…高濃度ｎ型コレクタ領
域、１０３…低濃度ｎ型コレクタ領域、１０４，１０
５，１０６，１１０，１１５，１１８…シリコン酸化
膜、１０７…ベース多結晶シリコン電極、１１１…シリ
コン窒化膜、１１３…グラフトベース、１１４…多結晶
シリコンのグラフトベース、１１６…エミッタ多結晶シ
リコン電極、１１７…エミッタ領域、１１９…エミッタ
電極、１２０…ベース電極、１２１…コレクタ電極、２
０１…単結晶シリコン層、２０２…多結晶シリコン層、
２０３…シリコン基板、２０４…シリコン酸化膜層、３
０１，３０２，３０３…トランジスタ、３０４，３０５
…抵抗、３０６…フォトダイオード、３０７…出力バッ
ファ、４０１…光ファイバー、４０２…レンズ、４０３
…フォトダイオード、４０４…前置増幅器ＩＣ、４０５
…配線、４０６…出力端子、４０７…基板、４０８…パ
ッケージ、５０１…多重変換デジタル回路、502…半導
体レーザ駆動アナログ回路、５０３…半導体レーザ、５
０４…フォトダイオード、５０５…前置増幅器、５０６
…自動利得制御増幅器、５０７…クロック抽出回路、５
０８…識別回路、５０９…分離変換回路、５１０…送信
側電気信号、５１１…送信された光信号、５１２…受信
側電気信号、５１３…光送信モジュール、５１４…光受
信モジュール。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基体と、上記半導体基
体の１主面に形成された上記第１導電型と反対導電型の
第２導電型の第１の半導体領域と、上記第１の半導体領
域に形成された第１導電型の第２の半導体領域と、上記
半導体基体の主面部上の第１の半導体領域以外に形成さ
れた第１の絶縁膜と、上記第２の半導体領域を含まない
上記第１の半導体領域上に形成された第１の多結晶半導
体層と、上記第１の絶縁膜と上記第１の多結晶半導体層
上に形成された第２の多結晶半導体層とを有し、上記第
１の半導体領域が上記第１の多結晶半導体層と接する領
域において一定の割合でその膜厚が増加することを特徴
とする半導体装置。
【請求項２】上記半導体基体はバイポーラトランジスタ
のコレクタ領域であり、上記第１の半導体領域はベース
領域であり、上記第２の半導体領域はエミッタ領域であ
ることを特徴とする請求項１記載の半導体装置。
【請求項３】第１導電型の半導体基体と、上記半導体基
体の１主面に形成された上記第１導電型と反対導電型の
第２導電型の第１の半導体領域と、上記第１の半導体領
域上に形成された第２導電型の第２の半導体領域と、上
記第２の半導体領域に形成された第１導電型の第３の半
導体領域と、上記半導体基体の主面部上の第１の半導体
領域以外に形成された第１の絶縁膜と、上記第３の半導
体領域を含まない上記第２の半導体領域上に形成された
第１の多結晶半導体層と、上記第１の絶縁膜と上記第１
の多結晶半導体層上に形成された第２の多結晶半導体層
とを有し、上記第１の半導体領域が上記第１の多結晶半
導体層と接する領域において一定の割合でその膜厚が増
加することを特徴とする半導体装置。
【請求項４】上記半導体基体はバイポーラトランジスタ
のコレクタ領域であり、上記第１および第２の半導体領
域はベース領域であり、上記第３の半導体領域はエミッ
タ領域であることを特徴とする請求項３記載の半導体装
置。
【請求項５】上記第１の半導体領域は、上記第１の絶縁
膜の開口部によりその底面形状が規定されたことを特徴
とする請求項１記載の半導体装置。
【請求項６】上記第１の半導体領域は、上記第１の絶縁
膜の開口部によりその底面形状が規定されたことを特徴
とする請求項３記載の半導体装置。
【請求項７】上記第１導電型はｎ型であり、上記第２導
電型はｐ型であり、上記半導体装置は上記半導体基体お
よび上記第１の半導体領域および上記第２の半導体領域
によりバイポーラトランジスタが構成されるようになし
たことを特徴とする請求項１記載の半導体装置。
【請求項８】上記第１導電型はｎ型であり、上記第２導
電型はｐ型であり、上記半導体装置は上記半導体基体お
よび上記第１の半導体領域および上記第２の半導体領域
および上記第３の半導体領域によりバイポーラトランジ
スタが構成されるようになしたことを特徴とする請求項
３記載の半導体装置。
【請求項９】半導体基板上に形成された第１導電型の半
導体基体表面に、第１の絶縁膜を形成する第１の工程
と、上記第１の絶縁膜上に上記第１導電型と反対導電型
の第２導電型の第２の多結晶半導体層を形成する第２の
工程と、上記第２の多結晶半導体層をエッチングするこ
とにより第１の開口部を形成する第３の工程と、上記第
１の開口部を通して、上記第１の絶縁膜をサイドエッチ
し、第１の空洞を形成する第４の工程と、上記第１の開
口部を通して、上記半導体基体表面に第２導電型の不純
物を拡散し第２導電型の第１の半導体領域を形成する第
５の工程と、上記第１の空洞に第１の多結晶半導体層を
埋め込む第６の工程とを有することを特徴とする半導体
装置の製造方法。
【請求項１０】半導体基板上に形成された第１導電型の
半導体基体表面に、第１の絶縁膜を形成する第１の工程
と、上記第１の絶縁膜上に上記第１導電型と反対導電型
の第２導電型の第２の多結晶半導体層を形成する第２の
工程と、上記第２の多結晶半導体層をエッチングするこ
とにより第１の開口部を形成する第３の工程と、上記第
１の開口部を通して、上記第１の絶縁膜をサイドエッチ
し、第１の空洞を形成する第４の工程と、上記第１の開
口部を通して、上記半導体基体表面に第２導電型の不純
物を拡散し第２導電型の第１の半導体領域を形成する第
５の工程と、上記第１の半導体領域上に選択的に第２導
電型の第３の半導体領域を形成する第６の工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項１１】上記第１導電型の半導体領域はバイポー
ラトランジスタのコレクタ領域であり、上記第５の工程
により形成された第１の半導体領域はバイポーラトラン
ジスタのベース領域を形成するものであり、上記第６の
工程の後にバイポーラトランジスタのエミッタ領域を形
成する工程をさらに有することを特徴とする請求項９記
載の半導体装置の製造方法。
【請求項１２】上記第１導電型の半導体領域はバイポー
ラトランジスタのコレクタ領域であり、上記第５の工程
により形成された第１の半導体領域はバイポーラトラン
ジスタのベース領域を形成するものであり、上記第６の
工程の後にバイポーラトランジスタのエミッタ領域を形
成する工程をさらに有することを特徴とする請求項１０
記載の半導体装置の製造方法。
【請求項１３】光信号を受け電気信号を出力する受光素
子と、受光素子からの電気信号を受ける第１の増幅回路
と、上記第１の増幅回路の出力を受ける第２の増幅回路
と、所定のクロック信号に同期して、上記第２の増幅回
路の出力をディジタル信号に変換する識別器とを有する
光受信システムであって、上記第１の増幅回路は、上記
受光素子にそのベースが接続された第１のバイポーラト
ランジスタと、上記第１のバイポーラトランジスタのコ
レクタにそのベースが接続されそのコレクタが上記第２
の増幅回路の入力に接続された第２のバイポーラトラン
ジスタを有し、上記第１又は第２のバイポーラトランジ
スタの少なくとも１つは、請求項１に記載された半導体
装置により構成されたことを特徴とする光受信システ
ム。
【請求項１４】光信号を受け電気信号を出力する受光素
子と、受光素子からの電気信号を受ける第１の増幅回路
と、上記第１の増幅回路の出力を受ける第２の増幅回路
と、所定のクロック信号に同期して、上記第２の増幅回
路の出力をディジタル信号に変換する識別器とを有する
光受信システムであって、上記第１の増幅回路は、上記
受光素子にそのベースが接続された第１のバイポーラト
ランジスタと、上記第１のバイポーラトランジスタのコ
レクタにそのベースが接続されそのコレクタが上記第２
の増幅回路の入力に接続された第２のバイポーラトラン
ジスタを有し、上記第１又は第２のバイポーラトランジ
スタの少なくとも１つは、請求項３に記載された半導体
装置により構成されたことを特徴とする光受信システ
ム。
【請求項１５】上記第１又は第２のバイポーラトランジ
スタのいずれもが、請求項１に記載された半導体装置に
より構成されたことを特徴とする光受信システム。
【請求項１６】上記第１又は第２のバイポーラトランジ
スタのいずれもが、請求項３に記載された半導体装置に
より構成されたことを特徴とする光受信システム。
【請求項１７】上記第１及び第２のバイポーラトランジ
スタは単一の半導体チップ上に形成され、上記受光素子
と上記半導体チップとは単一の基板上に実装されたこと
を特徴とする請求項１３乃至１６のいずれか記載の光受
信システム。