JP4611492B2 - 半導体装置および半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本願発明は、バイポーラトランジスタ及びこれを用いた半導体集積回路に関するものである。本願発明は、例えば、シリコン・ゲルマニウムをベース層として用いたバイポーラトランジスタに適用して有用なものである。更には、本願発明は、高利得で高速動作に適した高精度のバイポーラトランジスタに関するものである。
【0002】
【従来の技術】
バイポーラトランジスタの高速化を図るためには、ベース層の薄層化が必要である。その際、単純にベース層を薄層化すると、コレクタ・エミッタ間に電圧を印加した場合にベース層が空乏化してコレクタ・エミッタ間がショートする問題を生じる。それ故、一般的にベース層の薄層化に伴ってベース層を高濃度化するが、これによってコレクタ電流が減少し、電流利得が十分に得られなくなるという難点を生む。
【0003】
一方、単結晶シリコン・ゲルマニウムをベース層として用いたバイポーラトランジスタは、上記の課題を有さないので、既にこうした提案がある。単結晶シリコン・ゲルマニウムをベース層として用いたバイポーラトランジスタの提案の例は、例えば1993年 IEDM テクニカル ダイジェスト(IEDM Technical Digest)p.71〜74である。この例のバイポーラトランジスタのゲルマニウムの分布を図2に示す。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図2中の(a)、(b)、(c)の各線はこの領域でのゲルマニウムの分布の諸例を示している。
【0004】
一般に、バイポーラ・トランジジスタのベース層に単結晶シリコンよりバンドギャップの小さい単結晶シリコン・ゲルマニウムを用いることで、エミッタからベースへの電子の注入効率が向上し、コレクタ電流が増加し、従って、十分な電流利得が得られる。そして、さらに、図2の分布(a)もしくは分布(b)に示すように、ベース層内でゲルマニウムの組成比をエミッタからコレクタに向かって増加することによって、エミッタからコレクタに向かってバンドギャップが低減しベース層内部に電界を形成することが出来る。この結果、ベース層の電子を加速することができ、当該半導体装置の動作の高速化を図ることができる。さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【0005】
【発明が解決しようとする課題】
本願発明の目的は、高信頼性で高利得で高速動作に適したバイポーラトランジスタを提供するものである。より具体的な技術的な側面では、本願発明は高速性、高利得を確保しつつ、コレクタ電圧の変化にもコレクタ電流の変化がほとんどなく、且つコレクタ電流のばらつきが少ない高精度なバイポーラトランジスタを提供することにある。
【0006】
こうした目的を実現する為、本願発明の代表的な例である単結晶シリコン・ゲルマニウム層をベース層として用いたバイポーラトランジスタを例として、解決すべき課題を以下に説明する。
【0007】
前述の図2の(a)および(b)のようなゲルマニウムの分布を有する単結晶シリコン・ゲルマニウムをベース層に用いたバイポーラトランジスタには、次のような課題がある。
【0008】
即ち、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0が、ゲルマニウムの組成比が変化しているところにある。この為、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0が変動すると、その位置でのバンドギャップが変動してしまう。この端部位置EBb0の変動は、例えば、通常熱拡散で形成されるエミッタ領域の深さが変化した場合などで引き起こされる。コレクタ電流はこのバンドギャップの指数関数で変化するため、エミッタ・ベース接合での空乏層のベース側の位置EBb0が変動することによって、大幅にコレクタ電流が変化してしまう。
【0009】
これを防ぐためには、図2の分布(c)に示すようなベース層内のゲルマニウムの分布を均一にすることが考えられる。しかし、他方、この場合は、図2の分布(a)もしくは分布(b)に示したゲルマニウムの分布で得られる高速化や、あるいはコレクタ電圧を変化させても、コレクタ電流がほとんど変化しない特性を得ることができない。
【0010】
本願発明は、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を可能にし、かつコレクタ電流のばらつきが少ない高精度な半導体装置、わけてもバイポーラ・トランジスタを提供せんとするものである。
【0011】
本願発明は、わけても単結晶シリコン・ゲルマニウム層をベース層として用いたバイポーラトランジスタにおいて有用である。
【0012】
【課題を解決するための手段】
本願発明は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化しないごとく構成することである。よって、コレクタ電流はそのバンドギャップの指数関数で変化するが、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、コレクタ電流は変化しない。
【0013】
また、バンドギャップが実質的に変化しないベース領域内で、コレクタに向かってバンドギャップを低減する。このことによって、ベース層内部に電界が形成され、ベース層の電子を加速することができる。この為、半導体装置の特性としては、高速化を図ることができる。さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【0014】
本願発明の別な観点は、コレクタ電圧を変化させた場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化しても、その位置でのバンドギャップが変動しないごとく構成することである。よって、、コレクタ電圧を変えても、特性の変動が少ない高精度のバイポーラトランジスタを提供できる。
【0015】
先ず、以下に、本願発明の主な諸形態を列挙する。
【0016】
本願発明の代表的な半導体装置は、第1導電型の第1の単結晶半導体領域、例えば図1で言えば、ベース領域のバンドギャップが、第1の単結晶半導体領域と接合を有する、第1導電型と反対導電型の第2導電型の第2と第3の単結晶半導体領域(それぞれ、エミッタ、コレクタ)のバンドギャップより小さく、第1の単結晶半導体領域のバンドギャップが第2の単結晶半導体領域との接合部近傍で一定で、第3の単結晶半導体領域との接合部に向かって減少することを特徴とするものである。
【0017】
更に、本願の別な形態は、第1の導電型を有する第1の半導体領域と、前記第1の半導体領域と接合を有し且つ前記第1の導電型と反対導電型を有する第2の半導体領域および第3の半導体領域とを有し、前記第1の半導体領域のバンドギャップが前記第2および第3の半導体領域のバンドギャップより小さく、前記第1の半導体領域と前記第2の半導体領域との接合部近傍で前記第1の半導体領域のバンドギャップが、前記第2の半導体領域側より前記第1の半導体領域と前記第3の半導体領域との接合部に向かって増加する領域と、減少する領域の両領域を有することを特徴とする半導体装置である。
【0018】
図25に図1の例に対応するバンド構造図を示す。尚、図1はシリコン・ゲルマニウムをベース層として例であるが、本バンド構造図の示す概念は本願発明に適用出来るものである。又、本願発明に係わるバイポーラトランジスタの構造は、基本的に通例の構成を用いて実施することが出来る。従って、ここではその概念図を用いて説明する。以下、本願の基本構成に係わる他の諸例も同様である。本願の係るより具体的、実際的な構造は、図を用いて後述されるであろう。更に、本願発明の構成に係わる作用、効果についても、実施の形態の欄で説明されるであろう。
【0019】
第1の導電型の第1の単結晶半導体層70のベース領域は、第1導電型と反対導電型の第2導電型の第2の単結晶半導体層71のエミッタ領域および第1導電型と反対導電型の第2導電型の第3の単結晶半導体層72のコレクタ領域と接合を形成する。そして、前記第1の単結晶半導体層70のバンドギャップは、前記第2および第3の単結晶半導体層71、72のバンドギャップより小さい。更に、本例では、第1の単結晶半導体層70のバンドギャップが第2の単結晶半導体層71との接合部近傍に実質的に一定の領域75を有し、第3の単結晶半導体層72との接合部に向かって減少する領域76を有する。符号73、74はいずれも、当該接合近傍に形成される空乏層を示している。領域75が、図1に示されるWb0に対応する領域である。空乏層74内にバンドギャップが急峻に変化する領域77があるが、これは図1のゲルマニウムが含有された領域とゲルマニウムを含有しない領域の部分を示している。
【0020】
尚、前記バンドギャップが実質的に一定の領域の当該バンドギャップは、そのばらつき等も勘案して、概ね±0.5%の範囲を多用している。
【0021】
前記第1の単結晶半導体層のバンドギャップが、図5に示すように、第3の単結晶半導体層との接合部近傍で一定でも良い。
【0022】
図26に図5の例に対応するバンド構造図を示す。尚、図5はシリコン・ゲルマニウムをベース層として例であるが、本バンド構造図の示す概念は本願発明に適用出来るものである。
【0023】
図25と同様、第1の導電型の第1の単結晶半導体層70のベース領域は、第1導電型と反対導電型の第2導電型の第2の単結晶半導体層71のエミッタ領域および第1導電型と反対導電型の第2導電型の第3の単結晶半導体層72のコレクタ領域と接合を形成する。そして、前記第1の単結晶半導体層70のバンドギャップは、前記第2および第3の単結晶半導体層71、72のバンドギャップより小さい。本例では、第1の単結晶半導体層70のバンドギャップが第2の単結晶半導体層71との接合部近傍に実質的に一定の領域75を有し、第3の単結晶半導体層72との接合部に向かって減少する領域76を有する。領域75が図5におけるWb0に対応、領域78が図5におけるWbgに対応する領域である。更に、符号73、74はいずれも、当該接合近傍に形成される空乏層を示している。
【0024】
尚、以下、本願の発明の諸形態を説明するが、これら諸形態に対応するバンド構造図は添付しないが、これらについても、上述の図25および図26を基本として参酌し、その構造を十分理解することが出来る。
【0025】
前記第3の単結晶半導体層のバンドギャップが、図6に示すように、前記第1の単結晶半導体層との接合部近傍で、前記第1の単結晶半導体層のバンドギャップと同じでも良い。図6のWcgはこの領域を示している。他の基本構成は図5の例と同様である。
【0026】
前記第1の単結晶半導体層のバンドギャップが第2の単結晶半導体層との接合部近傍で一定である部分の厚さが少なくとも5nmであれば好適である。
【0027】
前記第1の単結晶半導体層と前記第2の単結晶半導体層との接合部の反対側に、図7に示すように、前記第2の単結晶半導体層に接続された前記第2の単結晶半導体層よりバンドギャップの大きい第2導電型の第4の半導体層を有しても良い。図7の例では、この第4の半導体層は多結晶Siが用いられている。
【0028】
本願の諸例においては、前記第1の単結晶半導体層が単結晶シリコン・ゲルマニウム層で、バンドギャップを単結晶シリコン・ゲルマニウム層中のゲルマニウムの組成比で制御すれば好適である。わけても、シリコン・ゲルマニウムの材料は、これまでの半導体分野において十分検討されてきた材料であり、本願発明の実施にも極めて好ましい。更に、シリコン・ゲルマニウムの材料系は比較的高温での熱処理に対しても、バンドギャップの分布の維持が可能である。この観点でも本例は極めて本願発明に好ましい例である。
【0029】
本願の他の例は、第2導電型の第5の単結晶半導体層と、該第5の単結晶半導体層表面上に設けられた開口部を有する第1の絶縁膜と第1導電型の第1の多結晶半導体層と第2の絶縁層とからなる多層膜と、前記開口部に設けられた前記第2導電型の第3の単結晶半導体層と、該第3の単結晶半導体層上に設けられた前記第1導電型の第1の単結晶半導体層と、該第1導電型の第1の単結晶半導体層と第1の絶縁膜と前記第1導電型の第1の多結晶半導体層とのいずれとも接して設けられた第1導電型の第2の多結晶半導体層と、前記第1の単結晶半導体層上に設けた前記第2の単結晶半導体層と、を少なくとも有することを特徴とするものである。
【0030】
前記第1の多結晶半導体層と第2の絶縁層と第2の多結晶半導体層と第2の単結晶半導体層に接する第3の絶縁層を設ければ好適である。
【0031】
前記第2の単結晶半導体層と第3の絶縁層に接する第4の半導体層を設ければ好適である。
【0032】
前記第2導電型の第5の単結晶半導体層表面上に設けられた開口部を有する第1の絶縁膜がシリコン酸化膜とシリコン窒化膜からなり、該シリコン酸化膜が第5の単結晶半導体層と接し、該シリコン窒化膜が前記第1の多結晶半導体層と接すると好適である。
【0033】
前記第1の絶縁膜を構成するシリコン酸化膜とシリコン窒化膜の間の少なくとも一部に、前記第1の絶縁膜の開口部に面して第3の多結晶半導体層を設ければ好適である。
【0034】
前記第2導電型の第5の単結晶半導体層の少なくとも一部に、第5の単結晶半導体層の他の部分より不純物濃度が高い部分を設ければ好適である。
【0035】
前記第2導電型の第3の単結晶半導体層の少なくとも一部に、第3の単結晶半導体層の他の部分より不純物濃度が高い部分を設ければ好適である。
【0036】
前記第1の多結晶半導体層の上面の少なくとも一部に金属もしくは金属化合物を設ければ好適である。
【0037】
前記第1と第2の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層であれば好適である。
【0038】
前記第3の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層であれば好適である。
【0039】
前記第4の半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層であれば好適である。
【0040】
前記第1の単結晶半導体層をベース、前記第2の単結晶半導体層をエミッタ、前記第3の単結晶半導体をコレクタとするバイポーラトランジスタに好適である。
【0041】
以下、本願の更に別な形態を列挙する。
【0042】
(1)本願の別な形態は、第2の導電型の第5の半導体層と、前記第5の半導体層表面上に設けられた第1の絶縁膜と、第1の導電型の第1の多結晶半導体層と第2の絶縁層とを有し、これらの第1の絶縁膜、第1の多結晶半導体層、および第2の絶縁層は開口部を有し、当該開口部に設けられた前記第2導電型の第3の半導体層と、前記第3の半導体層上に設けられた前記第1の導電型の第1の半導体層と、前記第1の導電型の前記第1の半導体層と前記第1の絶縁膜と前記第1の多結晶半導体層のいずれとも接して設けられた第1導電型の第2の多結晶半導体層と、前記第1の半導体層上に設けた前記第2の導電型の第2の半導体層と、を少なくとも有することを特徴とする半導体装置である。
【0043】
(2)本願の更に別な形態は、前記第1の多結晶半導体層と第2の絶縁層と第2の多結晶半導体層と第2の半導体層に接する第3の絶縁層を有する前記(1)に記載の半導体装置である。
【0044】
(3)本願の更に別な形態は、前記第2の半導体層と第3の絶縁層に接する第2導電型の第4の半導体層を有することを特徴とする前記(2)に記載の半導体装置である。
【0045】
(4)本願の更に別な形態は、前記第5の半導体層表面上に設けられた開口部を有する第1の絶縁膜がシリコン酸化膜とシリコン窒化膜からなり、前記シリコン酸化膜が第5の単結晶半導体層と接し、前記シリコン窒化膜が前記第1の多結晶半導体層と接することを特徴とする前記(1)より(3)のいずれかに記載の半導体装置である。
【0046】
(5)本願の更に別な形態は、前記第1の絶縁膜を構成するシリコン酸化膜とシリコン窒化膜の間の少なくとも一部に、前記第1の絶縁膜の開口部に面して第3の多結晶半導体層を有することを特徴とする前記(4)に記載の半導体装置である。
【0047】
(6)本願の更に別な形態は、前記第5の半導体層の少なくとも一部に、第5の半導体層の他の部分より不純物濃度が高い部分を有することを特徴とする前記(1)より(5)のいずれか一項に記載の半導体装置である。
【0048】
(7)本願の更に別な形態は、前記第3の半導体層の少なくとも一部に、第3の半導体層の他の部分より不純物濃度が高い部分を有することを特徴とする前記(1)より(6)のいずれか一項に記載の半導体装置である。
【0049】
(8)本願の更に別な形態は、前記第1の多結晶半導体層の上面の少なくとも一部に金属もしくは金属化合物を有することを特徴とする前記(1)より(7)のいずれかに記載の半導体装置である。
【0050】
(9)本願の更に別な形態は、前記第1と第2の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層である前記(1)より(8)のいずれかに記載の半導体装置である。
【0051】
(10)本願の更に別な形態は、前記第3の多結晶半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層である前記(1)より(9)のいずれかに記載の半導体装置である。
【0052】
(11)本願の更に別な形態は、前記第4の半導体層は、多結晶シリコン層又は多結晶シリコン・ゲルマニウム層である前記(1)より(10)のいずれかに記載の半導体装置である。
【0053】
(12)本願の更に別な形態は、前記半導体装置が、前記第1の半導体層をベース、前記第2の半導体層をエミッタ、前記第3の半導体をコレクタとするバイポーラトランジスタであることを特徴とする前記(1)より(10)のいずれかに記載の半導体装置である。
【0054】
(13)本願の更に別な形態は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化しないごとく構成されたバイポーラ・トランジスタである。
【0055】
(14)本願の更に別な形態は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化せず、且つベース領域内で、コレクタに向かってバンドギャップを低減させたことを特徴とするバイポーラ・トランジスタである。
【0056】
(15)本願の更に別な形態は、エミッタ・ベース接合での空乏層のベース側の端部位置が、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、その位置でのバンドギャップが変化せず、ベース領域内でコレクタに向かってバンドギャップを低減させ、且つコレクタ電圧を変化させた場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化しても、その位置でのバンドギャップが変動しないごとく構成されたことを特徴とするバイポーラ・トランジスタである。
【0057】
(16)本願の更に別な形態は、光信号を受け電気信号を出力する受光素子と、前記受光素子からの電気信号を受ける第1の増幅回路と、前記第1の増幅回路の出力を受ける第2の増幅回路と、所定のクロック信号に同期して前記第2の増幅回路の出力をディジタル信号に変換する識別器とを有する光受信システムであって、前記第1の増幅回路は、前記受光素子にそのベースが接続された第1のバイポーラトランジスタと、前記第1のバイポーラトランジスタのコレクタにベースが接続されると共にコレクタが前記第2に増幅回路の入力に接続された第2のバイポーラトランジスタを有し、前記第1又は第2のバイポーラトランジスタの少なくとも一つが、本願発明に係る半導体装置あるいはバイポーラトランジスタにより構成されたことを特徴とする光受信システムである。
【0058】
(17)本願の更に別な形態は、前記第1および第2のバイポーラトランジスタのいずれもが、本願発明の係る半導体装置あるいはバイポーラトランジスタにより構成されてなる光受信システムである。
【0059】
(18)本願の更に別な形態は、前記第1および第2のバイポーラトランジスタが単一の半導体チップ上に形成されると共に、前記半導体チップと前記受光素子とが単一の基板上に実装されてなる前記(16)又は(17)に記載の光受信システムである。
【0060】
(19)本願の更に別な形態は、少なくとも1対以上の互いのエミッタが接続された少なくとも1対以上のバイポーラトランジスタにより構成された増幅回路を有し、該バイポーラトランジスタの対が本願発明に係る半導体装置あるいはバイポーラトランジスタにより構成されたことを特徴とする半導体集積回路である。
【0061】
【発明の実施の形態】
以上、本願発明の諸形態を述べてきたが、その具体的実施の形態について説明する。
【0062】
本願発明に係る半導体装置の好適な実施の形態の代表例は、バイポーラトランジスタのベース領域となる第1導電型の第1の単結晶半導体層のバンドギャップが、エミッタ領域やコレクタ領域となる第2導電型の第2と第3の単結晶半導体層のバンドギャップより小さく、ベース領域である第1の単結晶半導体層のバンドギャップが、エミッタ領域の第2の単結晶半導体層との接合部近傍で一定で、コレクタ領域の第3の単結晶半導体層との接合部に向かって減少することを特徴とするものである。
【0063】
この実施の形態は、例えば、前記第1の単結晶半導体層が単結晶シリコン・ゲルマニウム層でバンドギャップを単結晶シリコン・ゲルマニウム層中のゲルマニウムの組成比で制御する場合、エミッタ・ベース接合での空乏層のベース側の端部位置が、ゲルマニウムの組成比が一定のところにあるため、エミッタ・ベース接合での空乏層のベース側の位置が変動しても(例えば、通常熱拡散で形成されるエミッタ領域の深さが変化した場合)、その位置でのバンドギャップは変化しない。よって、コレクタ電流はそのバンドギャップの指数関数で変化するが、エミッタ・ベース接合での空乏層のベース側の位置が変動しても、コレクタ電流は変化しない。
【0064】
また、バンドギャップが変化しないベース領域内で、ゲルマニウムの組成比をコレクタに向かって増加させることによって、コレクタに向かってバンドギャップを低減することが出来る。従って、このことによって、ベース層内部に電界が形成され、ベース層の電子を加速することができる。この為、半導体装置の特性としては、高速化を図ることができる。さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【0065】
本願発明におけるベース、エミッタ、およびコレクタの厚さは通例のバイポーラトランジスタでの設計に準じて十分である。例えば、ベース層は5nmより100nm程度、エミッタ層は10nmより200nm程度が多用される。又、コレクタ層はその厚さは本願発明の効果にそれほど大きな影響はないが、多くは0.1nmより1μm程度より設計される。
【0066】
Eg(0)はゲルマニウムの組成比に換算して5%より15%程度、Eg(G)の幅はゲルマニウムの組成比に換算して5%より15%程度が通例である。Wb0は5nmより20nmの範囲が好都合である。Wbgはベース層の半分以下が好都合であるが、Wbgは少なくとも5nmを設定することが多い。Wcgは少なくとも5nmを設定することが多い。
【0067】
また、本発明に係る半導体装置の別な好適な実施の形態は、前記第1の単結晶半導体層のバンドギャップが、第3の単結晶半導体層との接合部近傍で一定でも良いし、前記第3の単結晶半導体層のバンドギャップが、前記第1の単結晶半導体層との接合部近傍で、前記第1の単結晶半導体層のバンドギャップと同じでも良い。さらに、前記第1の単結晶半導体層のバンドギャップが第2の単結晶半導体層との接合部近傍で一定である部分の厚さが少なくとも5nmであれば好適である。また、前記第1の単結晶半導体層と前記第2の単結晶半導体層との接合部の反対側に、前記第2の単結晶半導体層に接続された前記第2の単結晶半導体層よりバンドギャップの大きい第2導電型の第4の半導体層を有しても良い。
【0068】
尚、本願発明の代表的な実施の形態としてシリコン・ゲルマニウムをベース層とした例を用いて説明するが、本願発明は各種半導体材料、即ち、バイポーラ・トランジスタを構成出来る半導体材料であれば適用可能なものである。
【0069】
各種半導体材料として、例えばIII−V族化合物半導体材料、II−VI族化合物半導体材料などを用いても実施出来ることは言うまでもない。III−V族化合物半導体材料の例としては例えば、(Al、Ga、In)と(As、P、Sb、N)との混晶を代表例をしてあげることが出来る。それらは、例えば、AlAs、AlP、AlSb、AlN、GaAs、GaP、GaSb、GaN、InAs、InP、InSb、InNなどである。更には、これらの3元素および4元素など混晶をも用い得る。
【0070】
また、II−VI族化合物半導体材料としては、例えばZn、Cd、Hgのカルコゲナイド系混晶が代表的な例である。
【0071】
次に、本発明に係る半導体装置の更に具体的な実施の形態につき、添付図面を参照しながら以下詳細に説明する。尚、以下の実施の形態では、実用にすぐれたゲルマニウム含有シリコンの結晶を代表例に用いてベース領域のバンド・ギャップを変化させる例を示す。しかし、上述したように他の半導体材料を用いても、各種形態に対して、同様の作用、効果を得ることが出来ることは言うまでもない。
【0072】
<実施の形態1>
図1は、本発明に係る半導体装置の第1の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図1中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0073】
以下、図1に示したゲルマニウムの分布に基づいて、高利得で高速動作に適した高精度のバイポーラトランジスタを実現できることを説明する。
【0074】
単結晶シリコンのバンドギャップに対して、エミッタ・ベース接合での空乏層のベース側の位置EBb0における単結晶シリコン・ゲルマニウム層のバンドギャップの低下量をEg(0)とし、コレクタ・ベース接合に向かってのバンドギャップの減少量をEg(G)とすると、コレクタ電流はEg(0)の指数関数とEg(G)の積に比例することが知られている。
【0075】
そのため、前述の図2の分布(a)のゲルマニウムの分布の例を考察すれば、単結晶シリコンからのオン電圧変化は、図3に示したように、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対して、ほぼ直線的に変化する。この例は、図3に図2(a)の場合として示される。その結果、例えば、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0が僅かに1nm変化しただけで、オン電圧が4mV以上も変化してしまう。この変化量は通常の単結晶シリコンのみのバイポーラトランジスタに比べて1桁以上も大きい。この原因は、従来例の場合、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0が、ゲルマニウムの組成比が変化しているところにあるため、その位置でのバンドギャップEg(0)が変動することにある。
【0076】
尚、図3は図1と図2に示したバイポーラトランジスタのオン電圧変化を示す特性線図である。
【0077】
これに対して、本例ではエミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域(深さwb0のベース領域)のゲルマニウム組成比を一定にしている。従って、図3に示したように、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対するオン電圧の変化を小さくできる。これは、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0が、ゲルマニウムの組成比が一定のところにあるため、その位置でのバンドギャップEg(0)が変動しないためである。
【0078】
しかしながら、図3に示したように、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のゲルマニウム組成比が一定の領域の深さWb0をあまりに小さくすると(例えばWb0が5nmの場合)、本例の効果が減少してしまう。これは、コレクタ電流はベース領域全体のキャリアの積分量に依存しているためで、すなわちゲルマニウムの組成比が一定の領域を減少しすぎると、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0の変動に対して、前記のキャリアの積分量が変化するためである。そのため、従来に比べて、オン電圧の変動を低減するためには、Wb0を5nm程度以上にする必要がある。なお、Wb0を15nm程度にした場合のオン電圧の変化量は、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0の変化が1nmに対して0.5mV程度に低減できている。このWb0の値は、バイポーラトランジスタで高速性能を達成するために選択されるベース領域の幅Wbが通常20nm〜50nm程度であることから、十分に実用的である。
【0079】
本実施例では、上記の説明に示した通り、高精度なバイポーラトランジスタを提供できるが、それのみならず、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けることによって、コレクタに向かってバンドギャップを低減することによってベース層内部に電界を形成し、ベース層の電子を加速することができ、高速化を図ることができ、さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【0080】
また、従来例で示したような、エミッタ・ベース接合での空乏層のベース側の位置でゲルマニウム組成比が変化している場合は、所望のコレクタ電流を得るためにエミッタ・ベース接合位置を正確に決めなくてはならないが、本実施例では、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍の一定のゲルマニウム組成比を選択することによって、所望のコレクタ電流を容易に設計できる。
【0081】
本例により、電流利得や遮断周波数が高い高速のバイポーラトランジスタが高精度で形成できる。その結果、このトランジスタを用いることによって、高精度を要求される回路の高速化・高性能化を実現できる。
【0082】
<実施の形態2>
図4は、本発明に係る半導体装置の第2の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図4中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0083】
実施の形態1と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対するオン電圧の変化を小さしている。そして、更にベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【0084】
尚、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のゲルマニウム組成比が一定の領域の深さWb0は、実施の形態1の場合と同様に考えれば良い。また、以下に示す別な諸実施の形態においても、この考え方は変わらない。
【0085】
本実施例では、コレクタ・ベース接合でゲルマニウム組成比が最も大きいところから単結晶シリコンにゲルマニウムを低減する領域に幅をもたせている。これによって、コレクタ・ベース接合近傍で急峻なバンドギャップの増大を避けることによって、ベース領域内で加速された電子の速度が維持でき高速動作を実現できるばかりか、コレクタ・ベース接合での格子不整合に起因した結晶欠陥の発生を抑制できる。
【0086】
本実施例により、高信頼性で電流利得や遮断周波数が高くかつ高精度のバイポーラトランジスタが形成できる。
【0087】
<実施の形態3>
図5は、本発明に係る半導体装置の第3の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図5中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0088】
実施の形態1、2と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対するオン電圧の変化を小さくしている。そして、かつベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【0089】
本実施例では、コレクタ・ベース接合近傍のベース領域のゲルマニウム組成比を一定(深さWbgのベース領域)にしている。
【0090】
これは、コレクタ・ベース接合近傍のベース領域のゲルマニウム組成比が変化していると、コレクタ電圧を変化して空乏層の幅が変化した場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化してコレクタ・ベース接合近傍のベース領域のゲルマニウム組成比が変動し、ベース領域全体のキャリアの積分量が変化してしまう。それゆえ、コレクタ電流がベース領域全体のキャリアの積分量に依存しており、コレクタ電流が変動してしまうため、それを防止するためである。
【0091】
本実施例により、コレクタ電圧を変化させた場合に、コレクタ・ベース接合での空乏層のベース側の位置が変化しても、ゲルマニウムの組成比が一定のところにあるため、その位置でのバンドギャップが変動せず、コレクタ電圧を変えても、特性の変動が少ない高精度のバイポーラトランジスタが形成できる。
【0092】
<実施の形態4>
図6は、本発明に係る半導体装置の第4の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図6中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0093】
実施の形態1〜3と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対するオン電圧の変化を小さくしている。そして、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【0094】
本実施例では、コレクタ領域にもゲルマニウム組成比が一定(深さWcgのコレクタ領域)を設けている。
【0095】
ゲルマニウム組成比が最も大きいところから単結晶シリコンにゲルマニウムを低減する領域をコレクタ領域内にすることによって、バイポーラトランジスタの動作電流密度が高くなって、ベース領域がコレクタ領域へ広がっても、ベース領域内のゲルマニウム組成比が低下することがなく、導電帯に電子の障壁になる領域を形成することが無い。それによって高電流密度でも高速動作を実現できる。
【0096】
また、単結晶シリコン・ゲルマニウム層中のボロン(ベース層の不純物)の拡散係数が、ゲルマニウム組成比が15%程度を中心として概ね10%より20%程度において、単結晶シリコン中に比べて1桁程度小さいことが知られている。この為、コレクタ領域にもゲルマニウムを混合することで、トランジスタ製作に要する熱処理によるボロンの拡散を抑圧でき、ベース層の幅を狭くすることに有効であり、その結果として高速の動作性能を得ることが出来る。
【0097】
また、本願発明の半導体装置の例としてカーボンを導入したヘテロ・バイポーラトランジスタに適用することも可能である。
【0098】
なお、図6でのコレクタ・ベース接合の空乏層領域は、コレクタに電圧が印加されていない場合を示したものである。この例では、コレクタ領域の不純物濃度がベース領域の不純物濃度に比べて1桁程度以上低いため、コレクタに通常動作時の電圧が印加されると、ゲルマニウムを混合したコレクタ領域は、コレクタ・ベース接合の空乏層領域内になる。そのため、バンド構造で考察すると、コレクタ領域の導電帯でのノッチはほぼ消失し、当該半導体装置の動作速度を劣化させることはない。
【0099】
本実施例により、電流利得や遮断周波数が高くかつ高精度のバイポーラトランジスタを高電流密度で動作させることができる。
【0100】
<実施の形態5>
図7は、本発明に係る半導体装置の第5の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図7中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0101】
本例では、実施の形態1〜4と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対するオン電圧の変化を小さくする。そして、更にベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図ることが出来き、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【0102】
本実施例では、エミッタ領域を多結晶シリコン領域と単結晶シリコン領域で構成している。図7にはエミッタ領域にこれらの両領域を示している。エミッタに多結晶シリコンを用いた場合、多結晶シリコンと単結晶シリコンの界面に存在する酸化膜の効果や、大粒径化した多結晶シリコンのバンドギャップが広くなったように振る舞う効果によって、エミッタに注入される正孔電流、すなわちベース電流が低減する。この為、エミッタに多結晶シリコンを用いた場合、より一層電流利得を向上できる。このことによって、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域の一定のゲルマニウム組成比の選択範囲が広くなり、本発明の効果をより顕著に得ることができる。
【0103】
<実施の形態6>
図8は、本発明に係る半導体装置の第6の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図8中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0104】
本例では、実施の形態1〜5と同様に、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0近傍のベース領域のゲルマニウム組成比を一定にして、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0に対するオン電圧の変化を小さしている。そして、更に、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を設けてベース層内部に電界を形成し、ベース層の電子を加速して高速化を図り、さらにコレクタ電圧の変化に対するコレクタ電流変動を少なくしている。
【0105】
本実施例では、エミッタ・ベース接合の空乏層内でベース側からエミッタの単結晶シリコンに向かってゲルマニウムを低減する領域に幅をもたせている。これによって、エミッタ・ベース接合近傍で急峻なバンドギャップの低下を避けることによって、導電帯でのノッチを抑圧し、エミッタからベースに向かって電子をスムーズに加速することができ高速動作を実現できるばかりか、エミッタ・ベース接合での格子不整合に起因した結晶欠陥の発生を抑制できる。なお、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0は上記傾斜ゲルマニウム分布部分に位置しないように設計すれば良い。
【0106】
これまで、当該半導体装置でのゲルマニウムの分布のさせ方について、実施の形態を用いて説明してきた。次に、当該半導体装置の具体的構造の主な例を説明する。
【0107】
これまで、バイポーラトランジスタのエミッタ、ベース、及びコレクタの基本構成ついての諸例を示した。以下の実施の形態の諸例は、トランジスタにおけるその他の構成に具体な特徴を有する。以下の諸例では、エミッタ、ベース、及びコレクタの基本構成として、前述の諸例をその仕様や目的に応じて用いることが出来る。
【0108】
又、バイポーラ・トランジスタの主要部の基本構成について、エッミタ側とコレクタ側におけるバンド・ギャップの変化のさせ方について各種の形態を例示したが、これら双方の各々を相互に組み合わせて用いても良いことは言うまでもない。又、後述するバイポーラ・トランジスタの主要部の基本構成に関しても同様のことが言えることは言うまでもない。
【0109】
<実施の形態7>
図9は、本願発明に係るバイポーラトランジスタの第7の実施の形態を示す断面構造図である。先ず、本例の構造的な特徴の要点について概説し、次いで、その製造方法について説明する。
【0110】
本例は、低濃度コレクタ領域3上に形成された絶縁膜12、21の開口部のみに、単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層51は前記実施の形態1〜6で述べた各種の構成等を用いることが出来る。
【0111】
装置を構成する各層などの製造方法は通例のシリコン系半導体装置のそれで十分である。その詳細説明は後述するが、ここで絶縁膜12、絶縁膜21の開口部は設計したエミッタ領域53に対して自己整合的に決定されている。この為、単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積を小さくしているため、コレクタ・ベース接合容量を低くできる。従って、本願発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成比分布の効果と相まって、当該半導体装置の高速化や低電力化に有効である。なお、上記バイポーラトランジスタにおいて、ベース引き出し電極31に多結晶シリコン・ゲルマニウムを用いてもよい。本願の他の諸実施の形態でも、これらの層に関しては同様である。
【0112】
また、本実施例では、単結晶シリコン・ゲルマニウム層51を形成する領域の周囲の絶縁膜12、21のうち、絶縁膜21にシリコン窒化膜を用いている。選択成長を行う場合、成長層の側面にファセットと呼ばれる基板の面方位にしたがって成長方向と異なる側面が形成され、成長層の断面形状が台形になる。本実施例ではシリコン・ゲルマニウム層51の成長時の選択性をシリコン酸化膜のみに対して与える。こうして、単結晶シリコン・ゲルマニウム層51成長時に、シリコン窒化膜21の側面にも多結晶シリコン・ゲルマニウム層52が形成し、前記現象を緩和することが出来る。こうして、多結晶シリコンのベース引き出し電極31と単結晶シリコン・ゲルマニウム層51との良好な接続を実現している。これによって、真性ベースと外部ベースの接触面積を増加でき、つなぎ部分のベース抵抗のばらつきを低減すると共に、ベース抵抗を低減することができる。
【0113】
さらに、このことは多結晶シリコンのベース引き出し電極31の絶縁膜12、21の開口部からのせりだしの長さを短縮しても、真性ベースと外部ベースが接触抵抗を増加させることなく接続できるため、コレクタ・ベース間容量を低減することにも有効である。従って、本願発明に係るバイポーラトランジスタでは、寄生抵抗や寄生容量の低減により高速動作が可能となる。
【0114】
また、本実施例では、単結晶シリコン・ゲルマニウム層51の成長前に、低濃度コレクタ領域3にキャリア濃度が低濃度コレクタ領域3より1桁程度高いコレクタ領域4を設けており、さらに単結晶シリコン・ゲルマニウム層51の成長後にも、コレクタ領域4と同程度のキャリア濃度のコレクタ領域5を設けている。これらによって、トランジスタの動作速度性能をより一層向上できる。但し、これらはトランジスタの寄生容量の増大や耐圧の低下を伴うため、必要に応じて削除できることは言うまでもない。
【0115】
以下、図9に示した構造のバイポーラトランジスタの製造方法を図9および図10〜図12を用いて説明する。尚、図10〜図12は製造工程順に示した装置の断面図である。又、これらの図では、半導体基板1は省略され、図9に示した半導体基板1に形成した高濃度n型埋め込み層2より上部の構造を示している。
【0116】
高濃度n型埋め込み層2を形成したp型シリコン基板1の全面に低濃度n型コレクタ層3をエピタキシャル成長し、シリコン酸化膜からなる素子分離絶縁膜11を形成する。この素子分離の方法は通例のものである。次いで、シリコン酸化膜からなるコレクタ・ベース分離絶縁膜12、シリコン窒化膜からなるコレクタ・ベース分離絶縁膜21と、多結晶シリコン(または、多結晶シリコン・ゲルマニウム)からなるベース引き出し電極31と、エミッタ・ベース分離絶縁膜13を形成する。そして、これらの積層体に通例のエッチングによりエミッタ・ベース分離絶縁膜13とベース引き出し電極31の開口部を形成する。前記第1のエミッタ・ベース分離絶縁膜13とベース引き出し電極31の各側壁に渡って第2のエミッタ・ベース分離絶縁膜16を形成した後、リンをイオン打ち込みすることにより開口部の領域に対応した領域にのみにコレクタ領域4を形成する。等方性エッチングによりコレクタ・ベース分離絶縁膜21、12をエッチングする。こうして、図10に示されるコレクタ・ベース分離絶縁膜21、12が得られる(図10)。
【0117】
次いで、低濃度n型コレクタ層3上に単結晶シリコン・ゲルマニウム層51をエピタキシャル成長によって形成する。このとき、単結晶シリコン上における単結晶シリコン・ゲルマニウムの成長開始時間と絶縁膜上における多結晶シリコン・ゲルマニウムの成長開始時間の差を利用し、前記第1のエミッタ・ベース分離絶縁膜13、および第2のエミッタ・ベース分離絶縁膜16上に多結晶シリコン・ゲルマニウムが堆積しない条件で成長を行う。
【0118】
例えば、エピタキシャル成長温度が摂氏600度、且つ成長圧力が1Paの場合、単結晶シリコンを成長する場合(ゲルマニウム組成比=0%)でも、単結晶シリコン上に成長する単結晶シリコンの厚さが50nm以下でシリコン窒化膜上には多結晶シリコンが堆積するが、シリコン酸化膜上には多結晶シリコンは堆積しない。また、シリコン・ゲルマニウムの場合、ゲルマニウムの組成比を上げるに従い選択成長の臨界膜厚は大きくなり、ゲルマニウム組成比が30%では単結晶シリコン上に約20nmの単結晶シリコン・ゲルマニウムが成長した場合、シリコン酸化膜上およびシリコン窒化膜上には多結晶シリコン・ゲルマニウムは堆積しない。さらに成長を続け、単結晶シリコン上に20〜150nmの単結晶シリコン・ゲルマニウムが成長した場合、シリコン窒化膜上には多結晶シリコンが堆積するが、シリコン酸化膜上には多結晶シリコン・ゲルマニウムは堆積しない。従ってこの範囲の真性ベース層を選択成長する事により、シリコン窒化膜からなるコレクタ・ベース分離絶縁膜21の側壁には多結晶シリコン・ゲルマニウムが堆積し、シリコン酸化膜からなるエミッタ・ベース分離絶縁膜13、16上には多結晶シリコン・ゲルマニウムは堆積しない。
【0119】
尚、このような成長を行うにはガスソースMBE(Molecular Beam Epitaxy)法やCVD(Chemical Vapor Deposition)法を用いることができるが、選択性の制御が良好なことからCVD法がより好適である。また、成長温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる摂氏500度以上で、上限は結晶欠陥が生じ始める摂氏800度以下の範囲である。この成長温度範囲で、成長圧力はシリコン酸化膜又はシリコン窒化膜上に多結晶シリコン・ゲルマニウム層が成長を開始する100Pa以下であればよい。
【0120】
また、上記選択成長は、塩素ガス(Cl)や塩酸ガス(HCl)を成長中に供給することによっても実現可能である。例えばエピタキシャル成長温度が摂氏650度、且つ成長圧力が10000Paの場合、単結晶シリコンを成長する場合(ゲルマニウム組成比=0%)でも、HCl流量を全原料ガス流量の50%以上とすることによりシリコン酸化膜上およびシリコン窒化膜上には多結晶シリコンは堆積しない。また、シリコン・ゲルマニウムの場合、ゲルマニウムの組成比を上げるに従いHCl流量は少なくてよく、組成比が30%ではHCl流量を全原料ガス流量の20%以上とすることによりシリコン酸化膜上およびシリコン窒化膜上には多結晶シリコン・ゲルマニウムは堆積しない。なお、このような成長を行うにはガスソースMBE法やCVD法を用いることができるが、選択性の制御が良好なことからCVD法がより好適である。また、温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる500℃以上で、上限は結晶欠陥が生じ始める800℃以下の範囲である。
【0121】
次いで、これまで準備した半導体積層体構造にリンをイオン打ち込みすることにより、エミッタ・ベース分離絶縁膜16開口部下に対応する単結晶シリコン・ゲルマニウム領域のみにコレクタ領域5を形成する(図11)。
【0122】
単結晶シリコン・ゲルマニウムの成長と共にベース引き出し電極31のせりだし部と、コレクタ・ベース分離絶縁膜21の側壁に多結晶シリコン・ゲルマニウムからなる外部ベース52が形成される。そして、コレクタ・ベース分離絶縁膜12、21の厚さと、単結晶シリコン・ゲルマニウム層51とベース引き出し電極31のせりだし下部に堆積した多結晶シリコン・ゲルマニウム層52の膜厚の和とが等しくなったところで、せりだし部分が完全に埋まり、真性ベース51とベース引き出し電極31が外部ベース52を介して接続される。
【0123】
次いで、エッチングによりエミッタ・ベース分離絶縁膜16を除去し、エミッタ・ベース分離絶縁膜13、ベース引き出し電極31、多結晶シリコン・ゲルマニウムからなる外部ベース52の各側壁に、エミッタ・ベース分離絶縁膜14を形成する。更に、エミッタの拡散源およびエミッタ電極となる高濃度n型多結晶シリコン33を堆積し、そのパターンニングとアニールを行うことによってn型不純物を単結晶シリコン・ゲルマニウム層51に拡散し、エミッタ領域53を形成する(図12)。
【0124】
その後絶縁膜15を堆積し、エミッタ、ベースおよびコレクタの各領域に開口部を形成して、この開口部を覆ってエミッタ電極101、ベース電極102、コレクタ電極103を形成し、半導体装置が形成される。この状態の断面図が前述の図9である。
【0125】
本実施例では、ベース抵抗やコレクタ・ベース接合容量を低減できるため、遮断周波数や最大発振周波数がそれぞれ50GHz以上の高速のバイポーラトランジスタが可能となり、さらに、ベース抵抗やコレクタ電流のばらつきが低減できるため、このトランジスタを用いて高精度な回路の高速化・高性能化に有効である。
【0126】
尚、本例におけるエミッタ、ベース、およびコレクタの基本構成について、これまで説明した諸例を用いることによって、本例の構造的な特徴に加えて、その各々の特徴を生かしたトランジスタを得ることが出来ることは言うまでもない。
このことは以下に示す実施の諸形態についても同様である。
【0127】
<実施の形態8>
図13は、本発明に係るバイポーラトランジスタの第8の実施の形態を示す断面構造図である。先ず、本例の構造的な特徴の要点について概説する。
【0128】
本例は、低濃度コレクタ領域3上に形成された絶縁膜12、21の開口部のみに、単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層51は前記実施の形態1〜6で述べた各種の構成等を用いることが出来る。更に、本例では、単結晶シリコン・ゲルマニウム層51を形成する領域の周囲の絶縁膜12、21の間に、多結晶シリコン層34を設けている。
【0129】
ここで絶縁膜12、21の開口部は設計したエミッタ領域53に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【0130】
前述したように、本実施例では、単結晶シリコン・ゲルマニウム層51を形成する領域の周囲の絶縁膜12、21の間に、多結晶シリコン層34を設けている。選択成長を行う場合、成長層の側面にファセットと呼ばれる基板の面方位にしたがって成長方向と異なる側面が形成され、成長層の断面形状が台形になる。本実施例ではシリコン・ゲルマニウム層51の成長時の選択性をシリコン酸化膜のみに対して与えることで、シリコン窒化膜21および多結晶シリコン層34の側面にも、単結晶シリコン・ゲルマニウム層51成長時に多結晶シリコン・ゲルマニウム層52が形成し、前記現象を緩和して、多結晶シリコンのベース引き出し電極31と単結晶シリコン・ゲルマニウム層51との良好な接続を実現できる。これによって、真性ベースと外部ベースの接触面積をより一層増加でき、つなぎ部分のベース抵抗のばらつきを低減すると共に、ベース抵抗を低減することができる。
【0131】
さらに、このことは多結晶シリコンのベース引き出し電極31の絶縁膜12、21の開口部からのせりだしの長さを短縮しても、真性ベースと外部ベースが接触抵抗を増加させることなく接続できるため、コレクタ・ベース間容量を低減することにも有効である。
【0132】
従って、本発明に係るバイポーラトランジスタでは、寄生抵抗や寄生容量の低減により高速動作が可能となる。なお、本実施例のバイポーラトランジスタは、実施の形態8で述べた製造方法のうち、絶縁膜12の堆積後に多結晶シリコン層34を堆積しパターンニングして、その後に絶縁膜21を堆積するように変更することで容易に形成可能である。
【0133】
<実施の形態9>
図14は、本発明に係るバイポーラトランジスタの第8の実施の形態を示す断面構造図である。
【0134】
本例は、低濃度コレクタ領域3上に形成された絶縁膜12の開口部のみに、単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層51は前記実施の形態1〜6で述べた各種の構成等を用いることが出来る。
【0135】
更に、本例では、図9の例と同じように、絶縁膜12の開口部は設計したエミッタ領域53に対して自己整合的に決定されている。従って、自己整合に基因して、単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積はより小さくなっているため、コレクタ・ベース接合容量を低くできる。この効果と本発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成分布の効果と相まって、当該半導体装置の動作の高速化や低電力化に有効である。
【0136】
本実施例では、単結晶シリコン・ゲルマニウム層51を形成する領域の周囲には絶縁膜12のみを設けている。選択成長を行う場合、成長層の側面にファセットと呼ばれる基板の面方位にしたがって成長方向と異なる側面が形成され、成長層の断面形状が台形になるが、成長条件の工夫によりファセットの発生を抑圧できる。その場合、誘電率の低いシリコン酸化膜のみにすることによって、コレクタ・ベース接合容量を低減できる。従って、この寄生容量の低減により低電力で高速動作が可能となる。
【0137】
尚、その他の構成は、図13の例と同様であるので、詳細説明は省略する。
【0138】
<実施の形態10>
図15は、本発明に係るバイポーラトランジスタの第10の実施の形態を示す断面構造図である。
【0139】
本例では、低濃度コレクタ領域3上に形成された絶縁膜12、21の開口部のみに、実施の形態1〜6で述べた単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。前記単結晶シリコン・ゲルマニウム層51は前記実施の形態1〜6で述べた各種の構成等を用いることが出来る。
【0140】
更に、本例では絶縁膜12、21の開口部は設計したエミッタ領域53に対して自己整合的に決定されており、この自己整合に基因して単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積がより小さくなっているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【0141】
本実施例では、エミッタ・ベース分離をシリコン酸化膜14と多結晶シリコン層35で構成している。エミッタ領域の幅が狭くなると、エミッタ電極となる高濃度n型多結晶シリコン層33の幅も細くなり、電極101までの抵抗が大きくなりエミッタ直列抵抗が高くなりトランジスタ動作に支障を来す。本実施例の多結晶シリコン層35はその課題を克服するためのもので、予め高濃度n型にしておけば一層の抵抗低減に有効である。従って、本発明に係るバイポーラトランジスタでは、寄生抵抗の低減により高速動作が可能となる。なお、本実施例のバイポーラトランジスタは、実施の形態8で述べた製造方法のうち、絶縁膜14の堆積後に多結晶シリコン層35を堆積しパターンニングするように変更することで容易に形成可能である。
【0142】
尚、その他の構成は、図9の例と概ね同様であるので、詳細説明は省略する。
【0143】
<実施の形態11>
図16は、本発明に係るバイポーラトランジスタの第11の実施の形態を示す断面構造図である。
【0144】
本例では、低濃度コレクタ領域3上に形成された絶縁膜12、21の開口部のみに、実施の形態1〜6で述べた単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。絶縁膜12、21の開口部は設計したエミッタ領域53に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【0145】
本実施例では、素子分離をシリコン酸化膜11と17で構成している。コレクタ領域の高濃度n型埋め込み層2側面でのとp型シリコン基板1との接合をシリコン酸化膜17により削除することにより、コレクタ・基板間の寄生容量を低減できる。従って、本発明に係るバイポーラトランジスタでは、寄生容量の低減により高速動作が可能となる。なお、本実施例のバイポーラトランジスタは、実施の形態8で述べた製造方法のうち、素子分離絶縁膜11形成の前もしくは後に、素子分離絶縁膜17の形成工程を追加することで容易に形成可能である。
【0146】
尚、その他の構成は、図15の例と概ね同様であるので、詳細説明は省略する。
【0147】
<実施の形態12>
図17は、本発明に係るバイポーラトランジスタの第12の実施の形態を示す断面構造図である。
【0148】
本例は、低濃度コレクタ領域3上に形成された絶縁膜12、21の開口部のみに、実施の形態1〜6で述べた単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。絶縁膜12、21の開口部は設計したエミッタ領域53に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【0149】
本実施例では、シリコン酸化膜18を有するシリコン基板1も用いており、これによりトランジスタはシリコン酸化膜11と17と18とで他のトランジスタと完全に素子分離される。その結果、コレクタ領域の高濃度n型埋め込み層2底面でのとシリコン基板1との接合がシリコン酸化膜18により削除され、コレクタ・基板間の寄生容量を低減できる。また、トランジスタがシリコン基板1と完全に素子分離されているため、近接するトランジスタとの干渉が低減でき、動作の異なるトランジスタからの不要雑音を抑圧できる。従って、本発明に係るバイポーラトランジスタでは、寄生容量の低減により低電力で高速動作が可能となり、また高周波で高性能な集積回路を実現できる。
【0150】
尚、その他の構成は、図16の例と概ね同様であるので、詳細説明は省略する。
【0151】
<実施の形態13>
図18は、本発明に係るバイポーラトランジスタの第13の実施の形態を示す断面構造図である。
【0152】
本例は、低濃度コレクタ領域3上に形成された絶縁膜12、21の開口部のみに、実施の形態1〜6で述べた単結晶シリコン・ゲルマニウム層51が設けられていて、多結晶シリコンからなるベース引き出し電極31と、単結晶シリコン・ゲルマニウム層51とが、多結晶シリコン・ゲルマニウムからなる外部ベース52を介して接触する構造である。絶縁膜12、21の開口部は設計したエミッタ領域53に対して自己整合的に決定されており、単結晶シリコン・ゲルマニウム層51と低濃度コレクタ領域3との接合面積を小さくしているため、コレクタ・ベース接合容量を低くでき、本発明の単結晶シリコン・ゲルマニウム層51のゲルマニウム組成分布の効果と相まって、高速化や低電力化に有効である。
【0153】
本実施例では、ベース引き出し電極であるp型多結晶シリコン層31、コレクタ電極である高濃度n型多結晶シリコン層32、およびエミッタ電極である高濃度n型多結晶シリコン層33の上部に自己整合的にシリサイド膜(シリコンと金属の反応膜)もしくは金属膜41、42、43を設けている。これらによって、それぞれの多結晶シリコン層と電極101、102、103との接触抵抗を低減でき、直列抵抗を低減できる。本願発明に係るバイポーラトランジスタでは、寄生抵抗の低減により高速動作が可能となる。
【0154】
また、電極101、102、103を設ける部分に形成するコンタクト孔形成時に、膜厚の異なる絶縁膜をエッチングする場合でも、シリサイド膜(シリコンと金属の反応膜)もしくは金属膜41、42、43がエッチングのストッパーとなるため、より安定にトランジスタの作製が可能になる。なお、上記シリサイド膜(シリコンと金属の反応膜)もしくは金属膜は、それぞれの多結晶シリコン層を露出した後に、金属膜を堆積してシリコンと反応させた後で余分な部分を除去するか、多結晶シリコン層上に選択的に堆積する方法によって容易に形成可能である。
【0155】
尚、その他の構成は、図17の例と概ね同様であるので、詳細説明は省略する。
【0156】
次に、本願に係わる光伝送システムの実施の形態について説明する。
【0157】
<実施の形態14>
図19及び図20は、各々本願発明に係るバイポーラトランジスタの第14の実施の形態を示す図であり、光伝送システムのシステム構成図を示す。図19は光伝送システムの送信モジュールの概略構成、図20は光伝送システムの光受信モジュールの概略構成を示す。
【0158】
周知のとおり、大容量の光伝送システムを構築するためには伝送速度の高速化が必要である。そして、そのシステムを構成する集積回路に使用するバイポーラトランジスタに高速動作が要求される。従って、システムを構成する集積回路に使用するトランジスタとして本願発明によるトランジスタを採用することにより、集積回路しいてはシステム全体での性能を著しく向上することができる。
【0159】
図19は、光伝送システムの送信モジュール500を示している。伝送すべき電気信号501はマルチプレクサMUXに入力され、例えば4:1などに多重化され、その出力信号がドライバ502に伝達される。半導体レーザーLDは常時一定の強度の光を出力しており、ドライバ502により駆動される外部変調器503がドライバ502の出力に応じて光を吸収あるいは非吸収して光ファイバー504に伝送するよう構成されている。図19に示した送信モジュールは、いわゆる外部変調型とよばれるものである。これに変えて、半導体レーザーLDの発光を直接制御する直接変調型を採用することも可能であるが、一般的に外部変調型での送信のほうがチャープによるスペクトル発振の広がりがなく、高速、長距離の伝送に適する。
【0160】
図20は、光伝送システムの光受信モジュール510を示している。図20において、参照符号520はフロントエンドモジュール部を示し、このフロントエンドモジュール部520は、光ファイバ544を介して伝送されて来る光信号を受光して電気信号に変換出力する受光器521と、受光器出力を増幅するプリアンプ522とから構成される。プリアンプ522により増幅された電気信号は、メインアンプ部530に入力され増幅される。メインアンプ部530は、光伝送の距離や製造偏差によるバラツキを避け、出力を一定に保つため、メインアンプ532の出力が帰還される自動利得調整器AGC531に入力されるよう構成されている。なお、メインアンプ部530は利得を調整する構成の他、出力振幅を制限するリミットアンプを採用することもできる。識別器540は所定のクロックに同期して1ビットのアナログ‐ディジタル変換を行うよう構成され、メインアンプ部530の出力をディジタル化し、分離器DMUX570により例えば1:4に分離されて後段のディジタル信号処理回路560に入力され、所定の処理が行われる。
【0161】
クロック抽出部550は、識別器540及び分離器DMUX570の動作タイミングを制御するためのクロックを、変換した電気信号から形成するためのものであり、メインアンプ部530の出力を全波整流器551により整流し、帯域の狭いフィルタ552によりフィルタリングしてクロック信号となる信号を抽出する。フィルタ552の出力は、位相器553に入力される。この位相器553は、フィルタ出力とアナログ信号の位相をあわせるための位相器であり、予め定められた遅延量に基づきフィルタ出力を遅延させるものである。位相器553の出力は、リミットアンプ554を介して識別器540と分離器DMUX570へ入力される。
【0162】
図21に、前記システムを構成する集積回路の例として、前置増幅回路の回路図を示した。この前置増幅回路は特に高速動作が要求される。従って、この増幅回路を構成するトランジスタとして本発明によるトランジスタを採用することにより、増幅回路全体での性能を著しく向上することができる。図21において、参照符号300は単一の半導体基板上に形成された前置増幅回路を構成する半導体集積回路を示し、この半導体集積回路300の入力端子INにはフォトダイオードPDが外付けされ、電源端子301と接地端子302間にはデカップリング容量303が外付けされている。フォトダイオードPDは光伝送ケーブルを通して送信されてくる光信号を受ける受光素子であり、デカップリング容量303は電源ラインと接地ラインとの間の交流成分をショートするための容量である。
【0163】
バイポーラトランジスタQ1及びQ2は、増幅回路を構成するバイポーラトランジスタであり、実施の形態1〜13で説明した構造を有する本発明に係るバイポーラトランジスタのいずれでも好適に用いることができる。ダイオードD1はレベルシフト用ダイオードであり、本発明に係るバイポーラトランジスタのベース・コレクタ間を短絡して形成してもよく、また、必要に応じて複数個のダイオードを直接接続して適用することも可能である。また、必要に応じて出力端子OUTとトランジスタQ2のエミッタとの間に出力用バッファ回路が挿入される。
【0164】
本実施例の光伝送システム用前置増幅回路を構成する半導体集積回路300は、光伝送ケーブルを介して伝送されてきた光信号がフォトダイオードPDにより変換された電気信号を入力端子INの入力として、この入力された電気信号を増幅用トランジスタQ1及びQ2により増幅して出力端子OUTから出力するように動作する。実施の形態1〜13で説明した本発明に係るいずれかのバイポーラトランジスタを用いることにより、本実施例の前置増幅回路は広帯域特性を実現することができる。
【0165】
ここで、フォトダイオードPD及び前置増幅回路が実装基板に集積された光伝送システムのフロントエンドモジュールの断面図を、図22に示す。図22において、参照符号401は光ファイバー、402はレンズ、403はフォトダイオード、404は前置増幅器が形成された半導体集積回路を示し、フォトダイオード403及び前置増幅器IC404が基板407に実装され、フォトダイオード403及び前置増幅器IC404はダイオード及び増幅器等を接続する配線405を介して出力端子406に接続されている。また、基板407は金属ケースなどの気密封止パッケージ408内に収納されている。図示していないが、基板407上には図21に示すコンデンサ303も実装されている。このように、フロントエンドを構成するフォトダイオード及び前置増幅器を同一のモジュールに構成することにより、信号経路を短くすることができノイズの乗りにくく寄生のインダクタ成分や容量成分も小さく抑えることができる。
【0166】
図22に示したフロントモジュールにおいて、光ファイバー401から入力した光信号はレンズ402により集光され、フォトダイオ−ド403で電気信号に変換される。この電気信号は、基板407上の配線405を通して前置増幅器IC404で増幅され出力端子406から出力される。
【0167】
ここで述べた光通信システムにおいては、その各所に先の実施の形態1〜13に述べた構成の本発明に係るバイポーラトランジスタを用いて回路を構成することができる。また、同様にメインアンプ532を構成する回路も、図21に示した回路により構成することが可能である。
【0168】
また、本発明によるトランジスタは、コレクタ電流の高精度な設計が可能で、さらにコレクタ電流のばらつきが少ないことから、回路の信号電圧を低く設定でき、それによって、回路の高速化や低消費電力化が図れる。特に、集積素子数の多い送信モジュール500内のマルチプレクサMUX、識別器540やDMUX570、また、高精度なトランジスタが要求される自動利得調整器531などに有効である。
【0169】
前記実施例に従って製造した本発明に係るバイポーラトランジスタは、例えば、遮断周波数及び最大遮断周波数が100GHzと高速動作が可能なため、1秒当たり40Gビットなどの大容量の信号を高速で送受信することができる。また、従来このような高速動作が必要な回路については、シリコンバイポーラトランジスタに比べ動作速度が速いGaAsトランジスタを用いる必要があった。しかし、このような回路に対して、本発明に係る安価なシリコンバイポーラトランジスタを用いることができるため、光伝送システム全体のコストを低減することが可能となる。
【0170】
<実施の形態15>
図23は本発明に係るバイポーラトランジスタの第15の実施の形態を示す図であり、本発明に係るバイポーラトランジスタを適用する移動体無線携帯機のブロック構成図である。本実施例は、前記1〜13で説明した本発明に係るバイポーラトランジスタを、低雑音増幅器603、シンセサイザー606、PLL(Phase Locked Loop:フェーズ・ロックド・ループ)611等の移動体無線携帯機の各ブロックを構成する回路に適用した例である。
【0171】
図23に示した本実施の形態の移動体無線携帯機は、次のように動作する。アンテナ601からの入力を低雑音増幅器603で増幅し、シンセサイザ606から発した周波数を発振器605から発振させ、低雑音増幅器603からの信号を発振器605から発振した信号を用いて、ダウンミキサ604でより低い周波数へダウンコンバージョンする。さらに、PLL611から発した周波数を発振器610から発振させ、ダウンミキサ604からの信号を発振器610から発振した信号を用いて、復調器609で復調し、より低周波を扱うベースバンドユニット613で信号処理を行なう。また、ベースバンドユニット613から発せられた信号は、変調器612でPLL611からの信号を用いて変調され、さらに、アップミキサ608においてシンセサイザ606からの信号を基に高周波へアップコンバートされた後、電力増幅器607により増幅されてアンテナ601より送信される。ここで、スイッチ602は信号の送信・受信を切り換えるスイッチであり、ベースバンドユニット613から図示しない制御信号を受けて、その送信・受信が制御される。さらに、ベースバンドユニット613には図示しないスピーカ、マイク等が接続され音声信号の入出力が可能とされている。
【0172】
本実施例の移動体無線携帯機を構成する図23に示した各ブロック、特に低雑音増幅器603、シンセサイザー606、PLL611、ダウンミキサ604、アップミキサ608、発振器605、610、電力増幅器607のブロックに、前記実施の形態1〜13で説明した本発明に係るいずれかのバイポーラトランジスタを適用して、それぞれの回路を構成することが有効である。本発明によるトランジスタは、ベース抵抗及びコレクタ・ベース間容量の低減が可能であるため、低雑音増幅器603、シンセサイザ606およびPLL611において、低雑音化と低消費電力化が図れる。これにより、システム全体として低雑音かつ長時間使用可能な移動体無線携帯機を実現することができる。
【0173】
図24に、前記システムを構成する集積回路の例として、PLLのプリスケーラ用Dフリップフロップの回路図を示した。前述実施の形態1〜13で説明した本発明に係るバイポーラトランジスタを図24に示した回路上のトランジスタ701から712に用いた例である。
【0174】
このDフリップフロップ回路の入力信号とクロック信号及び出力信号は、高電位と低電位の2状態のみを有する。入力信号と反転入力信号をそれぞれ端子719と端子720に、また、クロック信号と反転クロック信号をそれぞれ端子721と端子722に入力し、端子723と端子724より出力信号と反転出力信号を得る。電流源718と719を流れる電流経路は、クロック信号によりそれぞれトランジスタ709か710、711か712のいずれかに切り替わる。本回路においては出力信号は、クロック信号が低電位から高電位に変化した場合に入力値を出力し、それ以外の場合、前入力値を保持する。
【0175】
<実施の形態16>
図27は、本発明に係る半導体装置の第14の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図27中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0176】
本実施例では、ベース領域内にゲルマニウムの組成比をコレクタに向かって増加する領域を階段的に設けているが、他の実施例と同様にコレクタに向かってバンドギャップを低減することによってベース層内部に電界を形成し、ベース層の電子を加速することができ、高速化を図ることができ、さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧を変化させてもコレクタ電流がほとんど変化しない良好な特性を得ることができる。
【0177】
尚、本例において、コレクタ側のゲルマニウムの組成比の変化のさせ方は、前述した各種のものを用いることが出来ることは言うまでもない。その例は例えば、図1、図4、あるいは図5などである。
【0178】
<実施の形態17>
図28は、本発明に係る半導体装置の第15の実施の形態を示すゲルマニウムの分布図である。横軸は結晶体中の深さ、縦軸はゲルマニウムの比率(%)を示す。図中にエミッタ、ベース、コレクタおよび各接合領域での空乏層の各領域を表示した。図28中の実線の折れ線はこの領域でのゲルマニウムの分布の例を示している。
【0179】
本実施例では、ベース領域内にゲルマニウムの組成比をコレクタに向かって減少する領域と増加する領域を設けている。図3を用いて前述した通り、ゲルマニウムの組成比が一定の領域を減少しすぎると、オン電圧の変動を抑圧できなくなる。これは、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0の変動に対して、キャリアの積分量が変化するためである。このため、ゲルマニウムの組成比が一定の領域を5nm程度以上にする必要がある。しかしながら、この制限は高速動作性能を追求するために薄層化する場合の阻害要因となる。
【0180】
本実施例では、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0のゲルマニウムの組成比を低減することによっても、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0の変動に対して、キャリアの積分量を一定に保つことが出来る。なお、このゲルマニウムの組成比を低減する領域での組成比変化は、ゲルマニウムの組成比をコレクタに向かって増加する領域に比べて、緩やかであるため、特にベース層の電子の走行の障害とはならない。
【0181】
このゲルマニウムの組成比の低減の程度は、エミッタ・ベース接合での空乏層のベース側の端部位置EBb0の変動に対して、キャリアの積分量を一定に保つようになす。ゲルマニウムの組成比の低減の程度のより具体的な例を例示すれば、そのばらつき等も勘案して、ゲルマニウム組成を概ね1%より5%程度の範囲で低減させることが出来る。
【0182】
尚、本例において、コレクタ側のゲルマニウムの組成比の変化のさせ方は、前述した各種のものを用いることが出来ることは言うまでもない。その例は例えば、図1、図4、あるいは図5などである。
【0183】
本実施例では、上記の説明に示した通り、高精度なバイポーラトランジスタを提供できるが、それのみならず、ベース領域全体を薄層化、高速化を図ることができる。
【0184】
図29に、高精度のトランジスタを必要とする集積回路の例として、差動型増幅器の回路図を示した。前述実施の形態1〜15で説明した本発明に係るいずれかのバイポーラトランジスタを図29に示した回路上のトランジスタ801から804、809、810に用いた例である。その他の回路の接続は通例の差動型増幅器回路と基本的に相違ない。従って、その詳細説明を省略する。
【0185】
この差動型増幅器回路では、エミッタが接続されている801と804、802と803、および809と810の各トランジスタ対のオン電圧が一致しないと、出力信号においてオフセットを生じてしまい、良好な動作を得ることが出来ない。実施の形態で示したトランジスタを用いることによって、この問題を回避でき、オペアンプやミキサなどのアナログ動作の回路に適用した場合に優れた性能を得ることが出来る。
【0186】
次に、複数の構成を有する半導体装置を一つの半導体基板に混載する例を示す。即ち、設計の要請に応じて各種特性、各種構造の半導体装置を一つの半導体基板に混載する例である。即ち、本例は、一つの半導体基板に、本願明細書に記載したバイポーラトランジスタの複数個を有して半導体集積回路が構成され、半導体装置の周波数特性とコレクタ耐圧の各特性が異なる諸半導体装置が搭載されてなる半導体集積回路と言うことが出来る。
【0187】
<実施の形態18>
図30は、本願発明に係るバイポーラトランジスタの第16の実施の形態を示す断面構造図である。
【0188】
基本的な構造は、第7の実施の形態である図9と同様である。本例では、第7の実施の形態である図9に示した低濃度コレクタ領域3より不純物濃度が1桁程度高いコレクタ領域4と、コレクタ領域4と同程度のキャリア濃度のコレクタ領域5を削除している。これによって、高耐圧の特性を得ることが出来る。前記不純物濃度の高い、いわゆる埋め込み領域は、コレクタ抵抗の低減の為の領域である。このことで動作速度の高速化を図っているが、コレクタ耐圧とはトレード・オフの関係にある。半導体集積回路における各半導体装置に要請される特性に応じて、用いる各半導体装置の特性が選択される。そして、こらの諸半導体装置が一つの半導体基板に集積化される工夫がなされる。
【0189】
以下、図30に示した構造のバイポーラトランジスタと前述の第7の実施の形態である図9に示した構造のバイポーラトランジスタの製造方法を図31〜図33を用いて説明する。尚、図31〜図33は製造工程順に示した装置の断面図である。又、これらの図では、半導体基板1は省略され、図30に示した半導体基板1に形成した高濃度n型埋め込み層2より上部の構造を示している。
【0190】
高濃度n型埋め込み層2を形成したp型シリコン基板1の全面に低濃度n型コレクタ層3をエピタキシャル成長し、シリコン酸化膜からなる素子分離絶縁膜11を形成する。次いで、シリコン酸化膜からなるコレクタ・ベース分離絶縁膜12、シリコン窒化膜からなるコレクタ・ベース分離絶縁膜21と、多結晶シリコン(または、多結晶シリコン・ゲルマニウム)からなるベース引き出し電極31と、エミッタ・ベース分離絶縁膜13を形成する。そして、これらの積層体に通例のエッチングによりエミッタ・ベース分離絶縁膜13とベース引き出し電極31の開口部を形成する。前記第1のエミッタ・ベース分離絶縁膜13とベース引き出し電極31の側壁に第2のエミッタ・ベース分離絶縁膜16を形成した後、ホト工程を経てリンをイオン打ち込みすることによりホト工程でカバーされていない領域のみの開口部の領域にコレクタ領域4を形成する。これによって、高速動作性能を必要とするトランジスタにはコレクタ領域4を形成し、高耐圧特性を必要とするトランジスタにはコレクタ領域4を形成しないようにする。等方性エッチングによりコレクタ・ベース分離絶縁膜21、12をエッチングする(図31)。
【0191】
次いで、低濃度n型コレクタ層3上に単結晶シリコン・ゲルマニウム層51をエピタキシャル成長によって形成する。このとき、単結晶シリコン上における単結晶シリコン・ゲルマニウムの成長開始時間と絶縁膜上における多結晶シリコン・ゲルマニウムの成長開始時間の差を利用し、前記第1のエミッタ・ベース分離絶縁膜13、および第2のエミッタ・ベース分離絶縁膜16上に多結晶シリコン・ゲルマニウムが堆積しない条件で成長を行う。
【0192】
次いで、これまで準備した半導体積層体構造にホト工程を経てリンをイオン打ち込みすることにより、ホト工程でカバーされていない領域のみのエミッタ・ベース分離絶縁膜16開口部下の単結晶シリコン・ゲルマニウム領域にコレクタ領域5を形成する。これによって、高速動作性能を必要とするトランジスタにはコレクタ領域5を形成し、高耐圧特性を必要とするトランジスタにはコレクタ領域5を形成しないようにする。(図32)
単結晶シリコン・ゲルマニウムの成長と共にベース引き出し電極31のせりだし部と、コレクタ・ベース分離絶縁膜21の側壁に多結晶シリコン・ゲルマニウムからなる外部ベース52が形成される。そして、コレクタ・ベース分離絶縁膜12、21の厚さと、単結晶シリコン・ゲルマニウム層51とベース引き出し電極31のせりだし下部に堆積した多結晶シリコン・ゲルマニウム層52の膜厚の和とが等しくなったところで、せりだし部分が完全に埋まり、真性ベース51とベース引き出し電極31が外部ベース52を介して接続される。
【0193】
次いで、エッチングによりエミッタ・ベース分離絶縁膜16を除去し、エミッタ・ベース分離絶縁膜13、ベース引き出し電極31、多結晶シリコン・ゲルマニウムからなる外部ベース52の側壁に、エミッタ・ベース分離絶縁膜14を形成する。更に、エミッタの拡散源およびエミッタ電極となる高濃度n型多結晶シリコン33を堆積し、そのパターンニングとアニールを行うことによってn型不純物を単結晶シリコン・ゲルマニウム層51に拡散し、エミッタ領域53を形成する(図33)。
【0194】
その後絶縁膜15を堆積し、エミッタ、ベースおよびコレクタの各領域に開口部を形成して、この開口部を覆ってエミッタ電極101、ベース電極102、コレクタ電極103を形成し、半導体装置が形成される。この状態での、低濃度コレクタ領域3より1桁程度高いコレクタ領域4と、コレクタ領域4と同程度のキャリア濃度のコレクタ領域5が無いトランジスタ(図33の右側)の断面図が図30である。
【0195】
本実施例では、高速のトランジスタの高耐圧のトランジスタを混載できるため、高速のトランジスタにより高速の信号処理をできる同時に、大きな信号出力の回路を高耐圧トランジスタによって構成ため、これらのトランジスタを用いて高機能な集積回路を実現できる。
【0196】
図34には、本例の他の構成のトランジスタの断面構造を示した。トランジスタの動作速度と耐圧の性能に応じて、低濃度コレクタ領域3より1桁程度高いコレクタ領域4のみを有するトランジスタ(図34左側)や低濃度コレクタ領域3より1桁程度高いコレクタ領域5のみを有するトランジスタ(図34右側)を混載した例である。言うまでもないが、例えば、図9や図30のトランジスタも混載できる。なお、これらのバイポーラトランジスタの製造方法は前述で容易に理解できる。
【0197】
<実施の形態19>
図35は本発明に係るバイポーラトランジスタの第17の実施の形態を示す図であり、高速のトランジスタと高耐圧のトランジスタの両方を必要とする集積回路の例として、高出力増幅器の回路図を示した。前述実施の形態16で説明した本発明に係るバイポーラトランジスタを図35に示した回路上のトランジスタ911、912に用いた例である。
【0198】
図35は差動増幅回路であり、901〜912、921、922はトランジスタ、913〜918、および925〜934は抵抗、919、920は入力端子、923,924は出力端子、935、936は各々端子を示す。
【0199】
この高出力増幅器回路では、トランジスタ901〜910を経て増幅された入力信号が最終の出力差動増幅段で最も大きな振幅になり出力される。そのため、トランジスタ911、912のコレクタ電圧は振幅の分だけ変化し、トランジスタのコレクタ・エミッタ間に大きな電圧が印可される。高速のトランジスタは、高速動作性能とトレードオフの関係にある耐圧をある程度犠牲にしている。従って、この半導体装置は大振幅の信号出力に十分な耐圧が得られない。そのため本回路に用いた場合、最終の出力差動増幅段のトランジスタが破壊することが発生する。本発明の高耐圧のトランジスタを用いれば、この問題を回避でき、高速の信号処理回路と、大信号の出力回路を混載でき、高機能な集積回路を実現できる。
【0200】
前記実施の形態1〜17で説明した本発明に係るいずれかのバイポーラトランジスタを適用して、それぞれの回路を構成することができる。本発明によるトランジスタは、ベース抵抗及びコレクタ・ベース間容量の低減が可能であるため、移動体無線携帯機のPLLの低消費電力化が図れる。また、本発明によるトランジスタは、コレクタ電流の高精度な設計が可能で、さらにコレクタ電流のばらつきが少ないことから、信号電圧を低く設定でき、それによって、より一層の低消費電力化が図れる。
【0201】
以上の各実施の形態において、その任意のいくつか、あるいは全ての組み合わせを用いることができる。また、半導体としてGaAs等の他の半導体を用いても本発明の装置を実現できる。また、各実施例でのp型、n型の導電型を逆に用いることが出来るのはもちろんである。また、実施例のバイポーラトタンジスタの動作をエミッタとコレクタを逆にしても可能である。さらに、各実施例とMOSトランジスタなどの既存の半導体装置との共存も可能である。さらに、本発明の好適な実施例について説明したが、本発明は前記実施の形態に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることはもちろんである。
【0202】
以上、課題を解決する手段の欄および発明の諸実施の形態をもって、説明したように本願発明によれば、バイポーラトランジスタの高速化を図るために必要なベース層の薄層化が可能である。すなわち、ベース層を高濃度化できるため、ベース層を薄層化しても、十分なコレクタ・エミッタ耐圧や電流利得を維持でき、高信頼性で高利得で高速動作に適した高精度なバイポーラトランジスタを作製できる。
【0203】
また、ベース層の電子を加速することができ、高速化を図ることができ、さらにコレクタ電流がベース層内部の電界で制御されるため、コレクタ電圧の変化に対するコレクタ電流変動が少ない良好な特性を可能にし、かつコレクタ電流のばらつきが少ない高精度なバイポーラトランジスタを提供できる。
【0204】
また、所望のコレクタ電流を容易に設計でき、このトランジスタを用いることによって、高精度を要求される回路の高速化・高性能化を実現でき、さらに電流利得や遮断周波数が高くかつ高精度のバイポーラトランジスタを高電流密度で動作させることができる。
【0205】
また、ベース抵抗のばらつきを低減すると共に、ベース抵抗を低減することができ、さらにコレクタ・ベース接合容量やコレクタ・基板接合容量を低くでき、寄生抵抗や寄生容量の低減により高速かつ低電力動作が可能となる。さらに、近接するトランジスタとの干渉が低減でき、動作の異なるトランジスタからの不要雑音を抑圧でき、高周波で高性能な集積回路を実現できる。
【0206】
以上のことから、高速動作が必要とされる回路やシステムに本発明によるバイポーラトランジスタを用いることで、回路及びシステム全体での性能の向上をはかることができる。
【0207】
【発明の効果】
本願発明は、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を有する半導体装置および半導体集積回路を提供することが出来る。
【0208】
本願発明は、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を有し、かつコレクタ電流のばらつきが少ない高精度な半導体装置および半導体集積回路を提供することが出来る。
【0209】
本願発明は、単結晶シリコン・ゲルマニウム層をベース層として用い、高速動作やコレクタ電圧を変化させてもコレクタ電流がほとんど変化しない特性を有し、かつコレクタ電流のばらつきが少ない高精度なバイポーラトランジスタおよび半導体集積回路を提供することが出来る。
【図面の簡単な説明】
【図1】図1は本願発明に係るバイポーラトランジスタの第1の実施の形態を示すゲルマニウム組成比分布図である。
【図2】図2は従来のバイポーラトランジスタを示すゲルマニウム組成比分布図である。
【図3】図3は図1と図2に示したバイポーラトランジスタのオン電圧変化を示す特性線図である。
【図4】図4は本願発明に係るバイポーラトランジスタの第2の実施の形態を示すゲルマニウム組成比分布図である。
【図5】図5は本願発明に係るバイポーラトランジスタの第3の実施の形態を示すゲルマニウム組成比分布図である。
【図6】図6は本願発明に係るバイポーラトランジスタの第4の実施の形態を示すゲルマニウム組成比分布図である。
【図7】図7は本願発明に係るバイポーラトランジスタの第5の実施の形態を示すゲルマニウム組成比分布図である。
【図8】図8は本願発明に係るバイポーラトランジスタの第6の実施の形態を示すゲルマニウム組成比分布図である。
【図9】図9は本願発明に係るバイポーラトランジスタの第7の実施の形態を示す断面図である。
【図10】図10は図9に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図11】図11は図9に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図12】図12は図9に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図13】図13は本願発明に係るバイポーラトランジスタの第8の実施の形態を示す断面図である。
【図14】図14は本願発明に係るバイポーラトランジスタの第9の実施の形態を示す断面図である。
【図15】図15は本願発明に係るバイポーラトランジスタの第10の実施の形態を示す断面図である。
【図16】図16は本願発明に係るバイポーラトランジスタの第11の実施の形態を示す断面図である。
【図17】図17は本願発明に係るバイポーラトランジスタの第12の実施の形態を示す断面図である。
【図18】図18は本願発明に係るバイポーラトランジスタの第13の実施の形態を示す断面図である。
【図19】図19は本願発明に係るバイポーラトランジスタを適用した送信モジュールのブロック図である。
【図20】図20は本願発明に係るバイポーラトランジスタを適用した受信モジュールのブロック図である。
【図21】図21は受信モジュールに用いられる本願発明に係るバイポーラトランジスタを適用するに好適な前置増幅回路の回路図である。
【図22】図22は本願発明に係るバイポーラトランジスタを適用する前置増幅回路を実装基板に集積した光伝送システムのフロントエンドモジュールの断面図である。
【図23】図23は本願発明に係るバイポーラトランジスタを適用する移動体無線携帯機のブロック構成図である。
【図24】図24は本願発明に係るバイポーラトランジスタを適用する移動体無線携帯機のPLLに好適なプリスケーラ用Dフリップフロップの回路図である。
【図25】図25は本願発明の一例のバンド構造図である。
【図26】図26は本願発明の別な例のバンド構造図である。
【図27】図27は本願発明に係るバイポーラトランジスタの第14の実施の形態を示すゲルマニウム組成比分布図である。
【図28】図28は本願発明に係るバイポーラトランジスタの第15の実施の形態を示すゲルマニウム組成比分布図である。
【図29】図29は本願発明に係るバイポーラトランジスタを適用する高精度の差動増幅器の回路図である。
【図30】図30は本願発明に係るバイポーラトランジスタの第16の実施の形態を示す断面図である。
【図31】図31は図9と図30に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図32】図32は図9と図30に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図33】図33は図9と図30に示した本願発明に係るバイポーラトランジスタの製造方法を示す部分拡大断面図である。
【図34】図34は図33に示した本願発明に係るバイポーラトランジスタの製造方法と別の組み合わせを示す部分拡大断面図である。
【図35】図35は本願発明に係るバイポーラトランジスタの第16の実施の形態を示す高出力増幅器の回路図である。
【符号の説明】
1…シリコン基板、2…高濃度n型埋込層、3…低濃度n型コレクタ層、4、5…n型拡散層、6、53…高濃度n型拡散層、11、12、13、14、15、16、17、18…シリコン酸化膜、21…シリコン窒化膜、31…多結晶シリコンもしくは多結晶シリコン・ゲルマニウム、32、33、34、35…多結晶シリコン、41、42、43…金属もしくはシリサイド膜(シリコンと金属の反応膜)、51…単結晶シリコン・ゲルマニウム、52…多結晶シリコンもしくは多結晶シリコン・ゲルマニウム、101、102、103…電極、300…単一の半導体基板上に形成した前置増幅回路を構成する半導体集積回路、301…電源端子、302…接地端子、303…デカップリング容量、401…光ファイバー、402…レンズ、403…フォトダイオード、404…前置増幅器IC、405…配線、406…出力端子、407…基板、408…気密封止パッケージ、500…光伝送システムの送信モジュール、501…電気信号、502…ドライバ、503…外部変調器、504、544…光ファイバー、510…光伝送システムの光受信モジュール、520…フロントエンドモジュール部、521…受光器、522…プリアンプ、530…メインアンプ部、531…自動利得調整器、532…メインアンプ、540…識別器、550…クロック抽出部、551…全波整流器、552…フィルタ、553…位相器、554…リミットアンプ、560…ディジタル信号処理回路、570…分離器DMUX、601…アンテナ、602…送信・受信を切り換えスイッチ、603…低雑音増幅器、604…ダウンミキサ、605、610…発振器、606…シンセサイザー、607…電力増幅器、608…アップミキサ、609…復調器、611…PLL(Phase Locked Loop:フェーズ・ロックド・ループ)、612…変調器、613…ベースバンドユニット、701〜712…トランジスタ、713、714…抵抗、719〜724…端子、717、718…電流源、801〜804、809、810…トランジスタ、813、814…抵抗、819〜824…端子、817…電流源、901〜912、921、922…トランジスタ、913〜918、925〜934…抵抗、919、920、923,924、935、936…端子である。
Claims (9)
- 第1の導電型を有する第1の半導体領域と、
前記第1の半導体領域と接合を有し且つ第2の導電型を有する第2の半導体領域および第3の半導体領域とを有し、
前記第1の半導体領域のバンドギャップが前記第2および第3の両半導体領域のバンドギャップより小さく、且つ
前記第1の半導体領域は、
当該第1の半導体領域と前記第2の半導体領域との接合部近傍で、当該第1の半導体領域のバンドギャップが、実質的に一定の領域を有し、且つ、
前記第1の半導体領域内の前記第2の半導体領域側より、前記第1の半導体領域と前記第3の半導体領域との接合部に向かって減少する領域を有することを特徴とする半導体装置。 - 第1の導電型を有する第1の半導体領域と、
前記第1の半導体領域と接合を有し且つ第2の導電型を有する第2の半導体領域および第3の半導体領域とを有し、
前記第1の半導体領域のバンドギャップが、前記第2および第3の両半導体領域のバンドギャップより小さく、且つ
前記第1の半導体領域内における、前記第1の半導体領域と前記第2の半導体領域との接合部より、前記第1の半導体領域と前記第3の半導体領域との接合部に向かっての、前記第1の半導体領域を構成する半導体の組成比の単調な変化に準じて、当該第1の半導体領域内において、前記第1の半導体領域と前記第2の半導体領域との接合部より、前記第1の半導体領域と前記第3の半導体領域との接合部に向かって、前記第1の半導体領域のバンドギャップが、増加する領域と減少する領域とを順次有することを特徴とする半導体装置。 - 第1の導電型を有する第1の半導体領域と、
前記第1の半導体領域と接合を有し且つ第2の導電型を有する第2の半導体領域および第3の半導体領域とを有し、
前記第1の半導体領域のバンドギャップが前記第2および第3の両半導体領域のバンドギャップより小さく、且つ
前記第1の半導体領域は、
当該第1の半導体領域と前記第2の半導体領域との接合部側に、当該第1の半導体領域のバンドギャップが、実質的に一定である第1の領域を有し、
当該第1の半導体領域と前記第3の半導体領域との接合部側に、バンドギャップが、前記バンドギャップが実質的に一定の第1の領域であるバンドギャップより小さく且つ実質的に一定である第2の領域を有し、且つ、
前記第1の半導体領域のバンドギャップが実質的に一定である第1の領域から、前記第1の半導体領域のバンドギャップが実質的に一定である第2の領域に向かってバンドギャップが減少する領域を有することを特徴とする半導体装置。 - 請求項1〜3のいずれか一つに記載の半導体装置であって、
前記第1の半導体領域は、単結晶シリコン・ゲルマニウム層であり、そのバンドギャップが、単結晶シリコン・ゲルマニウム層の組成比で制御され、
前記第2の半導体領域は、単結晶シリコン、或いは多結晶シリコンと前記第1の半導体領域側に配された単結晶シリコンとの積層であり、且つ
前記第3の半導体領域は、単結晶シリコンであることを特徴とする半導体装置。 - 請求項1〜3のいずれか一つに記載の半導体装置であって、
前記第2の半導体領域が、前記第1の半導体領域と前記第2の半導体領域との接合部の反対側に、前記第1の半導体領域に接続された前記第2の半導体領域よりバンドギャップの大きい第2導電型の第4の半導体領域を有することを特徴とする半導体装置。 - 請求項1〜3のいずれか一つに記載の半導体装置であって、
前記第1の半導体領域のバンドギャップが、前記第1の半導体領域と前記第3の半導体領域との接合部近傍で実質的に一定の領域を有することを特徴とする半導体装置。 - 請求項6に記載の半導体装置であって、
前記第3の半導体領域のバンドギャップが、前記第1の半導体領域との接合部では、前記第1の半導体領域のバンドギャップと同じであることを特徴とする半導体装置。 - 一つの半導体基板に、
請求項1〜3のいずれか一つに記載の半導体装置の複数個を有して半導体集積回路が構成され、
前記半導体装置は、第1の半導体領域をベース、第2の半導体領域をエミッタ、及び第3の半導体領域をコレクタとするバイポーラトランジスタであり、且つ、
前記複数個の半導体装置の内の少なくとも2つが、半導体装置の周波数特性とコレクタ耐圧の各特性が相互に異なる半導体装置であることを特徴とする半導体集積回路。 - 少なくとも1対以上の互いにエミッタが接続された少なくとも1対以上のバイポーラトランジスタにより構成された増幅回路を有し、
請求項1〜3のいずれか一つに記載の半導体装置が、当該半導体装置における第1の半導体領域をベース、第2の半導体領域をエミッタ、及び第3の半導体領域をコレクタとするバイポーラトランジスタであり、且つ当該バイポーラトランジスタをもって前記増幅回路のバイポーラトランジスタの対が構成されたことを特徴とする半導体集積回路。
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