JPH06112412A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＭＯＳトランジスタのゲート電極の側壁にサ
イドウォールを形成する際に、バイポーラトランジスタ
形成領域の半導体層表面の荒れや汚染を防止する。 【構成】 バイポーラトランジスタ形成領域にＭＯＳ型
電界効果トランジスタを構成するゲート電極材料を残存
させておくことにより、ＭＯＳ型電界効果トランジスタ
のゲート電極にサイドウォール形成時の異方性エッチン
グ時に、バイポーラトランジスタ形成領域の表面層がエ
ッチング材料に接触しない。これにより、バイポーラト
ランジスタ形成領域の表面層のエッチングによる荒れや
汚染を防止することが可能となる。また、ＭＯＳ型電界
効果トランジスタのゲート電極を形成した後に、基板表
面全面に耐エッチング膜を形成する。これによっても、
ＭＯＳ型電界効果トランジスタのゲート電極のサイドウ
ォール形成のためのドライエッチング時に、バイポーラ
トランジスタ形成領域の表面層は耐エッチング膜によっ
て保護されているために、その表面が荒れたり汚染され
ることはない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置に関し、
特に、バイポーラトランジスタとＣＭＯＳ（Ｃｏｍｐｌ
ｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタとを組合せてなるＢ
ｉ−ＣＭＯＳトランジスタの素子特性の向上を図った半
導体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩ（Ｖｅｒｙ Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）は大規模化の傾向に
ある。この大規模化の要求に対処するため、高集積が可
能で低消費電力という特徴を持つＣＭＯＳが主流になっ
てきている。

【０００３】しかし、高速化の要求に対しては、微細化
技術の進展によりＭＯＳトランジスタの動作速度が向上
しているとはいえ、十分答えられていないのが現状であ
る。

【０００４】通常、高速の分野においては、ＥＣＬ（Ｅ
ｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）を中心と
するバイポーラトランジスタが主流であるが、バイポー
ラトランジスタは消費電力が極めて大きく、高集積化の
大きな制約となっている。

【０００５】以上のような背景において、高速かつ低消
費電力のデバイスを実現すべく、ＣＭＯＳの高集積化お
よび低消費電力という特徴と、バイポーラトランジスタ
の高速性を併せもつことを可能とするＢｉ−ＣＭＯＳト
ランジスタが注目されてきている。

【０００６】図５１を参照して、上記Ｂｉ−ＣＭＯＳト
ランジスタの動作原理について説明する。なお、図５１
は、Ｂｉ−ＣＭＯＳ複合論理ゲートの原理回路を示す等
価回路図である。

【０００７】まず、Ｂｉ−ＣＭＯＳトランジスタのイン
バータ動作について定性的に説明する。入力Ｖ_{i n} が’
“ｌｏｗ”レベルのとき、ＰＭＯＳトランジスタＭ₁ が
オンし、バイポーラトランジスタＱ₁ にベース電流が流
れ、これが増幅されて負荷容量を急速に充電する。この
ときＮＭＯＳトランジスタＭ₂ はオフしているので、バ
イポーラトランジスタＱ₂ もオフするため、出力Ｖ
_{o u t} が“ｈｉｇｈ”レベルになる。逆に、入力Ｖ_{i n}
が“ｈｉｇｈ”レベルのとき、ＮＭＯＳトランジスタＭ
₂ がオンしてバイポーラトランジスタＱ₂ に出力側から
ベース電流が流れ、これが増幅されて負荷容量を急速に
放電する。このときＰＭＯＳトランジスタＭ ₁ はオフし
ているので、バイポーラトランジスタＱ₁ もオフするた
め、出力Ｖ_{o u t} が“ｌｏｗ”レベルになる。このよう
に、Ｂｉ−ＣＭＯＳ複合回路では、トーテムポール接続
したバイポーラトランジスタの一方がオンするとき他方
はオフするので、定量的な還流電流が流れないため低消
費電力となる。また、ＭＯＳトランジスタのドレイン電
流がバイポーラトランジスタの電流増幅率倍されるので
高速に動作する。

【０００８】次に、図５２を参照して、Ｂｉ−ＣＭＯＳ
トランジスタの構造について説明する。図５２は、Ｂｉ
−ＣＭＯＳトランジスタの構造を示す断面図である。

【０００９】図を参照して、半導体基板１上に、ｎｐｎ
バイポーラトランジスタ１００とｐチャンネルＭＯＳ型
トランジスタ２００とｎチャンネルＭＯＳ型トランジス
タ３００が形成されている。

【００１０】まず、単結晶シリコンからなるｐ^- 型の半
導体基板１上にｎ^- 型のエピタキシャル層９が形成され
ている。ｎｐｎバイポーラトランジスタ１００の形成領
域においては、半導体基板１とエピタキシャル層９にま
たがって高濃度のｎ⁺ 型埋込層３が形成されている。

【００１１】ｐチャネルＭＯＳ型電界効果トランジスタ
２００の形成領域およびｎチャネルＭＯＳ型電界効果ト
ランジスタ３００の形成領域においては、半導体基板１
とエピタキシャル層９にまたがって高濃度のｎ⁺ 型の埋
込層１３が形成されている。

【００１２】バイポーラトランジスタ１００は、図５２
の左側に示すように、ｎ⁺ 埋込層３と、高濃度のｎ⁺ コ
レクタウォール１９と、エピタキシャル層９と、ｐ^- ベ
ース領域３８と、高濃度のｎ⁺ エミッタ領域４０とで構
成されている。

【００１３】コレクタ領域は、埋込層３と、コレクタウ
ォール１９と、エピタキシャル層９とで構成されてい
る。

【００１４】コレクタウォール１９は、層間絶縁膜１２
に設けられた接続穴（符号はつけていない）を介してコ
レクタウォール電極５０ａと接続されている。

【００１５】ベース領域３８は、接続穴（符号はつけて
いない）をとおしてベース用電極５０ｂと電気的に接続
されている。ｎ⁺ エミッタ４０は、ゲート酸化膜１２ａ
に設けられた接続穴（符号はつけていない）をとおして
エミッタ電極５０ｃと電気的に接続されている。

【００１６】また、隣接する素子間には、素子分離等の
目的のために、ｐ⁺ 型不純物層６，１１，１７が形成さ
れている。

【００１７】次に、ｐチャネルＭＯＳ型電界効果トラン
ジスタ２００は、図５２の中央部に示すように、ｎ⁺ 埋
込層１３と、ｎ⁺ エピタキシャル層９からなるｎウェル
と、ゲート酸化膜１２ａと、ゲート電極２３，２４と、
高濃度の一対のｐ⁺ ソースおよびｐ⁺ ドレイン領域３５
とで構成されている。また、ゲート電極２３，２４の側
壁にはサイドウォールスペーサ３０が形成されている。

【００１８】一方、ｎ型ウェル１３は、高濃度のｎ⁺ 埋
込層１３で構成されている。このｎ ⁺ 埋込層１３は、上
記ｎ型のウェル領域をベース領域とする寄生バイポーラ
トランジスタの電流増幅率を小さくし、その動作いわゆ
るラッチアップを防止するように構成されている。ｐ⁺
ソース領域およびｐ⁺ ドレイン領域３５は、接続穴（符
号はつけていない）を介してソース用またはドレイン用
電極５０ｄ，５０ｅに電気的に接続されている。

【００１９】次に、ｎチャネルＭＯＳ型電界効果トラン
ジスタ３００は、図５２の右側に示すように高濃度のｎ
⁺ 埋込層１３と、低濃度のｐウェル１１と、ゲート酸化
膜１２ａと、ゲート電極２２，２３と、高濃度のｎ⁺ ソ
ース領域およびｎ⁺ ドレイン領域３６とにより構成され
ている。ｐウェル１１は、上記ｎウェルと同様に底部が
高濃度のｎ⁺ 埋込層１３で構成されている。このｎ⁺ 埋
込層１３は、上記と同様にラッチアップを防止するよう
に構成されている。ｎ⁺ ソース領域およびｎ⁺ドレイン
領域３６は、接続孔（符号はつけていない）を介してソ
ース用またはドレイン用電極５０ｅ，５０ｆと電気的に
接続されている。

【００２０】各トランジスタは、層間絶縁膜３９，４
３，４６に覆われている。また、電極５０ｅは、層間絶
縁膜４６を介して配線層４８と接続されている。

【００２１】次に、上記Ｂｉ−ＣＭＯＳトランジスタの
製造方法について説明する。図５３〜図７９は、図５２
に示された断面構造に従って、Ｂｉ−ＣＭＯＳトランジ
スタの製造方法を工程順に示す断面図である。

【００２２】まず、図５３を参照して、ｐ型の半導体基
板１上に膜厚１０００〜５０００Åの酸化膜２を形成す
る。その後、この酸化膜２上にｎｐｎバイポーラトラン
ジスタ１００のコレクタ領域および半導体基板と電気的
に絶縁を必要とする箇所以外の領域にレジスト膜２ａを
写真製版技術を用いて形成する。

【００２３】次に、図５４を参照して、前記レジスト膜
２ａをマスクとして、酸化膜２をＨＦなどを用いてエッ
チング処理を行なう。その後、レジスト膜２ａを除去し
て、酸化膜２をマスクとして、ｎ型の不純物（Ｓｂ，Ａ
ｓなど）を、加速電圧３０〜１４０（ｋｅｖ）、注入量
１×１０^{1 4} 〜１×１０^{1 6} ／ｃｍ² の条件で、ｐ型半
導体基板１の表面に導入し、不純物濃度１０^{1 8} 〜１０
^{2 0} ／ｃｍ³ のｎ⁺ 型不純物層３を形成する。

【００２４】なお、熱処理時には、後工程の写真製版用
アライメント段差を形成するため、膜厚１０００〜５０
００Åの酸化を行なう。その後、酸化膜エッチング処理
（ＨＦなど）を行ない、ｐ型半導体基板上の酸化膜の全
面除去を行なう。

【００２５】次に、図５５を参照して、半導体基板１の
表面に、新たに膜厚１０００〜５０００Åの酸化膜４を
形成する。その後、この酸化膜４の上に、ｎｐｎバイポ
ーラトランジスタの素子間分離領域以外の箇所に、レジ
スト膜５を写真製版技術を用いて形成する。

【００２６】その後、レジスト膜５をマスクとして、ｐ
型不純物（Ｂなど）を加速電圧３０〜８０（ｋｅｖ）、
注入量１×１０^{1 2} 〜５×１０^{1 3} ／ｃｍ² の条件で、
ｐ型半導体基板１の表面に導入する。その後、レジスト
膜５を除去し、熱処理を行なて、不純物濃度１０^{1 6} 〜
１０^{1 7} ／ｃｍ³ のｐ⁺ 型不純物層６を形成する。さら
に、その後酸化膜のエッチング処理（ＨＦなど）を行な
い、ｐ型半導体基板１上の酸化膜４の全面除去を行な
う。

【００２７】次に、図５６を参照して、ｐ型半導体基板
１の上に、エピタキシャル成長法により、厚さ０．５〜
５．０（ｎｍ）のｎ型不純物層７を形成する。

【００２８】次に、図５７を参照して、ｎ型不純物層７
の表面に、膜厚１００〜１０００Åの薄膜酸化膜８を形
成する。さらに、この薄膜酸化膜８の上面に、膜厚１０
０〜２５００Åの窒化膜８ａを形成する。その後、窒化
膜８ａの上に、ｎウェル形成領域以外の箇所に、レジス
ト膜８ｂを写真製版技術を用いて形成する。

【００２９】次に、このレジスト膜８ｂをマスクとし
て、窒化膜８ａをドライエッチングにより除去する。そ
の後、レジスト膜８ｂおよび窒化膜８ａをマスクとし
て、ｎ型不純物（Ｐなど）を加速電圧１００〜２００
（ｋｅＶ）、注入量５×１０^{1 1} 〜５×１０^{1 2} ／ｃｍ
² の条件で導入し、ｎ型不純物層７の表面に不純物濃度
１０ ^{1 5} 〜１０^{1 7} ／ｃｍ³ のｎ^- ウェル９を形成す
る。

【００３０】次に、図５８を参照して、レジスト膜８ｂ
を除去した後、ＬＯＣＯＳ酸化により、膜厚１０００〜
１００００Åの厚膜酸化膜１０を形成する。その後、こ
の厚膜酸化膜１０をマスクとして、ｐ型不純物（Ｂな
ど）を加速電圧１００〜２００（ｋｅｖ）、注入量５×
１０^{1 1} 〜５×１０^{1 2} ／ｃｍ² の条件で導入し、熱処
理を行ない、不純物濃度１０^{1 5} 〜１０^{1 7} ／ｃｍ³ の
ｐ⁺ 型不純物層１１を形成する。

【００３１】その後、窒化膜８ａを除去し、さらに酸化
膜８，１０の全面エッチング処理（ＨＦなど）を行な
い、ｎ型不純物層７の表面の酸化膜の全面除去を行な
う。

【００３２】次に、図５９を参照して、半導体基板の表
面に膜厚１００〜１０００Åの薄膜酸化膜１２を形成す
る。その後、この薄膜酸化膜１２の上面に、膜厚５００
〜３０００Åの多結晶シリコン膜１３を形成する。さら
に、その後多結晶シリコン膜１３の上面に、ＬＰＣＶＤ
法により、膜厚１０００〜５０００Åの窒化膜１４を形
成する。

【００３３】次に、図６０を参照して、窒化膜１４の上
にレジスト膜１５を形成し、写真製版技術により素子分
離領域内にレジスト膜１５を残す。その後、このレジス
ト膜１５をマスクとして、窒化膜１４をドライエッチン
グ法により除去する。

【００３４】次に、図６１を参照して、レジスト膜１５
を除去せずに、多結晶シリコン膜１４の上に、レジスト
膜１６を形成する。その後、写真製版技術を用いて、所
定の箇所にレジスト膜１６を残す。次に、このレジスト
膜１６およびレジスト膜１５をマスクとして、ｐ型不純
物（Ｂなど）を加速電圧３０〜１００（ｋｅｖ）、注入
量１×１０^{1 2} 〜５×１０^{1 2} ／ｃｍ² の条件で、ｎ型
不純物層９に導入し、不純物濃度１０^{1 6} 〜１０^{1 8} ／
ｃｍ³ のｐ型不純物層１７を形成する。

【００３５】次に、図６２を参照して、レジスト膜１
５，１６を除去し、窒化膜１４をマスクとして、膜厚１
０００〜１００００Åの厚膜酸化膜１２を形成する。そ
の後、窒化膜１４および多結晶シリコン膜１３をそれぞ
れ熱リン酸および等方性ドライエッチング等により除去
する。

【００３６】次に、図６３を参照して、酸化膜１２の上
面に、膜厚１０００〜５０００Åの窒化膜１８をＬＰＣ
ＶＤ法により形成する。その後、図６４を参照して、窒
化膜１８の上面に、レジスト膜２０を形成し、写真製版
技術によりｎｐｎバイポーラトランジスタのコレクタウ
ォールを形成する領域のレジスト膜２０を除去する。

【００３７】次に、このレジスト膜２０をマスクとして
窒化膜１８および酸化膜１２を順次エッチングにより除
去する。その後、レジスト膜２０を除去した後、窒化膜
１８をマスクとして、リン（ｐ）等を導入し、コレクタ
ウォール領域１９を形成する。その後、ＨＦなどによ
り、リンガラスエッチング処理を行ない、熱リン酸など
により窒化膜１８の除去を行ない、さらにＨＦ等により
酸化膜１２の除去を行なう。

【００３８】次に、図６５を参照して、基板表面に犠牲
酸化膜（図示せず）を形成し、写真製版およびイオン注
入法により、ｎチャネルＭＯＳトランジスタおよびｐチ
ャネルＭＯＳトランジスタの表面のしきい値電圧が得ら
れるように調整した後、ゲート酸化膜２１を形成する。

【００３９】次に、図６６を参照して、ゲート酸化膜２
１の表面に、ＣＶＤ法により厚さ０．０５〜０．５（μ
ｍ）の多結晶シリコン層２２を形成する。その後、ｎ型
またはｐ型の不純物によりドーブした後、高融点金属
（Ｗ，Ｎｏなど）とＳｉの合金膜２３をスパッタリング
法により厚さ０．０５〜０．５（μｍ）堆積する。この
多結晶シリコン層２２および合金膜２３により、ゲート
電極の材料を構成する。

【００４０】次に、合金膜２３上の所定箇所に、写真製
版技術を用いて、所定形状のレジスト膜２４を形成す
る。

【００４１】次に、図６７を参照して、レジスト膜２４
をマスクとして、合金膜２３および多結晶シリコン層２
２をエッチングし、ｎチャネルＭＯＳトランジスタおよ
びｐチャネルＭＯＳトランジスタのゲート電極を形成す
る。

【００４２】次に、図６８を参照して、ｎｐｎバイポー
ラトランジスタ形成領域と、ｎチャネルＭＯＳトランジ
スタ形成領域の上に、レジスト膜２５を写真製版技術に
より形成する。その後、ｐチャネルＭＯＳトランジスタ
形成領域に、レジスト膜２５と、ゲート電極２２，２３
とをマスクとして、ｐ型不純物（Ｂなど）を加速電圧２
０〜６０（ｋｅｖ），注入量５×１０^{1 2} 〜５×１０
^{1 3} ／ｃｍ² の条件で導入し、不純物濃度が１０1 7 〜
１０1 9 ／ｃｍ3 の一対のｐ- 不純物領域２６を形成す
る。

【００４３】次に、図６９を参照して、レジスト膜２５
を除去した後、再びｎｐｎバイポーラトランジスタ形成
領域と、ｐチャネルＭＯＳトランジスタ形成領域の上に
レジスト膜２７を写真製版技術により形成する。その
後、ｎチャネルＭＯＳトランジスタ形成領域にレジスト
膜２７とゲート電極２２，２３とをマスクとして、ｎ型
不純物（Ｐなど）を加速電圧５０〜１５０（ｋｅｖ），
注入量を５×１０^{1 2} 〜５×１０^{1 3} ／ｃｍ² の条件で
導入し、不純物濃度１０^{1 7} 〜１０^{1 9} ／ｃｍ³の一対
のｎ^- 不純物領域２８を形成する。

【００４４】次に、図７０を参照して、レジスト膜２７
を除去した後、半導体基板１の表面全体に、ＣＶＤ法に
より酸化膜２９を堆積する。

【００４５】次に、図７１を参照して、酸化膜２９を異
方性のエッチングにより除去し、ゲート電極２３，２２
の側壁にサイドウォールスペーサ３０を形成する。

【００４６】次に、図７２を参照して、ｎｐｎバイポー
ラトランジスタ形成領域およびｎチャネルＭＯＳトラン
ジスタ形成領域の上にレジスト膜３１を写真製版技術に
より形成する。その後、ｐチャネルＭＯＳトランジスタ
形成領域に、レジスト膜３１と、ゲート電極２２，２３
およびサイドウォールスペーサ３０をマスクとして、ｐ
型不純物（Ｂなど）を加速電圧３０〜８０（ｋｅｖ）、
注入量１×１０^{1 5} 〜６×１０^{1 5} ／ｃｍ² の条件で導
入し、不純物濃度１０^{2 2} ／ｃｍ³ 程度の一対のｐ⁺ 不
純物領域３２を形成する。これにより、ＬＤＤ（Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するｐチ
ャネルＭＯＳ型トランジスタが完成する。

【００４７】次に、図７３を参照して、ｎｐｎバイポー
ラトランジスタ形成領域およびｐチャネルＭＯＳトラン
ジスタ形成領域の上面に、レジスト膜３３を写真製版技
術により形成する。その後、このｎチャネルＭＯＳ型形
成領域にレジスト膜３３とゲート電極２２，２３および
サイドウォールスペーサ３０をマスクとして、ｎ型不純
物（Ｐなど）を加速電圧３０〜８０（ｋｅｖ）、注入量
１×１０^{1 5} 〜６×１０^{1 5} ／ｃｍ² の条件で導入し、
不純物濃度１０^{2 2} ／ｃｍ³ 程度の一対のｎ⁺不純物領
域３４を形成する。これにより、ＬＤＤ構造を有するｎ
チャネルＭＯＳトランジスタが完成する。

【００４８】次に、図７４を参照して、レジスト膜３３
を除去する。その後、図７５参照して、ｐチャネルＭＯ
ＳトランジスタおよびｎチャネルＭＯＳトランジスタの
上面に、再びレジスト膜３７を形成する。

【００４９】その後、ｎｐｎバイポーラトランジスタ形
成領域にｐ型不純物（Ｐなど）を導入し、ｐ型不純物領
域からなるベース領域３８を形成する。

【００５０】次に、図７６を参照して、レジスト膜３７
を除去した後、ＣＶＤ法により、基板表面全面に高温酸
化膜３９を形成する。その後、この高温酸化膜の上面
に、写真製版技術を用いて、ｎｐｎバイポーラトランジ
スタのエミッタ領域の上方のみ開口部を有するレジスト
膜４１を形成する。その後、このレジスト膜４１をマス
クとして、ドライエッチング法により、高温酸化膜３９
および酸化膜１２のエッチングを行なう。その後、ｎ型
の不純物（Ｂなど）を導入し、エミッタ領域４０を形成
する。

【００５１】次に、図７７を参照して、レジスト膜４１
を除去した後、ＣＶＤ法により、多結晶ポリシリコン４
２を堆積する。その後、写真製版技術を用いて、ドライ
エッチング法により、ｎｐｎバイポーラトランジスタの
エミッタ引出し電極４２を形成する。その後、エミッタ
引出し電極の低抵抗化を図るため、ｎ型の不純物（Ｐ，
Ａｓなど）イオンの注入を行なう。

【００５２】次に、図７８を参照して、基板上全面に、
層間酸化膜４３を形成する。その後写真製版技術を用い
て、コンタクト部の層間酸化膜４３と、高温酸化膜３９
および酸化膜１２をドライエッチング法によりエッチン
グし、コンタクト孔をそれぞれ開口する。

【００５３】次に、図７９を参照して、バリアメタル膜
２７（Ｄｉなど）をスパッタ法により付着した後、ラン
プアニールを実施する。その後、配線材料（Ａｌ−Ｓｉ
−Ｃｕ）をスパッタ法で被覆した後、写真製版技術およ
びドライエッチング法により、配線層を形成する。

【００５４】その後、層間酸化膜２９を形成し、写真製
版およびドライエッチング法により配線，配線間コンタ
クトであるスルーホールを形成し、バリアメタル３０
（ＣｉＮなど）をスパッタ法で付着した後、配線材料
（Ａｌ−Ｓｉ−Ｃｕなど）をスパッタで被覆し所望の配
線構造を得ることにより、図５２に示すＢｉ−ＣＭＯＳ
トランジスタが完成する。

【００５５】

【発明が解決しようとする課題】しかしながら、上記従
来技術においては、以下に示す問題点を有している。

【００５６】まず、図７０および図７１を再び参照し
て、従来の問題点について説明する。ゲート電極２２，
２３の上に酸化膜２９を堆積した後、異方性エッチング
を行なうことにより、ゲート電極２２，２３の側壁に、
サイドウォールスペーサ３０を形成している。このと
き、バイポーラトランジスタ形成領域の表面に形成され
た酸化膜２９も同時に異方性のエッチングにより除去さ
れる。しかしこのとき、バイポーラトランジスタ形成領
域の表面のｎウェル９がイオンによってたたかれるため
に、ｎウェル９の表面が荒れ、汚染の原因となる。この
結果、図５２を参照して、ベース領域３８の正孔とｎウ
ェル９の電子が、その表層において、再結合しやすくな
り、ベース再結合電流が増大し、所望の電流増幅率（ｈ
ｆｅ）が得られなくなるという問題点を有している。

【００５７】また、ｐ型のベース領域６０の表層に形成
されるｎ型のエミッタ領域４０の中の電子は、その表面
においてベース領域３８内の正孔と再接合しやすくなる
ために、その接合部分におけるリーク電流が増大すると
いった問題点を有している。

【００５８】この発明は上記問題点を解決するためにな
されたもので、ＭＯＳトランジスタのゲート電極の側壁
にサイドウォールスペーサを形成する際に、バイポーラ
トランジスタ形成領域の半導体層表面の荒れや汚染を防
止することを可能とした半導体装置およびその製造方法
を提供することを目的とする。

【００５９】

【課題を解決するための手段】この発明に基づいた請求
項１に記載の半導体装置の製造方法においては、以下の
工程を備えている。

【００６０】主表面を有する同一基板上に、バイポーラ
トランジスタ形成領域とＭＯＳ型電界効果トランジスタ
形成領域とが形成される。その後、ＭＯＳ型電界効果ト
ランジスタを構成するゲート電極のパターニング時に、
上記バイポーラトランジスタ形成領域に上記ゲート電極
の材料である導電材料が残存するようにパターニングが
行なわれる。

【００６１】次に、上記ＭＯＳ型電界効果トランジスタ
形成領域の上記主表面に、上記ゲート電極をマスクとし
て不純物が導入される。その後、上記主表面上全面に酸
化膜を堆積し、異方性エッチングにより上記ゲート電極
の酸化膜からなるサイドウォールスペーサが形成され
る。

【００６２】次に、上記ＭＯＳ型電界効果トランジスタ
形成領域の上記主表面に、上記ゲート電極および上記サ
イドウォールスペーサをマスクとして不純物を導入し、
ＭＯＳ型トランジスタが完成される。その後、上記バイ
ポーラトランジスタ形成領域に残存する上記導電材料が
除去される。その後、上記バイポーラトランジスタ形成
領域に所定の不純物を導入し、バイポーラトランジスタ
が完成される。

【００６３】次に、この発明に基づいた請求項２に記載
の半導体装置の製造方法においては、以下の工程を備え
ている。

【００６４】上記、請求項１に記載の半導体装置の製造
方法であって、上記バイポーラトランジスタ形成領域に
前記ゲート電極の材料である導電材料が残存するように
パターニングを行なう工程は、上記バイポーラトランジ
スタのベース領域となる部分の上方に、上記導電材料を
残存させようパターニングを行なう工程を含み、上記Ｍ
ＯＳ型電界効果トランジスタ形成領域の上記主表面に、
上記ゲート電極をマスクとして不純物を導入する工程
は、上記バイポーラトランジスタの上記ベース領域にも
同時に不純物を導入する工程を含んでいる。

【００６５】次に、この発明に基づいた請求項３に記載
の半導体装置の製造方法においては、以下の工程を備え
ている。

【００６６】主表面を有する同一基板上にバイポーラト
ランジスタ形成領域とＭＯＳ型電界効果トランジスタ形
成領域とから形成される。その後、上記ＭＯＳ型電界効
果トランジスタ形成領域の主表面にゲート酸化膜を介し
てゲート電極が形成される。

【００６７】次に、上記ＭＯＳ型電界効果トランジスタ
形成領域の主表面に上記ゲート電極をマスクとして不純
物が導入される。その後上記基板の上記主表面全面に耐
エッチング膜が形成される。

【００６８】次に、上記耐エッチング膜の上面に酸化膜
を堆積し、異方性エッチングより上記ゲート電極の側壁
にサイドウォールスペーサが形成される。

【００６９】その後、上記ＭＯＳ型電界効果トランジス
タ形成領域の上記主表面に、上記ゲート電極および上記
サイドウォールスペーサをマスクとして、不純物を導入
し、ＭＯＳ型トランジスタが完成される。

【００７０】次に、上記耐エッチング膜が除去される。
その後、上記バイポーラトランジスタ形成領域に所定の
不純物を導入し、バイポーラトランジスタが完成され
る。

【００７１】次に、この発明に基づいた請求項４に記載
の半導体装置においては、主表面を有する同一基板上に
バイポーラトランジスタとＭＯＳ型電界効果トランジス
タとを備え、上記ＭＯＳ型電界効果トランジスタは、上
記主表面上にゲート酸化膜を介して形成されたゲート電
極と、上記主表面から所定の深さにかけて、上記ゲート
電極を左右から挟む位置に形成された一対の不純物領域
と、上記ゲート電極の側壁に形成された酸化膜からなる
サイドウォールスペーサとを有し、上記サイドウォール
スペーサは、上記ゲート電極との接触面および上記ゲー
ト酸化膜との接触面の間に耐エッチング膜を介在させて
いる。

【００７２】

【作用】この発明に基づいた請求項１に記載の半導体装
置の製造方法によれば、バイポーラトランジスタ形成領
域に、ＭＯＳ型電界効果トランジスタを構成するゲート
電極材料を残存させておくことにより、ＭＯＳ型電界効
果トランジスタのゲート電極のサイドウォールスペーサ
の形成値における異方性エッチング時に、バイポーラト
ランジスタ形成領域の表面層が、エッチング材料に接触
しない。これにより、バイポーラトランジスタ形成領域
の表面層のエッチングによる荒れや汚染を防止すること
が可能となる。

【００７３】次に、この発明に基づいた請求項２に記載
の半導体装置の製造方法によれば、請求項１に記載の半
導体装置の製造方法において、バイポーラトランジスタ
のベース領域となる部分には、導電材料を残存させず
に、導電材料を形成する。これにより、ＭＯＳ型電界効
果トランジスタのソース／ドレイン領域形成のための不
純物注入工程において、バイポーラトランジスタのベー
ス領域を形成するための不純物領域を同時に形成するこ
とが可能となる。

【００７４】次に、この発明に基づいた請求項３および
請求項４に記載の半導体装置およびその製造方法によれ
ば、ＭＯＳ型電界効果トランジスタのゲート電極を形成
した後に、基板表面全面に耐エッチング膜を形成する。
これにより、ＭＯＳ型電界効果トランジスタのゲート電
極側壁のサイドウォールスペーサ形成のためのドライエ
ッチング時においても、バイポーラトランジスタ形成領
域の表面層は、耐エッチング膜によって保護されている
ために、その表面が荒れることあるいは汚染されること
はない。

【００７５】

【実施例】以下、この発明に基づいた半導体装置の製造
方法の第１の実施例について図面を参照して説明する。

【００７６】まず、図１は、この第１の実施例における
半導体装置の製造方法に基づいて製造されたＢｉ−ＣＭ
ＯＳトランジスタの断面構造図である。

【００７７】図を参照して、半導体基板１上に、ｎｐｎ
バイポーラトランジスタ１００とｐチャネルＭＯＳ型ト
ランジスタ２００と、ｎチャネルＭＯＳ型トランジスタ
３００が形成されている。まず、多結晶シリコンからな
るｐ^- 型の半導体基板１上に、ｎ^- 型のエピタキシャル
層９が形成されている。ｎｐｎバイポーラトランジスタ
１００の形成領域においては、半導体基板１とエピタキ
シャル層９に跨がって高濃度のｎ⁺ 型埋込層３が形成さ
れている。

【００７８】ｐチャネルＭＯＳ型電界効果トランジスタ
２００の形成領域およびｎチャネルＭＯＳ型電界効果ト
ランジスタ３００の形成領域においては、半導体基板１
とエピタキシャル層９に跨がって高濃度のｎ⁺ 型の埋込
層３が形成されている。

【００７９】ｎｐｎバイポーラトランジスタ１００は、
図１の左側に示すように、ｎ⁺ 埋込層３と、高濃度のｎ
⁺ コレクタウォール１９と、エピタキシャル層９とｐ^-
ベース領域３８と、高濃度のｎ⁺ エミッタ領域４０とで
構成されている。

【００８０】コレクタ領域は、埋込層３と、コレクタウ
ォール１９と、エピタキシャル層９とで構成されてい
る。

【００８１】コレクタウォール１９は、層間絶縁層１２
に設けられた接続穴（符号はつけていない）を介してコ
レクタウォール電極５０ａと接続されている。

【００８２】ベース領域３８は、接続穴（符号は付けて
いない）を介してベース用電極５０ｂと電気的に接続さ
れている。ｎ⁺ エミッタ４０は、ゲート酸化膜１２ａに
設けられた接続穴（符号はつけていない）を通してエミ
ッタ電極５０ｃと電気的に接続されている。また、隣接
する素子間には、素子分離等のための目的に、ｐ⁺ 型不
純物層６，１１，１７が形成されている。

【００８３】次に、ｐチャネルＭＯＳ型電界効果トラン
ジスタ２００は、図１の中央部に示すように、ｎ⁺ 埋込
層１３と、ｎ⁺ エピタキシャル層９からなるｎウェル
と、ゲート酸化膜１２ａと、ゲート電極２３，２４と、
高濃度の位置のｐ⁺ ソースおよびｐ⁺ ドレイン領域３５
とで構成されている。また、ゲート電極２３，２４の側
壁には、サイドウォールスペーサ３０が形成されいる。

【００８４】一方、ｎ型ウェルは、高濃度のｎ⁺ 埋込層
１３で構成されている。このｎ⁺ 埋込層１３は、上記ｎ
⁺ 型のウェル領域をベース領域とする寄生バイポーラト
ランジスタの電流増幅率を小さくし、その動作いわゆる
ラッチアップを防止するように構成されている。ｐ⁺ ソ
ース領域およびｐ⁺ ドレイン領域３５は、接続穴（符号
はつけていない）を通したソース用またはドレイン用電
極５０ｄ，５０ｅに電気的に接続されている。

【００８５】次に、ｎチャネルＭＯＳ型電界効果トラン
ジスタ３００は、図１の右側に示すように、高濃度のｎ
⁺ 埋込層１３と、低濃度のｐウェル１０と、ゲート酸化
膜１２ａと、ゲート電極２２，２３と、高濃度のｎ⁺ ソ
ース領域およびｎ⁺ ドレイン領域３６とにより構成され
いる。ｐウェル１０は、上記ｎウェルと同様に底部が高
濃度のｎ⁺ 埋込層１３で構成されている。このｎ⁺ 埋込
層１３は、上記と同様にラッチアップを防止するように
構成されている。ｎ⁺ ソース領域およびｎ⁺ ドレイン領
域３６は、接続穴（符号はつけていない）を介してソー
ス用またはドレイン用電極５０ｅ，５０ｆと電気的に接
続されている。

【００８６】また、各トランジスタは、層間絶縁膜３
９，４３，４６に覆われている。さらに、電極５０ｅ
は、層間絶縁膜４６を介して配線層４８と接続されてい
る。

【００８７】次に、上記Ｂｉ−ＣＭＯＳトランジスタの
製造方法について説明する。図２〜図３０は、図１に示
された断面構造に従って、Ｂｉ−ＣＭＯＳトランジスタ
の製造方法を工程順に示す断面図である。

【００８８】まず、図２を参照して、ｐ型の半導体基板
１上に膜厚１０００〜５０００Åの酸化膜２を形成す
る。その後、この酸化膜２上にｎｐｎバイポーラトラン
ジスタ１００のコレクタ領域および半導体基板と電気的
に絶縁を必要とする箇所以外の領域にレジスト膜２ａを
写真製版技術を用いて形成する。

【００８９】次に、図３を参照して、前記レジスト膜２
ａをマスクとして、酸化膜２をＨＦなどによりエッチン
グ処理を行なう。その後、レジスト膜２ａを除去して、
酸化膜２をマスクとして、ｎ型の不純物（Ｓｂ，Ａｓな
ど）を、加速電圧３０〜１４０（ｋｅｖ）、注入量１×
１０^{1 4} 〜１×１０^{1 6} ／ｃｍ² の条件で、ｐ型半導体
基板１の表面に導入し、不純物濃度１０^{1 8} 〜１０^{2 0}
／ｃｍ³ のｎ⁺ 型不純物層３を形成する。

【００９０】なお、熱処理時においては、後工程の写真
製版用アライメント段差を形成するために、膜厚１００
０〜５０００Åの酸化を行なう。その後、酸化膜エッチ
ング処理（ＨＦなど）を行ない、ｐ型半導体基板上の酸
化膜の全面除去を行なう。

【００９１】次に、図４を参照して、半導体基板１の表
面に新たに膜厚１０００〜５０００Åの酸化膜４を形成
する。その後、この酸化膜４の上に、ｎｐｎバイポーラ
トランジスタの素子間分離領域以外の箇所に、レジスト
膜５を写真製版技術を用いて形成する。

【００９２】その後、このレジスト膜５をマスクとし
て、ｐ型不純物（Ｂなど）を加速電圧３０〜８０（ｋｅ
ｖ）、注入量１×１０^{1 2} 〜５×１０^{1 3} ／ｃｍ² の条
件で、ｐ型半導体基板１の表面に導入する。その後、レ
ジスト膜５を除去し、熱処理を行ない、不純物濃度１０
^{1 6} 〜１０^{1 7} ／ｃｍ³ のｐ⁺ 型不純物層６を形成す
る。

【００９３】さらに、その後、酸化膜のエッチング処理
（ＨＦなど）を行ない、ｐ型半導体基板１上の酸化膜４
の全面除去を行なう。

【００９４】次に、図５を参照して、ｐ型半導体基板１
の上に、エピタキシャル成長法により、厚さ０．５〜
５．０（ｎｍ）のｎ型不純物層７を形成する。

【００９５】次に、図６を参照して、ｎ型不純物層７の
表面に、膜厚１００〜１０００Åの薄膜酸化膜８を形成
する。さらに、この薄膜酸化膜８の上面に、膜厚１００
〜２５００Åの窒化膜８ａを形成する。その後、窒化膜
８ａの上に、ｎウェル形成領域以外の箇所に、レジスト
膜８ｂを写真製版技術を用いて形成する。

【００９６】次に、このレジスト膜８ｂをマスクとし
て、窒化膜８ａをドライエッチングにより除去する。そ
の後、レジスト膜８ｂおよび窒化膜８ａをマスクとし
て、ｎ型不純物（Ｐなど）を加速電圧１００〜２００
（ｋｅｖ）、注入量５×１０^{1 1} 〜５×１０^{1 2} ／ｃｍ
² の条件で導入し、ｎ型不純物層７の表面に不純物濃度
１０ ^{1 5} 〜１０^{1 7} ／ｃｍ³ のｎ^- ウェル９を形成す
る。

【００９７】次に、図７を参照して、レジスト膜８ｂを
除去した後、ＬＯＣＯＳ酸化により、膜厚１０００〜１
００００Åの厚膜酸化膜１０を形成する。その後、この
厚膜酸化膜１０をマスクとして、ｐ型不純物（Ｂなど）
を加速電圧１００〜２００（ｋｅｖ）、注入量５×１０
^{1 1} 〜５×１０^{1 2} ／ｃｍ² の条件で導入し、熱処理を
行ない、不純物濃度１０^{1 5} 〜１０^{1 7} ／ｃｍ³ のｐ⁺
型不純物層１１を形成する。

【００９８】その後、窒化膜８ａを除去し、さらに酸化
膜８，１０の全面エッチング処理（ＨＦなど）を行な
い、ｎ型不純物層７の表面の酸化膜の全面除去を行な
う。

【００９９】次に、図８を参照して、半導体基板の表面
に、膜厚１００〜１０００Åの薄膜酸化膜１２を形成す
る。その後、この薄膜酸化膜１２の表面に、膜厚５００
〜３０００Åの多結晶シリコン膜１３を形成する。さら
に、その後、多結晶シリコン膜１３の上面に、ＬＰＣＶ
Ｄ法により、膜厚１０００〜５０００Åの窒化膜１４を
形成する。

【０１００】次に、図９を参照して、窒化膜１４の上に
レジスト膜１５を形成し、写真製版技術により素子分離
領域内にレジスト膜１５を残す。その後、このレジスト
膜１５をマスクとして、窒化膜１４をドライエッチング
法により除去する。

【０１０１】次に、図１０を参照して、レジスト膜１５
を除去せずに、多結晶シリコン膜１４の上に、レジスト
膜１６を形成する。その後、写真製版技術を用いて、所
定の箇所にレジスト膜１６を残す。次に、このレジスト
膜１６およびレジスト膜１５をマスクとして、ｐ型不純
物（Ｂなど）を加速電圧３０〜１００（ｋｅｖ）、注入
量１×１０^{1 2} 〜５×１０^{1 2} ／ｃｍ² の条件で、ｎ型
不純物層９に導入し、不純物濃度１０^{1 6} 〜１０^{1 8} ／
ｃｍ³ のｐ型不純物層１７を形成する。次に、図１１を
参照して、レジスト膜１５，１６を除去し、窒化膜１４
をマスクとして、膜厚１０００〜１００００Åの厚膜酸
化膜１２を形成する。

【０１０２】その後、図１２を参照して、窒化膜１４お
よび多結晶シリコン膜１３をそれぞれ熱リン酸および等
方性エッチングなどにより除去する。

【０１０３】次に、図１３を参照して、酸化膜１２の表
面に膜厚１０００〜５０００Åの窒化膜１８をＬＰＣＶ
Ｄ法により形成する。その後、窒化膜１８の表面に、レ
ジスト膜２０を形成し、写真製版技術によりｎｐｎバイ
ポーラトランジスタのコレクタホールを形成する領域の
レジスト膜２０を除去する。

【０１０４】次に、このレジスト膜２０をマスクとし
て、窒化膜１８および酸化膜１２を順次エッチングによ
り除去する。その後、レジスト膜２０を除去した後、窒
化膜１８をマスクとして、リン（Ｐ）などを導入し、コ
レクタウォール領域１９を形成する。その後、ＨＦなど
により、リンガラスエッチング処理を行ない、熱リン酸
などにより窒化膜１８の除去を行ない、さらにＨＦなど
により酸化膜１２の除去を行なう。

【０１０５】次に、図１４を参照して、基板表面に犠牲
酸化膜（図示せず）を形成し、写真製版およびイオン注
入法により、ｎチャネルＭＯＳトランジスタおよびｐチ
ャネルＭＯＳトランジスタの表面のしきい値電圧が得ら
れるように調整した後、ゲート酸化膜２１を形成する。

【０１０６】次に、図１５を参照して、ゲート酸化膜２
１の表面に、ＣＶＤ法により厚さ０．０５〜０．５（μ
ｍ）の多結晶シリコン層２２を形成する。その後、ｎ型
またはｐ型の不純物によりドープした後、高融点金属
（Ｗ，Ｎｏなど）とＳｉの合金膜２３をスパッタリング
法により厚さ０．０５〜０．５（μｍ）堆積する。この
多結晶シリコン層２２および合金膜２３により、ゲート
電極の材料を構成する。

【０１０７】次に、上記合金膜２３の上のｎｐｎバイポ
ーラトランジスタ形成領域およびｎチャネルＭＯＳ電界
効果トランジスタとｐチャネルＭＯＳ電界効果トランジ
スタのゲート電極を形成する領域に、写真製版技術を用
いて、レジスト膜２４を形成する。

【０１０８】次に、図１６を参照して、上記レジスト膜
２４をマスクとして、合金膜２３および多結晶シリコン
２２をエッチングし、ｎチャネルＭＯＳトランジスタお
よびｐチャネルＭＯＳトランジスタのゲート電極を形成
する。このとき、ｎｐｎバイポーラトランジスタ形成領
域にも、ゲート電極の材料を残存させる。

【０１０９】次に、図１７を参照して、ｎｐｎバイポー
ラトランジスタ形成領域と、ｎチャネルＭＯＳトランジ
スタ形成領域の上に、レジスト膜２５を写真製版技術に
より形成する。その後、ｐチャネルＭＯＳトランジスタ
形成領域に、レジスト膜２５と、ゲート電極２２，２３
とをマスクとして、ｐ型不純物（Ｂなど）を加速電圧２
０〜６０（ｋｅｖ），注入量５×１０^{1 2} 〜５×１０
^{1 3} ／ｃｍ² の条件で導入し、不純物濃度が１０^{1 7} 〜
１０^{1 9} ／ｃｍ³ の一対のｐ^- 不純物領域２６を形成す
る。

【０１１０】次に、図１８を参照して、レジスト膜２５
を除去した後、再びｎｐｎバイポーラトランジスタ形成
領域と、ｐチャネルＭＯＳトランジスタ形成領域の上に
レジスト膜２７を写真製版技術により形成する。その
後、ｎチャネルＭＯＳトランジスタ形成領域にレジスト
膜２７とゲート電極２２，２３とをマスクとして、ｎ型
不純物（Ｐなど）を加速電圧５０〜１５０（ｋｅｖ），
注入量５×１０^{1 2} 〜５×１０¹ う３／ｃｍ² の条件で
導入し、不純物濃度１０^{1 7} 〜１０^{1 9} ／ｃｍ³の一対
のｎ^- 不純物領域２８を形成する。

【０１１１】次に、図１９を参照して、レジスト膜２７
を除去した後、半導体基板１の表面全体に、ＣＶＤ法に
より酸化膜２９を形成する。

【０１１２】次に、図２０を参照して、酸化膜２９を異
方性のエッチングにより除去し、ゲート電極２３，２２
の側壁にサイドウォールスペーサ３０を形成する。

【０１１３】次に、図２１を参照して、ｎｐｎバイポー
ラトランジスタ形成領域およびｎチャネルＭＯＳトラン
ジスタ形成領域の上にレジスト膜３１を写真製版技術に
より形成する。その後、ｐチャネルＭＯＳトランジスタ
形成領域に、レジスト膜３１と、ゲート電極２２，２３
およびサイドウォールスペーサ３０をマスクとして、ｐ
型不純物（Ｂなど）を加速電圧３０〜８０（ｋｅｖ）、
注入量１×１０^{1 5} 〜６×１０^{1 5} ／ｃｍ² の条件で導
入し、不純物濃度１０^{2 2} ／ｃｍ³ 程度の一対のｐ⁺ 不
純物領域３２を形成する。これにより、ＬＤＤ構造を有
するｐチャネルＭＯＳ型トランジスタが完成する。

【０１１４】次に、図２２を参照して、ｎｐｎバイポー
ラトランジスタ形成領域およびｐチャネルＭＯＳトラン
ジスタ形成領域の上面に、レジスト膜３３を写真製版技
術により形成する。その後、このｎチャネルＭＯＳ型形
成領域にレジスト膜３３とゲート電極２２，２３および
サイドウォールスペーサ３０をマスクとして、ｎ型不純
物（ｐなど）を加速電圧３０〜８０（ｋｅｖ）、注入量
１×１０^{1 5} 〜６×１０^{1 5} ／ｃｍ² の条件で導入し、
不純物濃度を１０^{2 2} ／ｃｍ³ 程度の一対のｎ ⁺ 不純物
領域３４を形成する。これにより、ＬＤＤ構造を有する
ｎチャネルＭＯＳトランジスタが完成する。

【０１１５】次に、図２４を参照して、ｐチャネルＭＯ
Ｓ型トランジスタおよびｎチャネルＭＯＳ型トランジス
タの上面に写真製版技術を用いてレジスト膜５０を形成
する。その後、図２５を参照して、レジスト膜５０をマ
スクとして、ｎｐｎバイポーラトランジスタ形成領域上
に残存するゲート電極材料２２，２３およびサイドウォ
ールスペーサ３０を等方性のドライエッチングにより除
去する。その後、レジスト膜５０を除去する。

【０１１６】次に、図２６を参照して、ｐチャネルＭＯ
ＳトランジスタおよびｎチャネルＭＯＳトランジスタの
上面に再びレジスト膜３７を形成する。その後、ｎｐｎ
バイポーラトランジスタ形成領域にｐ型不純物（Ｐな
ど）を導入し、ｐ型不純物領域からなるベース領域３８
を形成する。

【０１１７】次に、図２７を参照して、レジスト膜３７
を除去した後、ＣＶＤ法により、基板表面全面に高温酸
化膜３９を形成する。その後、この高温酸化膜３９の上
面に、写真製版技術を用いて、ｎｐｎバイポーラトラン
ジスタのエミッタ領域の上方のみ開口部を有するレジス
ト膜４１を形成する。その後、このレジスト膜４１をマ
スクとして、ドライエッチング法により、高温酸化膜３
９および酸化膜１２のエッチングを行なう。その後、ｎ
型の不純物（Ｂなど）を導入し、エミッタ領域４０を形
成する。

【０１１８】次に、図２８を参照して、レジスト膜４１
を除去した後、ＣＶＤ法により、多結晶ポリシリコン４
２を堆積する。その後、写真製版技術を用いて、ドライ
エッチング法により、ｎｐｎバイポーラトランジスタの
エミッタ引出し電極４２を形成する。その後、エミッタ
引出し電極の低抵抗化を図るため、ｎ型の不純物（Ｐ，
Ａｓなど）イオンの注入を行なう。

【０１１９】次に、図２９を参照して、基板上全面に、
層間酸化膜４３を形成する。その後写真製版技術を用い
て、コンタクト部を層間酸化膜４３と、高温酸化膜３９
および酸化膜１２をドライエッチング法によりエッチン
グし、コンタクト穴をそれぞれ開口する。

【０１２０】次に、図３０を参照して、バリアメタル膜
２７（２ｉなど）をスパッタ法により付着した後、ラン
プアニールを実施し、その後配線材料（Ａｌ−Ｓｉ−Ｇ
ｕ）をスパッタ法により被覆した後、写真製版技術およ
びドライエッチング法により、配線層を形成する。

【０１２１】その後、層間酸化膜２９を形成し、写真製
版およびドライエッチング法により配線，配線間コンタ
クトであるスルーホールを形成し、バリアメタル３０
（ＣｉＮなど）をスパッタ法で付着した後、配線材料
（Ａｌ−Ｓｉ−Ｅｕなど）をスパッタ法で被覆し、所望
の配線構造を得ることにより、図１に示すＢｉ−ＣＭＯ
Ｓトランジスタが完成する。

【０１２２】次に、図３１を参照して、この実施例と従
来方法によって形成された半導体装置のバイポーラトラ
ンジスタの特性を示す図である。図において、電流増幅
率を縦軸に対数表示して、横軸にコレクタ電流を表示
し、これらの関係を測定した特性である。従来方法によ
れば、バイポーラトランジスタの表面に荒れがあるため
に、再結合により電流増幅率が低下していることがわか
る。本実施例においては、バイポーラトランジスタ形成
領域における半導体層の表面の荒れがなくなったため
に、電子と正孔の再接合は抑制され、電流増幅率をほぼ
一定にすることが可能となる。

【０１２３】また、図３２を参照して、コレクタ電流と
ベース電流を縦軸に対数表示し、横軸にベース・エミッ
タ電圧を表示して、これらの関係を示した特性である。
コレクタ電流は表面の荒れにはほとんど影響されないた
めに、本実施例と従来方法ではほぼ同一の特性が得られ
るが、本発明によって形成されたバイポーラトランジス
タは、従来のものに比べて、ベース電流が小さくなる。
これは、従来方法によって形成したバイポーラトランジ
スタのベース層表面に荒れがあるために再結合の数が多
くなっているからである。

【０１２４】以上、この発明に基づいた半導体装置の製
造方法によれば、バイポーラトランジスタ形成領域に、
ＭＯＳ型電界効果トランジスタを構成するゲート電極材
料を残存させておくことにより、ＭＯＳ型電界効果トラ
ンジスタのゲート電極のサイドウォールスペーサ形成時
の異方性エッチングにより、バイポーラトランジスタ形
成領域の表面層が、エッチング材料に接触しないため
に、バイポーラトランジスタ形成領域の表面層のエッチ
ングによる荒れを防止することが可能となる。

【０１２５】次に、この発明に基づいた第２の実施例に
おける半導体装置の製造方法について、図３３ないし図
４３を参照して説明する。なお、本実施例においては、
上述した第１の実施例において説明した図２〜図１４の
工程は同一であるためにここでの説明は省略する。

【０１２６】まず、図３３を参照して、合金膜２３を形
成した後、この合金膜２３の上面に、ｎｐｎバイポーラ
トランジスタ形成領域およびｎチャネルＭＯＳ電界効果
トランジスタとｐチャネルＭＯＳ電界効果トランジスタ
のゲート電極を形成する領域に、写真製版技術を用いて
レジスト膜２４を形成する。なお、このとき本実施例に
おいては、ｎｐｎバイポーラトランジスタ形成領域上に
形成するレジスト膜は、第１の実施例のように、ｎｐｎ
バイポーラトランジスタ形成領域全面に形成するのでは
なく、ｎｐｎバイポーラトランジスタのベース領域とな
る部分の上方には、レジスト膜を形成しないようにす
る。

【０１２７】次に、図３４を参照して、上記レジスト膜
２４をマスクとして、合金膜２３および多結晶シリコン
層２２をエッチングし、ｎチャネルＭＯＳトランジスタ
およびｐチャネルＭＯＳトランジスタのゲート電極を形
成する。

【０１２８】次に、図３５を参照して、ｎｐｎバイポー
ラトランジスタ形成領域と、ｎチャネルＭＯＳトランジ
スタ形成領域の上に、レジスト膜２５を写真製版技術に
より形成する。なおこのときｎｐｎバイポーラトランジ
スタ形成領域上においては、ベース領域となる部分がゲ
ート電極材料には覆われていない。その後、ｐチャネル
ＭＯＳトランジスタ形成領域に、レジスト膜２とゲート
電極２２，２３とをマスクとして、ｐ型不純物（Ｂな
ど）を加速電圧２０〜６０（ｋｅｖ），注入量５×１０
^{1 2} 〜５×１０^{1 3} ／ｃｍ² の条件で導入し、不純物濃
度が１０^{1 7} 〜１０^{1 9} ／ｃｍ³ の一対のｐ^- 不純物領
域２６を形成する。このとき、ｎｐｎバイポーラトラン
ジスタのベース領域３８も同時に形成する。

【０１２９】次に、図３６を参照して、レジスト膜２５
を除去した後、再びｎｐｎバイポーラトランジスタ形成
領域と、ｐチャネルＭＯＳトランジスタ形成領域のよう
にレジスト膜２７を写真製版技術により形成する。その
後、ｎチャネルＭＯＳトランジスタ形成領域にレジスト
膜２７と、ゲート電極２２，２３とをマスクとして、ｎ
型不純物（Ｐなど）を加速電圧５０〜１５０（ｋｅ
ｖ）、注入量５×１０^{1 2}〜５×１０^{1 3} ／ｃｍ² の条
件で導入し、不純物濃度１０^{1 7} 〜１０^{1 9} ／ｃｍ ³ の
一対のｎ^- 不純物領域２８を形成する。

【０１３０】次に、図３７を参照して、レジスト膜２７
を除去した後、半導体基板１の表面全体に、ＣＶＤ法に
より酸化膜２９を形成する。

【０１３１】次に、図３８を参照して、酸化膜２９を異
方性エッチングにより除去し、ゲート電極２３，２２の
側壁にサイドウォールスペーサ３０を形成する。

【０１３２】次に、図３９を参照して、ｎｐｎバイポー
ラトランジスタ形成領域およびｎチャネルＭＯＳトラン
ジスタ形成領域の上にレジスト膜３１を写真製版技術に
より形成する。その後、ｐチャネルＭＯＳトランジスタ
形成領域に、レジスト膜３１と、ゲート電極２２，２３
およびサイドウォールスペーサ３０をマスクとして、ｐ
型不純物（Ｂなど）を加速電圧３０〜８０（ｋｅｖ）、
注入量１×１０^{1 5} 〜６×１０^{1 5} ／ｃｍ² の条件で導
入し、不純物濃度１０^{2 2} ／ｃｍ³ 程度の一対のｐ⁺ 不
純物領域３２を形成する。これにより、ＬＤＤ構造を有
するｐチャネルＭＯＳ型トランジスタが完成する。

【０１３３】次に、図４０を参照して、ｎｐｎバイポー
ラトランジスタ形成領域およびｐチャネルＭＯＳトラン
ジスタ形成領域の上面に、レジスト膜３３を写真製版技
術により形成する。その後、このｎチャネルＭＯＳトラ
ンジスタ形成領域にレジスト膜３３とゲート電極２２，
２３およびサイドウォールスペーサ３０をマスクとし
て、ｎ型不純物（Ｐなど）を加速電圧３０〜８０（ｋｅ
ｖ）、注入量１×１０^{1 5} 〜６×１０^{1 5} ２ｃｍ² の条
件で導入し、不純物濃度１０^{2 2} ／ｃｍ³ 程度の一対の
ｎ⁺ 不純物領域３４を形成する。これにより、ＬＤＤ構
造を有するｎチャネルＭＯＳトランジスタが完成する。

【０１３４】次に、図４１を参照して、レジスト膜３３
を除去する。その後、図４２を参照して、ｐチャネルＭ
ＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ
の上面に、再びレジスト膜３７を形成し、バイポーラト
ランジスタ形成領域上に残存するゲート電極材料２２，
２３およびサイドウォールスペーサ３０を等方性のドラ
イエッチングにより除去する。

【０１３５】次に、図４３を参照して、レジスト膜３７
を除去する。その後、第１の実施例に示した図２６〜図
３０に示す工程と同様の工程を経ることにより、図１に
示すＢｉ−ＣＭＯＳトランジスタを形成することが可能
となる。

【０１３６】以上この実施例における半導体装置の製造
方法によれば、バイポーラトランジスタ形成領域の上
に、ベース領域となる部分には、導電材料を残存させず
に、導電材料を形成する。これにより、ＭＯＳ型電界効
果トランジスタのソース・ドレイン領域形成のための不
純物注入工程において、バイポーラトランジスタのベー
ス領域を形成する不純物領域を同時に形成することが可
能となる。

【０１３７】次に、この発明に基づいた第３の実施例に
ついて、図４４〜図４９を参照して説明する。なお本実
施例において、第１の実施例における製造工程の図２〜
図１４は、同一であるために、ここでの説明は省略す
る。

【０１３８】まず、図４４を参照して、絶縁酸化膜２１
の表面に、ＣＶＤ法により厚さ０．０５〜０．５（μ
ｍ）の多結晶シリコン層２２を形成する。その後、ｎ型
またはｐ型の不純物によりドープした後、高融点金属
（Ｗ，Ｎｏなど）とＳｉの合金膜２３をスパッタリング
法により厚さ０．０５〜０．５（μｍ）に堆積する。こ
の多結晶シリコン層２２および合金膜２３により、ゲー
ト電極の材料を構成する。

【０１３９】次に、合金膜２３上の所定箇所に、写真製
版技術を用いて、所定形状のレジスト膜２４を形成す
る。

【０１４０】次に、図４５を参照して、レジスト膜２４
をマスクとして、合金膜２３および多結晶シリコン層２
２をエッチングし、ｎチャネルＭＯＳトランジスタおよ
びｐチャネルＭＯＳトランジスタのゲート電極を形成す
る。

【０１４１】次に、図４６を参照して、ｎｐｎバイポー
ラトランジスタ形成領域と、ｎチャネルＭＯＳトランジ
スタ形成領域の上に、レジスト膜２５を写真製版技術に
より形成する。その後、ｐチャネルＭＯＳトランジスタ
形成領域に、レジスト膜２５と、ゲート電極２２，２３
とをマスクとして、ｐ型不純物（Ｂなど）を加速電圧２
０〜６０（ｋｅｖ）、注入量５×１０^{1 2} 〜５×１０
^{1 3} ／ｃｍ² の条件で導入し、不純物濃度が１０^{1 7} 〜
１０^{1 9} ／ｃｍ³ の一対のｐ^- 不純物領域２６を形成す
る。

【０１４２】次に、図４７を参照して、レジスト膜２５
を除去した後、再びｎｐｎバイポーラトランジスタ形成
領域と、ｐチャネルＭＯＳトランジスタ形成領域の上に
レジスト膜２７を写真製版技術により形成する。その
後、ｎチャネルＭＯＳトランジスタ形成領域に、レジス
ト膜２７とゲート電極２２，２３とをマスクとして、ｎ
型不純物（Ｐなど）を加速電圧５０〜１５０（ｋｅ
ｖ）、注入量５×１０^{1 2} 〜５×１０^{1 3} ／ｃｍ² の条
件で導入し、不純物濃度１０^{1 7} 〜１０^{1 9} ／ｃｍ³の
一対のｎ^- 不純物領域２８を形成する。

【０１４３】次に、図４８を参照して、レジスト膜２７
を除去した後、基板表面全面に耐エッチング膜として厚
さ数１０〜数１００Å程度の窒化膜４９をＣＶＤ法によ
り成膜する。その後、この窒化膜４９の上面に、ＣＶＤ
法により酸化膜２９を堆積する。

【０１４４】次に、図４８を参照して、酸化膜２９を異
方性のエッチングにより除去し、ゲート電極２３，２２
の側壁にサイドウォールスペーサ３０を形成する。なお
このとき耐エッチング膜として窒化膜４９を設けている
ために、酸化膜２９の異方性のエッチング時において
も、ｎｐｎバイポーラトランジスタ形成領域の表面がエ
ッチング材により破損することはない。

【０１４５】その後、窒化膜４９を等方性のエッチング
により除去した後、第１の実施例に示す図２６〜図３０
と同一の工程を経ることにより、図５０に示すＢｉ−Ｃ
ＭＯＳトランジスタが完成する。

【０１４６】以上、この第３の実施例によれば、ＭＯＳ
型電界効果トランジスタのゲート電極を形成した後に、
基板表面全面に耐エッチング膜を形成する。これによ
り、ＭＯＳ型電界効果トランジスタのゲート電極側壁の
サイドウォールスペーサ形成のためのドライエッチング
時においても、バイポーラトランジスタ形成領域の表面
層は、耐エッチング膜である窒化膜によって保護されて
いるために、その表面が荒れたり、汚染されることはな
い。

【０１４７】

【発明の効果】この発明に基づいた半導体装置およびそ
の製造方法によれば、同一基板上にバイポーラトランジ
スタとＣＭＯＳトランジスタとを組合せてなるＢｉ−Ｃ
ＭＯＳトランジスタを有する半導体装置において、バイ
ポーラトランジスタ形成領域に、ＭＯＳ型電界効果トラ
ンジスタを構成するゲート電極材料を残存させておくこ
とにより、ＭＯＳ型電界効果トランジスタのゲート電極
のサイドウォールスペーサ形成時の異方性エッチング時
に、バイポーラトランジスタ形成領域の表面層が、エッ
チング材料に接触しない。これにより、バイポーラトラ
ンジスタの形成領域の表面層のエッチングによる荒れや
汚染を防止することが可能となる。

【０１４８】また、他の局面においては、バイポーラト
ランジスタのベース領域となる部分には、上記導電材料
を残存させずに、導電材料を形成することにより、ＭＯ
Ｓ型電界効果トランジスタのソース／ドレイン領域形成
のための不純物注入工程において、バイポーラトランジ
スタのベース領域を形成するための不純物領域を同時に
形成することが可能となり、製造工程の短縮化を図るこ
とが可能となる。

【０１４９】さらに他の局面においては、ＭＯＳ型電界
効果トランジスタのゲート電極を形成した後に、基板表
面全面に耐エッチング膜を形成する。これにより、ＭＯ
Ｓ型電界効果トランジスタのゲート電極側壁のサイドウ
ォールスペーサ形成のためのドライエッチング時におい
ても、バイポーラトランジスタ形成領域の表面層は耐エ
ッチング膜によって保護されているために、その表面が
荒れたり汚染されたりすることがない。

【０１５０】以上により、バイポーラトランジスタに関
しては、表面生成−再結合電流増加によるｈｆｅ特性の
劣化を防止することが可能となり、半導体装置の信頼性
の向上および製造上の歩留りの向上を可能としている。

【図面の簡単な説明】

【図１】この発明に基づいた第１の実施例における半導
体装置の断面構造図である。

【図２】この発明に基づいた第１の実施例における半導
体装置の第１製造工程を示す断面図である。

【図３】この発明に基づいた第１の実施例における半導
体装置の第２製造工程を示す断面図である。

【図４】この発明に基づいた第１の実施例における半導
体装置の第３製造工程を示す断面図である。

【図５】この発明に基づいた第１の実施例における半導
体装置の第４製造工程を示す断面図である。

【図６】この発明に基づいた第１の実施例における半導
体装置の第５製造工程を示す断面図である。

【図７】この発明に基づいた第１の実施例における半導
体装置の第６製造工程を示す断面図である。

【図８】この発明に基づいた第１の実施例における半導
体装置の第７製造工程を示す断面図である。

【図９】この発明に基づいた第１の実施例における半導
体装置の第８製造工程を示す断面図である。

【図１０】この発明に基づいた第１の実施例における半
導体装置の第９製造工程を示す断面図である。

【図１１】この発明に基づいた第１の実施例における半
導体装置の第１０製造工程を示す断面図である。

【図１２】この発明に基づいた第１の実施例における半
導体装置の第１１製造工程を示す断面図である。

【図１３】この発明に基づいた第１の実施例における半
導体装置の第１２製造工程を示す断面図である。

【図１４】この発明に基づいた第１の実施例における半
導体装置の第１３製造工程を示す断面図である。

【図１５】この発明に基づいた第１の実施例における半
導体装置の第１４製造工程を示す断面図である。

【図１６】この発明に基づいた第１の実施例における半
導体装置の第１５製造工程を示す断面図である。

【図１７】この発明に基づいた第１の実施例における半
導体装置の第１６製造工程を示す断面図である。

【図１８】この発明に基づいた第１の実施例における半
導体装置の第１７製造工程を示す断面図である。

【図１９】この発明に基づいた第１の実施例における半
導体装置の第１８製造工程を示す断面図である。

【図２０】この発明に基づいた第１の実施例における半
導体装置の第１９製造工程を示す断面図である。

【図２１】この発明に基づいた第１の実施例における半
導体装置の第２０製造工程を示す断面図である。

【図２２】この発明に基づいた第１の実施例における半
導体装置の第２１製造工程を示す断面図である。

【図２３】この発明に基づいた第１の実施例における半
導体装置の第２２製造工程を示す断面図である。

【図２４】この発明に基づいた第１の実施例における半
導体装置の第２３製造工程を示す断面図である。

【図２５】この発明に基づいた第１の実施例における半
導体装置の第２４製造工程を示す断面図である。

【図２６】この発明に基づいた第１の実施例における半
導体装置の第２５製造工程を示す断面図である。

【図２７】この発明に基づいた第１の実施例における半
導体装置の第２６製造工程を示す断面図である。

【図２８】この発明に基づいた第１の実施例における半
導体装置の第２７製造工程を示す断面図である。

【図２９】この発明に基づいた第１の実施例における半
導体装置の第２８製造工程を示す断面図である。

【図３０】この発明に基づいた第１の実施例における半
導体装置の第２９製造工程を示す断面図である。

【図３１】この発明に基づいた半導体装置と従来技術に
おける半導体装置のコレクタ電流と電流増幅率の関係を
示す特性図である。

【図３２】この発明に基づいた半導体装置と従来技術に
おける半導体装置のベース・エミッタ電圧と電流の関係
を示す特性図である。

【図３３】この発明に基づいた第２の実施例における半
導体装置の第１４製造工程を示す断面図である。

【図３４】この発明に基づいた第２の実施例における半
導体装置の第１５製造工程を示す断面図である。

【図３５】この発明に基づいた第２の実施例における半
導体装置の第１６製造工程を示す断面図である。

【図３６】この発明に基づいた第２の実施例における半
導体装置の第１７製造工程を示す断面図である。

【図３７】この発明に基づいた第２の実施例における半
導体装置の第１８製造工程を示す断面図である。

【図３８】この発明に基づいた第２の実施例における半
導体装置の第１９製造工程を示す断面図である。

【図３９】この発明に基づいた第２の実施例における半
導体装置の第２０製造工程を示す断面図である。

【図４０】この発明に基づいた第２の実施例における半
導体装置の第２１製造工程を示す断面図である。

【図４１】この発明に基づいた第２の実施例における半
導体装置の第２２製造工程を示す断面図である。

【図４２】この発明に基づいた第２の実施例における半
導体装置の第２３製造工程を示す断面図である。

【図４３】この発明に基づいた第２の実施例における半
導体装置の第２４製造工程を示す断面図である。

【図４４】この発明に基づいた第３の実施例における半
導体装置の第１４製造工程を示す断面図である。

【図４５】この発明に基づいた第３の実施例における半
導体装置の第１５製造工程を示す断面図である。

【図４６】この発明に基づいた第３の実施例における半
導体装置の第１６製造工程を示す断面図である。

【図４７】この発明に基づいた第３の実施例における半
導体装置の第１７製造工程を示す断面図である。

【図４８】この発明に基づいた第３の実施例における半
導体装置の第１８製造工程を示す断面図である。

【図４９】この発明に基づいた第３の実施例における半
導体装置の第１９製造工程を示す断面図である。

【図５０】第３の実施例における半導体装置の製造方法
において製造された半導体装置の断面構造図である。

【図５１】Ｂｉ−ＣＭＯＳ復号論理ゲートの原理回動を
示す等価回路図である。

【図５２】従来技術における半導体装置の断面構造図で
ある。

【図５３】従来技術における半導体装置の第１製造工程
を示す断面図である。

【図５４】従来技術における半導体装置の第２製造工程
を示す断面図である。

【図５５】従来技術における半導体装置の第３製造工程
を示す断面図である。

【図５６】従来技術における半導体装置の第４製造工程
を示す断面図である。

【図５７】従来技術における半導体装置の第５製造工程
を示す断面図である。

【図５８】従来技術における半導体装置の第６製造工程
を示す断面図である。

【図５９】従来技術における半導体装置の第７製造工程
を示す断面図である。

【図６０】従来技術における半導体装置の第８製造工程
を示す断面図である。

【図６１】従来技術における半導体装置の第９製造工程
を示す断面図である。

【図６２】従来技術における半導体装置の第１０製造工
程を示す断面図である。

【図６３】従来技術における半導体装置の第１１製造工
程を示す断面図である。

【図６４】従来技術における半導体装置の第１２製造工
程を示す断面図である。

【図６５】従来技術における半導体装置の第１３製造工
程を示す断面図である。

【図６６】従来技術における半導体装置の第１４製造工
程を示す断面図である。

【図６７】従来技術における半導体装置の第１５製造工
程を示す断面図である。

【図６８】従来技術における半導体装置の第１６製造工
程を示す断面図である。

【図６９】従来技術における半導体装置の第１７製造工
程を示す断面図である。

【図７０】従来技術における半導体装置の第１８製造工
程を示す断面図である。

【図７１】従来技術における半導体装置の第１９製造工
程を示す断面図である。

【図７２】従来技術における半導体装置の第２０製造工
程を示す断面図である。

【図７３】従来技術における半導体装置の第２１製造工
程を示す断面図である。

【図７４】従来技術における半導体装置の第２２製造工
程を示す断面図である。

【図７５】従来技術における半導体装置の第２３製造工
程を示す断面図である。

【図７６】従来技術における半導体装置の第２４製造工
程を示す断面図である。

【図７７】従来技術における半導体装置の第２５製造工
程を示す断面図である。

【図７８】従来技術における半導体装置の第２６製造工
程を示す断面図である。

【図７９】従来技術における半導体装置の第２７製造工
程を示す断面図である。

【符号の説明】

１ ｐ型半導体基板 ３ ｎ⁺ 型埋込層 ６ ｐ⁺ 型不純物層 ９ ｎ^- エピタキシャル層 １０ ｐウェル １１ ｐ⁺ 型不純物層 １２ 酸化膜 １３ ｎ⁺ 埋込層 １７ ｐ型不純物層 ２２ ポリシリコン ２３ タングステン ３０ サイドウォールスペーサ ３５ ｐ型ソース／ドレイン領域 ３６ ｎ型ソース／ドレイン領域 ３８ ベース領域 ３９ 高温酸化膜 ４０ エミッタ領域 ４３ 層間酸化膜 ４６ 層間酸化膜 ４７ バリアメタル ４８ 配線層 １９ コレクタウォール ４９ 耐エッチング膜 １００ ｎｐｎバイポーラトランジスタ ２００ ｐチャネルＭＯＳ型トランジスタ ３００ ｎチャネルＭＯＳ型トランジスタ なお、図中同一符号は、同一または相当部分を示す。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主表面を有する同一基板上に、バイポー
   ラトランジスタ形成領域とＭＩＳ型電界効果トランジス
   タ形成領域とを形成する工程と、 前記ＭＩＳ型電界効果トランジスタを構成するゲート電
   極のパターニング時に、前記バイポーラトランジスタ形
   成領域に前記ゲート電極の材料である導電材料が残存す
   るようにパターニングを行なう工程と、 前記ＭＩＳ型電界効果トランジスタ形成領域の前記主表
   面に、前記ゲート電極をマスクとして不純物を導入する
   工程と、 前記主表面上全面に酸化膜を堆積し、異方性エッチング
   により、前記ゲート電極の側壁に酸化膜からなるサイド
   ウォールスペーサを形成する工程と、 前記ＭＩＳ型電界効果トランジスタ形成領域の前記主表
   面に、前記ゲート電極および前記サイドウォールスペー
   サをマスクとして不純物を導入し、ＭＩＳ型トランジス
   タを完成させる工程と、 前記バイポーラトランジスタ形成領域に残存する前記導
   電材料を除去する工程と、 前記バイポーラトランジスタ形成領域に所定の不純物を
   導入し、バイポーラトランジスタを完成させる工程と、 を備えた半導体装置の製造方法。
2. 【請求項２】 前記バイポーラトランジスタ形成領域に
   前記ゲート電極の材料である導電材料が残存するように
   パターニングを行なう工程は、 前記バイポーラトランジスタのベース領域となる部分の
   上方に、前記導電材料を残存させないようパターニング
   を行なう工程を含み、 前記ＭＩＳ型電界効果トランジスタ形成領域の前記主表
   面に、前記ゲート電極をマスクとして不純物を導入する
   工程は、 前記バイポーラトランジスタの前記ベース領域にも同時
   に不純物を導入する工程を含む、 請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 主表面を有する同一基板上にバイポーラ
   トランジスタ形成領域とＭＩＳ型電界効果トランジスタ
   形成領域とを形成する工程と、 前記ＭＩＳ型電界効果トランジスタ形成領域の主表面に
   ゲート酸化膜を介してゲート電極を形成する工程と、 前記ＭＩＳ型電界効果トランジスタ形成領域の主表面に
   前記ゲート電極をマスクとして不純物を導入する工程
   と、 前記基板の前記主表面全面に耐エッチング膜を形成する
   工程と、 前記耐エッチング膜の上面に酸化膜を堆積し、異方性エ
   ッチングにより前記ゲート電極の側壁にサイドウォール
   スペーサを形成する工程と、 前記ＭＩＳ型電界効果トランジスタ形成領域の前記主表
   面に、前記ゲート電極および前記サイドウォールスペー
   サをマスクとして、不純物を導入し、ＭＩＳ型トランジ
   スタを完成させる工程と、 前記耐エッチング膜を除去する工程と、 前記バイポーラトランジスタ形成領域に所定の不純物を
   導入し、バイポーラトランジスタを完成させる工程と、 を備えた半導体装置の製造方法。
4. 【請求項４】 主表面を有する同一基板上にバイポーラ
   トランジスタとＭＩＳ型電界効果トランジスタとを備
   え、 前記ＭＩＳ型電界効果トランジスタは、 前記主表面上にゲート酸化膜を介して形成されたゲート
   電極と、 前記主表面から所定の深さにかけて、前記ゲート電極を
   左右から挟む位置に形成された一対の不純物領域と、 前記ゲート電極の側壁に形成された酸化膜からなるサイ
   ドウォールスペーサと、 を有し、 前記サイドウォールスペーサは、前記ゲート電極との接
   触面および前記ゲート酸化膜との接触面の間に耐エッチ
   ング膜を介在させた、 半導体装置。