KR20010098402A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

내압을 확보한 상태 그대로 온 저항을 낮게 하는 것이 가능하도록, 본 발명에서는 P형 반도체 기판(1) 내에 형성된 N형 웰 영역(2) 상에 형성된 제1 게이트 산화막으로부터 선택 산화막으로 이루어지는 제2 게이트 산화막(8A) 상에 걸치도록 형성된 게이트 전극(10)과, 이 게이트 전극(10)에 인접하도록 형성된 P형의 소스 영역(11)과, 상기 게이트 전극(10)과 이격된 위치에 형성된 P형의 드레인 영역(12)과, 이 드레인 영역(12)을 둘러싸도록 형성된 P형의 드리프트 영역[LP층(4)]을 갖고, 상기 드레인 영역(12)에 인접하도록 P형 불순물층[FP층(7A)]이 형성되어 있는 것을 특징으로 한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 자세하게는, 고내압 MOS 트랜지스터의 내압을 손상시키지 않고, 온 저항을 낮게 하는 기술에 관한 것이다.
이하, 종래의 반도체 장치, 특히 P채널형 MOS 트랜지스터에 대해 도면을 참조하면서 설명한다.
도 15에 있어서, 참조 부호 51은 예를 들면 P형의 반도체 기판(Psub)이고, 참조 부호 52는 N형 웰 영역(NW)이고, 이 N형 웰 영역(52) 내에 LP층(53A : 드리프트 영역을 구성함)이 형성되어 있다. 참조 부호 54A, 54B는 LOCOS법에 의해 형성된 선택 산화막이다. 이들은 각각 게이트 산화막 및 소자 분리막을 구성하는 선택산화막이다.
참조 부호 55는 게이트 산화막이고, 참조 부호 56은 상기 게이트 산화막(55)으로부터 선택 산화막으로 이루어지는 막 두께가 두꺼운 제2 게이트 산화막(54A) 상에 걸치도록 형성된 게이트 전극이고, 참조 부호 57A, 58A는 상기 게이트 전극(56)에 인접하도록 형성된 P+형의 소스 영역 및 게이트 전극(56)과 이격된 위치에 형성된 P+형의 드레인 영역이다.
상기한 종래의 반도체 장치는 도 15에 도시한 바와 같이 고내압화를 도모하기 위해, 상기 드레인 영역(58A)을 둘러싸도록 깊게 확산된 드리프트 영역[LP(저농도 P형)층(53A)]을 갖은 LDD 구조를 채용하고 있었다.
그러나, 상기 드리프트 영역[LP층(53A)]의 농도와 소스·드레인 간 내압(BVDS)에는 도 16에 도시한 상관 관계가 있고, 따라서, 이 드리프트 영역[LP층(53A)]의 농도에는 상한치가 존재하고, 그 이상 농도를 올리면 소스·드레인 간 내압이 저하되고, 드리프트 영역[LP층(53A)]의 저항치를 내릴 수 없었다.
이하, 종래의 반도체 장치, 특히 N채널형 MOS 트랜지스터에 대해 도면을 참조하면서 설명한다. 또한, 상기 P채널형 MOS 트랜지스터와 동등한 구성에 대해서는 동일 부호를 붙이고 설명을 생략한다.
도 17에 있어서, 참조 부호 51은 예를 들면 P형의 반도체 기판이고, 이 기판(51) 내에 LN(저농도 N형)층(53B : 드리프트 영역을 구성함)이 형성되어 있다. 참조 부호 54A, 54B는 LOCOS법에 의해 형성된 선택 산화막이고, 각각 제2 게이트산화막 및 소자 분리막을 구성한다.
참조 부호 55는 게이트 산화막이고, 참조 부호 56은 상기 게이트 산화막(55)으로부터 상기 제2 게이트 산화막(54A) 상에 걸치도록 형성된 게이트 전극이고, 참조 부호 57B, 58B는 상기 게이트 전극(56)에 인접하도록 형성된 N+형의 고농도 소스 영역 및 게이트 전극(56)과 이격된 위치에 형성된 N+형의 고농도 드레인 영역이다.
상기한 종래의 반도체 장치는 도 17에 도시한 바와 같이 고내압를 도모하기 위해, 상기 드레인 영역(58B)을 둘러싸도륵 깊게 확산된 드리프트 영역[LN층(53B)]을 갖은 편측 LDD 구조의 반도체 장치이다.
상술한 바와 같은 편측 LDD 구조의 반도체 장치에서는 이 드리프트 영역(53B)의 부분이 고저항이 되기 때문에, 구동 능력이 저하되는 요인이 되고 있었다.
또한, 이 드레인 영역측에만 고전압이 인가되지 않은 편측 LDD 구조의 반도체 장치에 있어서, 드레인 영역측은 전계가 집중되는 것을 완화하기 위해 상술한 바와 같이 고농도의 드레인 영역(58B)을 저농도의 드리프트 영역[LN층(53B)]으로 둘러싸고 있었지만, 소스 영역측은 고농도 소스 영역(57B)만이었다.
이러한 구조의 반도체 장치에 있어서도 정적인 내압에 관해서는, 특히 문제 삼을 필요는 없었다. 그러나, 동작 시에는 이하에 설명한 문제가 발생하였다.
즉, 소스 영역(에미터 영역), 기판(베이스 영역), 그리고 드레인 영역(콜렉터 영역)으로 이루어지는 바이폴라 구조에 있어서, 에미터 영역은 고농도 소스 영역(57B)이 노출되어 있기 때문에 캐리어의 주입 효율이 좋고, 기판 전류 Isub가 많기 때문에 용이하게 바이폴라 트랜지스터가 온되게 된다.
즉, 바이폴라 트랜지스터에 있어서의 전류 이득 β가 높기 때문에, 양측 LDD 구조의 반도체 장치에 비해 동작 시의 드레인 내압이 저하되게 된다.
여기서, 동작 시의 드레인 내압을 향상시키기 위해서는 기판 전류 Isub를 저감시킬 필요가 있다. 즉, 드레인 전계를 또한 약화시킬 필요가 있다.
그러나, 기판 전류 Isub를 저감시키기 위해 저농도의 드리프트 영역[LN층(53B)] 전체의 불순물 농도를 낮게 하면, 도 18에 실선으로 나타낸 바와 같이 기판 전류 Isub는 전압 Vgs가 증대됨에 따라 2개의 피크((1),(2))를 갖는 더블 험프(double hump) 구조가 된다.
그리고, 이 저농도의 드리프트 영역[LN층(53B)]이 보다 저농도인 경우에는 기판 전류 Isub의 제1 피크(1)는 낮고, 저Vgs 시의 드레인 내압은 향상되지만, 기판 전류 Isub의 제2 피크(2)는 비교적 높아지기 때문에 고 Vgs 시의 드레인 내압은 저하되게 된다.
또한, 반대로, 저농도의 드리프트 영역[LN층(53B)] 전체의 불순물 농도를 높게 하면, 도 18에 일점 쇄선으로 나타낸 바와 같이 기판 전류 Isub는 임의의 전압 Vgs를 피크로 한 1개의 피크가 생기고, 고 Vgs 시의 드레인 내압에는 유효이지만, 저Vgs 시의 드레인 내압을 갖지 않는다고 하는 문제가 있었다.
이러한 저농도의 드리프트 영역[LN층(53B)] 전체의 불순물 농도를 똑같이 변동시키면, 저Vgs 시의 드레인 내압과 고 Vgs 시의 드레인 내압의 트레이드 오프 관계를 피할 수 없다.
또한, 일반적으로 이용되고 있는 양측 LDD 구조를 채용하면 전류 이득 β가 내려가 확실하게 내압은 갖지만, 본래, 소스 영역측은 내압을 필요로 하지 않음에도 불구하고, 소스측에도 통상의 LDD 구조를 채용함으로써 드레인 영역측과 마찬가지의 드리프트 영역의 거리(L)를 갖게 됨으로써, 온 저항이 상승되고 구동 능력이 저하되게 된다.
본 발명은 상기 실정을 감안하여 이루어진 것으로, 온 저항의 저감을 도모하는 것을 목적으로 한다.
또한, 온 저항의 저감을 도모함으로써, 이 트랜지스터의 전유 면적의 축소를 도모하는 것을 목적으로 한다.
그래서, 상기 과제를 감안하여 본 발명의 반도체 장치(고내압 MOS 트랜지스터)는 제1 도전형의 반도체층 상에 형성된 제1 게이트 산화막으로부터, 상기 제1 게이트 산화막보다도 막 두께가 큰 제2 게이트 산화막 상에 걸치도록 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제2 도전형의 소스 영역과, 상기 게이트 전극과 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 갖고, 이 드리프트 영역 내에 의해 고농도인 제2 도전형 불순물층을 형성함으로써, 드리프트 영역의 저항치를 저하시키는 것을 특징으로 한다.
또한, 상기 제2 도전형 불순물층은 적어도 상기 드레인 영역의 일단부로부터상기 게이트 전극의 일단부에 인접하도록 형성되어 있는 것을 특징으로 한다.
또한, 상기 반도체 장치의 제조 방법은 제1 도전형의 반도체층 내에 제2 도전형 불순물을 이온 주입하여 확산시킴으로써 제2 도전형층을 형성한다. 그리고, 상기 반도체층 상의 소정 영역에 내산화성막을 형성하고, 또한, 상기 내산화성막을 포함하는 상기 반도체층 상의 소정 영역에 레지스트막을 형성한다. 계속해서, 상기 내산화성막 및 상기 레지스트막을 마스크로 제2 도전형 불순물을 이온 주입하여 상기 반도체층 상의 소정 영역에 이온 주입층을 형성하고, 상기 레지스트막을 제거한 후에 상기 내산화성막을 마스크로 반도체층을 LOCOS 산화하여 선택 산화막을 형성함과 함께 상기 이온 주입층을 확산시켜 제2 도전형 불순물층을 형성한다. 다음에, 상기 선택 산화막을 마스크로 상기 반도체층 상을 열 산화하여 제1 게이트 산화막을 형성하고, 상기 제1 게이트 산화막으로부터 선택 산화막(제2 게이트 산화막) 상에 걸치도록 게이트 전극을 형성한다. 그리고, 상기 게이트 전극 및 상기 선택 산화막을 마스크로 제2 도전형 불순물을 이온 주입하여 상기 게이트 전극에 인접하도록 제2 도전형의 소스 영역을 형성함과 함께, 상기 게이트 전극과 이격된 위치에 제2 도전형의 드레인 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 상기 제2 도전형 불순물층은 통상 내압의 MOS 트랜지스터의 소자 분리막 아래에 형성되는 채널 스토퍼층 형성 공정을 전용함으로써, 동일 공정으로 형성되고 있는 것을 특징으로 한다.
또한, 본 발명의 제2 반도체 장치의 제조 방법에서는, 제1 도전형의 반도체층 상에 형성된 제1 게이트 산화막으로부터 상기 제1 게이트 산화막보다도 막 두께가 큰 제2 게이트 산화막 상에 걸치도록 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제2 도전형의 소스 영역과, 상기 게이트 전극과 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 갖는 것에 있어서, 상기 고농도 드레인 영역의 근방을 둘러싸도록 이 드레인 영역의 농도보다도 낮고 상기 드리프트 영역의 농도보다도 높은 농도를 갖는 제2 도전형 불순물층이 형성되어 있는 것을 특징으로 한다.
또한, 본 발명의 제2 반도체 장치의 제조 방법은 상기 제1 도전형의 반도체층 내에 제2 도전형 불순물을 이온 주입하여 제1 이온 주입층을 형성하고, 이것을 확산시킴으로써 제2 도전형의 저농도 드리프트 영역을 형성한 후에, 이 드리프트 영역 내에 제2 도전형 불순물을 이온 주입하여 제2 이온 주입층을 형성한다. 계속해서, 상기 반도체층 상의 소정 영역에 내산화성막을 형성하고, 이 내산화성막을 포함하는 상기 반도체층 상의 소정 영역에 레지스트막을 형성한 후에, 상기 내산화성막 및 상기 레지스트막을 마스크로 제1 도전형 불순물을 이온 주입하여 상기 반도체층 상의 소정 영역에 제3 이온 주입층을 형성한다. 다음에, 상기 레지스트막을 제거한 후에, 상기 내산화성막을 마스크로 반도체층을 LOCOS 산화하여 선택 산화막 및 소자 분리막을 형성함과 함께 상기 제2, 제3 이온 주입층 내의 불순물을 확산시켜 제2 도전형 불순물층을 형성하고, 또한 상기 소자 분리막 아래에 제1 도전형의 채널 스토퍼층을 형성한다. 또한, 상기 선택 산화막 및 소자 분리막을 마스크로 상기 반도체층 상을 열 산화하여 게이트 산화막을 형성하고, 이 게이트 산화막으로부터 선택 산화막 상에 걸치도록 게이트 전극을 형성한다. 그리고, 상기게이트 전극 및 상기 선택 산화막을 마스크로 제2 도전형 불순물을 이온 주입하여 상기 게이트 전극에 인접하도록 제2 도전형의 고농도 소스 영역을 형성함과 함께, 상기 게이트 전극과 이격된 위치에 제2 도전형의 고농도 드레인 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
이에 따라, 상기 저농도 드리프트 영역 내의 고농도 드레인 영역의 근방을 둘러싸도록 이 드레인 영역의 농도보다도 낮고 상기 드리프트 영역의 농도보다도 높은 농도를 갖는 제2 도전형 불순물층을 형성함으로써, 저농도 드리프트 영역 내의 불순물 분포를 똑같이 변화시키지 않고, 이 저농도 드리프트 영역에서 저Vgs 내압을 갖게 하고, 이 저농도 드리프트 영역보다도 불순물 농도가 높은 제2 도전형 불순물층에서 고 Vgs 내압을 갖게 할 수 있다.
또한, 상기 제2 도전형 불순물층은 혼재되는 제1 도전형 MOS 트랜지스터 간에 형성되는 소자 분리막 아래에 제2 도전형의 채널 스토퍼층을 형성하는 공정과 동일 공정으로 형성되어 있는 것을 특징으로 한다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제1 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 14는 본 발명의 제2 실시 형태의 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 종래의 반도체 장치를 나타내는 단면도.
도 16은 종래 기술의 과제를 설명하기 위한 도면.
도 17은 종래의 반도체 장치를 나타내는 단면도.
도 18은 종래 기술의 과제를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
2: N형 웰 영역
4: LP층
7a: FP층
8a: 선택 산화막
8b: LOCOS 산화막
10: 게이트 전극
11: 소스 영역
12: 드레인 영역
13: 채널 영역
이하, 본 발명의 반도체 장치와 그 제조 방법에 따른 제1 실시 형태에 대해 도면을 참조하면서 설명한다.
제1 실시 형태
도 1 내지 도 7은 본 발명을 적용한 P채널형 고내압 MOS 트랜지스터의 제조 방법을 각 공정순으로 나타낸 단면도이다.
우선, 도 1에 있어서, 예를 들면 P형 반도체 기판(1 : Psub)의 원하는 영역에 N형 불순물을 이온 주입하고, 확산시킴으로써 N형 웰 영역(2 : NW)이 형성되어 있다. 또한, 본 공정에서는 N형 불순물로서, 예를 들면 인 이온을 약 160KeV의 가속 전압에서 5×1012/㎠의 주입 조건으로 행하여 이 인 이온을 약 1200℃, 16시간 열 확산시키고 있다.
계속해서, 상기 기판(1) 상에 형성된 레지스트막(3)을 마스크로 상기 기판(1)의 원하는 영역에 P형 불순물을 이온 주입하여 이온 주입층(4A)을 형성한다. 그리고, 도 2에 도시한 바와 같이 상기 이온 주입한 불순물을 확산시킴으로써, 저농도의 P형층[4 : 이하, LP층(4)으로 칭함)을 형성한다. 여기서, 상기 LP층(4)은 드리프트 영역을 구성하게 된다. 또한, 본 공정에서는 P형 불순물로서, 예를 들면 붕소 이온을 약 80KeV의 가속 전압에서 1.2×1013/㎠의 주입 조건으로 행하여 이 붕소 이온을 약 1100℃, 4시간 열 확산시키고 있다.
다음에, 도 3에 있어서, 상기 기판(1)의 소정 영역 상에 실리콘 질화막(5) 및 레지스트막(6)을 각각 패터닝 형성한다.
또한, 상기 실리콘 질화막(5) 및 레지스트막(6)을 마스크로 P형 불순물을 이온 주입하여 이온 주입층(7)을 형성한다. 그리고, 도 5에 도시한 바와 같이 상기 레지스트막(6)을 제거한 후에 상기 실리콘 질화막(5)을 마스크로 기판 표면을 LOCOS 산화하여 약 800㎚ 정도의 막 두께의 선택 산화막[제2 게이트 산화막(8A) 및 소자 분리막(8B)을 구성함)를 형성한다. 이 LOCOS 산화 처리 시에 상기 이온 주입층(7) 내의 붕소 이온이 확산되어 드리프트 영역[LP층(4)] 내에중농도층[FP층(7A)]이 형성되고, 소자 분리막(8B) 아래에 채널 스토퍼층(도시 생략)이 형성된다. 즉, 이 FP 층(7A)은 통상 내압(예를 들면, 5V)의 N채널형 MOS 트랜지스터(도시 생략)의 소자 분리막 아래에 형성되는 채널 스토퍼층의 형성 공정을 전용하고 있기 때문에, FP 층(7A)의 형성용에 새롭게 제조 공정 수가 증대되지는 않는다. 또한, 본 공정에서는 P형 불순물로서, 예를 들면 붕소 이온을 약 80KeV의 가속 전압에서 1.2×1013/㎠의 주입 조건으로 행하여 LOCOS 산화 시의 열 처리(약 1000℃)로 이 붕소 이온을 열 확산시키고 있다.
계속해서, 도 6에 있어서, 상기 기판(1) 상을 열 산화하여 상기 선택 산화막(8A) 및 상기 LOCOS 산화막(8B) 이외의 영역에 약 45㎚ 정도의 막 두께의 제1 게이트 산화막(9)을 형성하고, 이 제1 게이트 산화막(9)으로부터 선택 산화막으로 이루어지는 제2 게이트 산화막(8A) 상에 걸치도록 게이트 전극(10)을 약 400㎚ 정도의 막 두께로 형성한다. 또한, 본 실시 형태의 게이트 전극(10)은 POCI3을 열 확산원로서 인 도핑하여 도전화를 도모한 폴리실리콘막으로 구성되어 있다. 또한, 이 폴리실리콘막 상에 텅스텐 실리사이드(WSix)막 등이 적층되어 이루어지는 폴리사이드 전극으로서도 좋다.
계속해서, 도 7에 있어서, 상기 게이트 전극(10), 상기 제2 게이트 산화막(8A) 및 상기 소자 분리 절연막(8B)을 마스크로 P형 불순물을 주입하여 P+형 확산 영역[11 : 이하, 소스 영역(11)으로 칭함) 및 P+형 확산 영역(12 : 이하, 드레인 영역(12)으로 칭함)을 형성한다. 또한, 본 공정에서는, 예를 들면 붕소 이온을 약 35KeV의 가속 전압에서 1×1015/㎠의 주입량으로 주입하고, 또한, 예를 들면 붕소 이온을 약 80KeV의 가속 전압에서 2×1015/㎠의 주입량으로 주입함으로써, 소위 DDD 구조의 소스·드레인 영역을 형성하고 있다. 또한, 상기 소스·드레인 영역(11, 12)은 상기 DDD 구조에 한정되는 것이 아니라 소위 LDD 구조이어도 상관없다.
이하, 상술한 설명은 생략하지만, 기판 전면에 층간 절연막을 형성하고, 이 층간 절연막을 통해 소스 전극, 드레인 전극을 형성한 후에 도시되지 않은 패시베이션막을 형성하여 반도체 장치를 완성시킨다.
이상 설명한 바와 같이, 본 발명에서는 게이트 전극(10) 아래의 채널 영역(13) 근방으로부터 상기 드레인 영역(12)을 둘러싸도록 형성되는 드리프트 영역[LP층(4)] 중 임의의 영역 내에 보다 고농도의 불순물층[FP층(7A)]을 형성함으로써 내압 열화를 발생시키지 않고, 이 드리프트 영역의 저항치를 내릴 수 있다. 따라서, 고내압 MOS 트랜지스터의 온 저항을 감소시킬 수 있다.
또한, 상술한 바와 같이 온 저항을 낮게 하는 것이 가능해지기 때문에, 이 고내압 MOS 트랜지스터의 게이트 폭(GW) 사이즈를 작게 할 수 있고, 트랜지스터의 점유 면적의 축소화를 가능하게 할 수 있다.
또한, 본 발명에서는 상기 FP층(7A)의 형성 공정이 통상 내압의 MOS 트랜지스터(예를 들면, 5V의 N 채널형 MOS 트랜지스터)의 소자 분리막 아래에 형성되는채널 스토퍼층 형성 공정을 전용하고, 동일 공정으로 형성되기 때문에 제조 공정 수가 증대되지는 않는다.
본 발명에 따르면, 드레인 영역을 둘러싸도록 형성되는 드리프트 영역 내의 임의의 영역에, 보다 고농도의 불순물층을 형성함으로써 내압 열화를 발생시키지 않고, 이 드리프트 영역의 저항치를 내릴 수 있어 온 저항이 낮게될 수 있다.
또한, 상술한 바와 같이 온 저항을 낮게 하는 것이 가능해지기 때문에, 트랜지스터의 게이트 폭(GW) 사이즈를 작게 할 수 있고, 이 트랜지스터의 점유 면적의 축소화를 도모할 수 있다.
또한, 본 발명에서는 드리프트 영역 내에 형성되는 고농도의 불순물층의 형성 공정을 통상 내압의 트랜지스터의 소자 분리막 아래에 형성되는 채널 스토퍼층 형성 공정을 전용하고 있기 때문에, 제조 공정 수가 증대된다고 하는 문제는 발생하지 않는다.
다음에, 본 발명의 반도체 장치와 그 제조 방법에 따른 제2 실시 형태에 대해 도면을 참조하면서 설명한다.
제2 실시 형태
도 8 내지 도 14는 본 발명을 적용한 P채널형 고내압 MOS 트랜지스터의 제조 방법을 각 공정순으로 나타낸 단면도이다.
우선, 도 8에 있어서, 예를 들면 P형의 반도체 기판(21) 상에 형성된 레지스트막(22)을 마스크로서 상기 기판(21)의 원하는 영역에 N형 불순물을 이온 주입하여 제1 이온 주입층(23A)을 형성한다.
계속해서, 도 9에 도시한 바와 같이, 상기 레지스트막(22)을 제거한 후에 상기 제1 이온 주입층(23A) 내의 불순물을 확산시킴으로써, 저농도의 N형층[23 : 이하, LN층(23)으로 칭함]을 형성한다. 여기서, 상기 LN층(23)은 저농도의 드리프트 영역을 구성하게 된다. 또한, 본 공정에서는 N형 불순물로서, 예를 들면 인 이온을 약 100KeV의 가속 전압에서 약 6.5×1012/㎠의 주입 조건으로 행하여 이 인 이온을 약 1100℃, 4시간 열 확산시키고 있다.
다음에, 도 10에 있어서, 상기 기판(21) 상에 형성된 패드 산화막(24) 및 상기 LN층(23) 상에 개구를 갖는 레지스트막(25)을 마스크로서 상기 LN층(23)의 원하는 영역에 N형 불순물을 이온 주입하여 제2 이온 주입층(26A)을 형성한다. 또한, 본 공정에서는 N형 불순물로서, 예를 들면 인 이온을 약 160KeV의 가속 전압에서 약 5.0×1013/㎠의 주입 조건으로 행하고 있다. 또한, 상기 패드 산화막(24)은 이온 주입 시에 기판 표층에 손상층이 형성되는 것을 억제하기 위한 것이다. 또한, 상기 LN층(23)의 소정 영역 상에 형성되는 제2 이온 주입층(26A) 내의 불순물은 후술하는 바와 같이 선택 산화막(30A) 및 소자 분리막(30B)의 형성 공정 시의 열 처리에 의해 기판 내에 확산되어 N형층(26)을 구성한다. 또한, 이 N형층(26)은 N채널형 MOS 트랜지스터(본 실시 형태의 고내압 MOS 트랜지스터)와 혼재되는 P채널형 MOS 트랜지스터(도시 생략)를 소자 분리하기 위해, 이 P채널형 MOS 트랜지스터측에 형성되는 N형 불순물층으로 이루어지는 채널 스토퍼층(도시 생략)을 형성하는 공정을 이용하고 있다.
또한, 도 11에 있어서, 상기 레지스트막(22)을 제거한 후에 상기 기판(1)의 소정 영역 상에 실리콘 질화막(27) 및 레지스트막(28)을 각각 패터닝 형성한다.
또한, 상기 실리콘 질화막(27) 및 레지스트막(28)을 마스크로 P형 불순물을 이온 주입하여 상기 기판(21)의 소정 영역 상에 제3 이온 주입층(29A)을 형성한다. 또한, 본 공정에서는 P형 불순물로서, 예를 들면 붕소 이온을 약 100KeV의 가속 전압에서 약 5.0×1013/㎠의 주입 조건으로 행하고 있다. 또한, 상기 기판(21)의 소정 영역 상에 형성되는 제3 이온 주입층(29A) 내의 불순물은 후술하는 바와 같이 선택 산화막(30A) 및 소자 분리막(30B)의 형성 공정 시의 열 처리에 의해 기판 내에 확산되어 N채널형 MOS 트랜지스터와 P채널형 MOS 트랜지스터를 소자 분리하기 위해 N채널형 MOS 트랜지스터측에 형성되는 채널 스토퍼층[P형층(29)]을 구성하는 것이다.
그리고, 도 12에 도시한 바와 같이 상기 레지스트막(28)을 제거한 후에 상기 실리콘 질화막(27)을 마스크로 기판 표면을 LOCOS 산화하여 약 800nm 정도의 막 두께의 선택 산화막(30A : 제2 게이트 산화막을 구성함) 및 소자 분리막(30B)을 형성한다. 이 LOCOS 산화 처리 시의 열 처리에 의해 상기 제2 이온 주입층(26A) 내의 인 이온이 확산되어 드리프트 영역[LN층(23)] 내에 N형층(26)이 형성되고, 또한 상기 제3 이온 주입층(29A) 내의 붕소 이온이 확산되어 소자 분리막(30B) 아래에 채널 스토퍼층으로서의 P형층(29)이 형성된다. 즉, 이 N형층(26)은 본 실시 형태의 N채널형 고내압 MOS 트랜지스터와 혼재되는 P채널형 MOS 트랜지스터(예를 들면, 5V정도의 통상 내압의 P채널형 MOS 트랜지스터)의 소자 분리막 아래에 형성되는 채널 스토퍼층의 형성 공정을 전용하고 있기 때문에, N형층(26)의 형성용에 새롭게 제조 공정 수가 증대되지는 않는다.
계속해서, 도 13에 있어서, 상기 기판(21) 상을 열 산화하여 상기 선택 산화막(30A) 및 상기 소자 분리막(30B) 이외의 영역에 약 45㎚ 정도의 막 두께의 제1 게이트 산화막(31)을 형성하고, 이 제1 게이트 산화막(31)으로부터 선택 산화막(30A : 제2 게이트 산화막) 상에 걸치도록 게이트 전극(32)을 약 400㎚ 정도의 막 두께로 형성한다. 또한, 본 실시 형태의 게이트 전극(32)은 POCI3을 열 확산원로서 인 도핑하여 도전화를 도모한 폴리실리콘막으로 구성되어 있다. 또한, 이 폴리실리콘막 상에 텅스텐 실리사이드(WSix)막 등이 적층되어 이루어지는 폴리사이드 전극으로서도 좋다.
계속해서, 도 14에 있어서, 상기 게이트 전극(32), 상기 선택 산화막(30A) 및 상기 소자 분리막(30B)을 마스크로 N형 불순물을 주입하여 고농도의 N형 확산 영역(33 : 이하, 소스 영역(33)으로 칭함) 및 고농도의 N형 확산 영역(34 : 이하, 드레인 영역(34)으로 칭함)을 형성한다. 또한, 본 공정에서는, 예를 들면 인 이온을 약 70KeV의 가속 전압에서 약 1.0×1014/㎠의 주입량으로 주입하고, 또한, 예를 들면 비소 이온을 약 80KeV의 가속 전압에서 약 6.0×1015/㎠의 주입량으로 주입함으로써, 소위 DDD 구조의 소스·드레인 영역을 형성하고 있다. 또한, 상기 소스·드레인 영역(33, 34)은 상기 DDD 구조에 한정되는 것이 아니라 소위 LDD 구조이어도 상관없다.
이하, 도시한 설명은 생략하지만, 기판 전면에 층간 절연막을 형성하고, 이 층간 절연막을 통해 소스 전극, 드레인 전극을 형성한 후에 도시되지 않은 패시베이션막을 형성하여 반도체 장치를 완성시킨다.
이상 설명한 바와 같이, 본 발명에서는 상기 드레인 영역(34)을 둘러싸도록 형성되는 드리프트 영역[LN층(23)] 내에 상기 드레인 영역(34)의 근방을 둘러싸도록 이 드레인 영역(34)의 농도보다도 낮고, 드리프트 영역[LN층(23)]의 농도보다도 높은 N형층(26)을 형성함으로써 내압 열화를 발생시키지 않고, 이 드리프트 영역의 저항치를 내릴 수 있다. 따라서, 고내압 MOS 트랜지스터의 온 저항을 감소시킬 수 있다.
또한, 상술한 바와 같이 온 저항을 낮게 하는 것이 가능해지기 때문에, 이 고내압 MOS 트랜지스터의 게이트 폭(GW) 사이즈를 작게 할 수 있어 트랜지스터의 점유 면적의 축소화를 가능하게 할 수 있다.
또한, 본 발명에서는 상기 N형층(26)의 형성 공정이 혼재되는 P채널형 MOS 트랜지스터의 소자 분리막 아래에 N형 불순물층으로 이루어지는 채널 스토퍼층을 형성하는 공정을 전용하고, 동일 공정으로 형성하고 있기 때문에 제조 공정 수가 증대되지 않고, 작업성이 좋다.
또한, 도 14에 도시한 바와 같이 상기 N형층(26)이 제2 게이트 산화막(30A)을 통해 상기 게이트 전극(32)의 일단부에 인접하고, 또한 상기 소자 분리막(30B)의 일단부에 인접하는 위치까지 상기 드레인 영역(34)의 근방을 거의 똑같이 둘러싸도록 형성되어 있기 때문에, 이 드레인 영역(34)의 근방은 균일한 농도 분포를 갖게 되고, 국부적인 농도 분포의 달라짐에 의한 국소적인 전계 집중을 피할 수 있다.
본 발명에 따르면, 드리프트 영역 내에 형성되는 고농도 드레인 영역의 근방을 둘러싸도록 이 드레인 영역의 농도보다도 낮고, 드리프트 영역의 농도보다도 높은 불순물층을 형성함으로써 내압 열화를 발생시키지 않고, 이 드리프트 영역의 저항치를 내리는 수 있어 온 저항을 낮게 하는 것이 가능해진다.
또한, 상술한 바와 같이 온 저항을 낮게 하는 것이 가능해지기 때문에, 트랜지스터의 게이트 폭(GW) 사이즈를 작게 할 수 있어 이 트랜지스터의 점유 면적의 축소화를 도모할 수 있다.
또한, 본 발명에서는 드리프트 영역 내에 형성되는 고농도 드레인 영역의 근방을 둘러싸도록 형성되는 불순물층의 형성 공정을 혼재되는 다른 도전형 MOS 트랜지스터측의 소자 분리막 아래에 형성되는 채널 스토퍼층 형성 공정을 전용하고 있기 때문에, 제조 공정 수가 증대된다고 하는 문제는 발생하지 않는다.
또, 상기 실시예에서는 불순물 영역의 형성에 있어서 이온 주입법을 이용하였지만, 고상 또는 기상으로부터의 확산을 이용하여도 좋다.

Claims (13)

  1. 제1 도전형의 반도체층 상에 형성된 제1 게이트 산화막으로부터 상기 제1 게이트 산화막보다도 막 두께가 큰 제2 게이트 산화막 상에 걸치도록 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제2 도전형의 소스 영역과, 상기 게이트 전극과 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 포함하는 반도체 장치에 있어서,
    상기 드레인 영역에 인접하도록 제2 도전형 불순물층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 도전형 불순물층은 적어도 상기 드레인 영역의 일단부로부터 상기 게이트 전극의 일단부에 인접하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 도전형 불순물층은 상기 드리프트 영역 표면에 상기 드레인 영역단과 게이트 전극단 간에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치의 제조 방법에 있어서,
    제1 도전형의 반도체층 내에 제2 도전형 불순물 이온을 주입하여 제2 도전형층을 형성하는 공정과,
    상기 반도체층 상의 소정 영역에 내산화성막을 형성하는 공정과,
    상기 내산화성막을 포함하는 상기 반도체층 상의 소정 영역에 레지스트막을 형성하는 공정과,
    상기 내산화성막 및 상기 레지스트막을 마스크로 제2 도전형 불순물을 이온 주입하여 상기 반도체층 상의 소정 영역에 이온 주입층을 형성하는 공정과,
    상기 레지스트막을 제거한 후에 상기 내산화성막을 마스크로 반도체층을 LOCOS 산화하여 제2 게이트 산화막 및 소자 분리막으로서의 선택 산화막을 형성함과 함께 상기 이온 주입층을 확산시켜 제2 도전형 불순물층을 형성하는 공정과,
    상기 선택 산화막을 마스크로 상기 반도체층 상을 열 산화하여 제1 게이트 산화막을 형성하는 공정과,
    상기 제1 게이트 산화막으로부터 제2 게이트 산화막 상에 걸치도록 게이트 전극을 형성하는 공정, 및
    상기 게이트 전극 및 상기 선택 산화막을 마스크로 제2 도전형 불순물 이온을 주입하여 상기 게이트 전극에 인접하도록 제2 도전형의 소스 영역을 형성함과 함께 상기 게이트 전극과 이격된 위치에 제2 도전형의 드레인 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 도전형 불순물층의 형성 공정은 소자 분리막 아래에 형성되는 채널 스토퍼층 형성 공정과 동일 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 도전형 불순물층의 형성 공정은 이온 주입 공정 및 확산 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 도전형의 반도체층 상에 게이트 산화막을 개재하여 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제2 도전형의 고농도 소스 영역과, 상기 게이트 전극과 이격된 위치에 형성된 제2 도전형의 고농도 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 포함하는 반도체 장치에 있어서,
    상기 고농도 드레인 영역의 근방을 둘러싸도록 상기 드레인 영역의 농도보다도 낮고 상기 드리프트 영역의 농도보다도 높은 농도를 갖는 제2 도전형 불순물층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    제1 도전형의 반도체층 상에 형성된 제1 게이트 산화막으로부터 상기 제1 게이트 절연막보다도 막 두께가 큰 제2 게이트 산화막 상에 걸치도록 형성된 게이트 전극과, 이 게이트 전극에 인접하도록 형성된 제2 도전형의 소스 영역과, 상기 게이트 전극과 이격된 위치에 형성된 제2 도전형의 드레인 영역과, 이 드레인 영역을 둘러싸도록 형성된 제2 도전형의 드리프트 영역을 포함하는 반도체 장치에 있어서,
    상기 고농도 드레인 영역의 근방을 둘러싸도록 상기 드레인 영역의 농도보다도 낮고 상기 드리프트 영역의 농도보다도 높은 농도를 갖는 제2 도전형 불순물층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 도전형 불순물층은 적어도 상기 드레인 영역의 일단부로부터 상기 게이트 전극의 일단부에 인접하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 도전형 불순물층은 상기 제1 게이트 산화막을 개재하여 상기 게이트 전극의 일단부에 인접하며 상기 드레인 영역의 근방을 둘러싸도록 거의 똑같은 깊이로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제4항에 있어서,
    제1 도전형의 반도체층 상에 게이트 산화막을 개재하여 게이트 전극을 형성하는 공정과, 이 게이트 전극에 인접하도록 제2 도전형의 고농도 소스 영역을 형성함과 함께 상기 게이트 전극과 이격된 위치에 제2 도전형의 고농도 드레인 영역을형성하는 공정과, 이 드레인 영역을 둘러싸도록 제2 도전형의 드리프트 영역을 형성하는 공정을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 고농도 드레인 영역의 근방을 둘러싸도록 상기 드레인 영역의 농도보다도 낮고 상기 드리프트 영역의 농도보다도 높은 농도를 갖는 제2 도전형 불순물층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제4항에 있어서,
    제1 도전형의 반도체층 내에 제2 도전형 불순물을 이온 주입하여 제1 이온 주입층을 형성하고, 이것을 확산시킴으로써 제1, 제2 도전형층을 형성하는 공정과,
    상기 제2 도전형층 내에 제2 도전형 불순물을 이온 주입하여 제2 이온 주입층을 형성하는 공정과,
    상기 반도체층 상의 소정 영역에 내산화성막을 형성하는 공정과,
    상기 내산화성막을 포함하는 상기 반도체층 상의 소정 영역에 레지스트막을 형성한 후에 상기 내산화성막 및 상기 레지스트막을 마스크로 제1 도전형 불순물을 이온 주입하여 상기 반도체층 상의 소정 영역에 제3 이온 주입층을 형성하는 공정과,
    상기 레지스트막을 제거한 후에 내산화성막을 마스크로 반도체층을 LOCOS 산화하여 선택 산화막 및 소자 분리막을 형성함과 함께 상기 제2, 제3 이온 주입층 내의 불순물을 확산시켜 제2 도전형층 및 제1 도전형층을 형성하는 공정과,
    상기 선택 산화막 및 소자 분리막을 마스크로 상기 반도체층 상을 열 산화하여 게이트 산화막을 형성하는 공정과,
    상기 게이트 산화막으로부터 선택 산화막 상에 걸치도록 게이트 전극을 형성하는 공정, 및
    상기 게이트 전극 및 상기 선택 산화막을 마스크로 제2 도전형 불순물을 이온 주입하여 상기 게이트 전극에 인접하도록 제2 도전형의 소스 영역을 형성함과 함께 상기 게이트 전극과 이격된 위치에 제2 도전형의 드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 도전형 불순물층의 형성 공정은 혼재되는 제1 도전형 MOS 트랜지스터 간에 형성되는 소자 분리막 아래에 제2 도전형의 채널 스토퍼층을 형성하는 공정과 동일 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
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