JP2006344660A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】 インパクトイオン化現象によるMOSトランジスタの特性変動を低減し、安定した電気的特性を得ることのできる半導体装置の製造方法を提供する。
【解決手段】 CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、閾値調節のための不純物がイオン注入される領域を制限することで、ゲート電極直下おけるドレイン側の半導体基板表面近傍を低不純物濃度層とする。
【選択図】図８

Description

本発明は、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の製造方法に関する。
従来のCMOS型集積回路の断面構造を図１０に示す。N+型拡散層２０４は、Nチャンネル型MOSトランジスタ３０１のドレイン接合の電界を緩和して高耐圧化することと、N++型拡散層２０３よりも低濃度にすることによって、Nチャンネル型MOSトランジスタ３０１のドレイン部のゲート電極１０５直下への拡散を押さえ短チャネル効果を抑制することを実現する為の拡散層である。同様にP+型拡散層２０６は、Pチャンネル型MOSトランジスタ３０２のドレイン接合の電界を緩和して高耐圧化することと、P++型拡散層２０５よりも低濃度にすることによって、Pチャンネル型MOSトランジスタ３０２のドレイン部のゲート電極１０５直下への拡散を押さえ短チャネル効果を抑制することを実現する為の拡散層である。低不純物濃度のソースドレイン部と高不純物濃度のソースドレイン部を有する、いわゆるライトドープドレイン(以下LDD)構造を形成している。
図１０を用いてCMOS型集積回路の製造工程を説明する。半導体基板１０１がN型の導電型であるとし、Nチャンネル型MOSトランジスタ３０１を形成する領域にイオン注入法によりP型の不純物、例えばボロンなどを注入し、熱拡散法を用いてPウェルとなるP-型拡散層２０１を形成する。また、Pチャンネル型MOSトランジスタ３０２を形成する領域には、Nチャンネル型MOSトランジスタ３０１を形成と同様にイオン注入法および熱拡散法を用いてN型の不純物、たとえばリンなどを拡散させ、NウェルとなるN-型拡散層２０２を形成する。
次にフィールド部の反転を防止する為に、P+拡散層およびN+拡散層をそれぞれP-型拡散層２０１およびN-型拡散層２０２のシリコン表面に形成する。次にNチャンネル型MOSトランジスタ３０１とPチャンネル型MOSトランジスタ３０２の素子間を絶縁分離する為に、LOCOS方式を用いて選択酸化を行い、シリコン酸化膜１０２を形成する。
次にMOSトランジスタの閾値電圧を調節するため、ゲート電極１０５が形成される領域直下の半導体基板１０１の表面にイオン注入法により不純物を注入する。このとき、ゲート電極が形成される領域直下の半導体基板１０１の表面にイオン注入された不純物の拡散深さは、Nチャンネル型MOSトランジスタ３０１およびPチャンネル型MOSトランジスタ３０２の低不純物濃度ソースドレイン部となるN+型拡散層２０４およびP+型拡散層２０６の拡散深さよりも浅くなる。
その後に、酸化によりゲート酸化膜１０４を形成し、その上にポリシリコンを形成し、ポリシリコンにイオン注入法または固相拡散法により不純物を高濃度に拡散させる。その後、ポリシリコンをパターニングし、Nチャンネル型MOSトランジスタ３０１およびPチャンネル型MOSトランジスタ３０２のゲート部となるゲート電極１０５を形成する。
次に、Nチャンネル型MOSトランジスタ３０１の高不純物濃度のソースドレイン部を形成する領域にイオン注入法を用いてN++拡散層２０３を形成する。同様にPチャンネル型MOSトランジスタ３０２の高不純物濃度なソース部、ドレイン部を形成する領域にイオン注入法を用いて、P++型拡散層２０５を形成する。
続いて、Nチャンネル型MOSトランジスタ３０１となる領域に、ゲート電極１０５のセルフアラインでN型不純物をイオン注入することにより、低不純物濃度ソースドレイン部となるN+型拡散層２０４を形成する。同様にPチャンネル型MOSトランジスタ３０２となる領域に、ゲート電極１０５のセルフアラインでP型不純物をイオン注入することにより、低不純物濃度ソースドレイン部となるP+型拡散層２０６を形成する。
その後、全面に中間絶縁膜１０３を形成し、その後中間絶縁膜１０３を開孔し、さらに配線材料を形成して、ソース電極１０６とドレイン電極１０７を形成する。
特許公開平０６−２０４４７３号公報
まず始めに図１０を用いて説明したCMOS型集積回路のうち、Nチャンネル型MOSトランジスタ３０１を用いて説明する。Nチャンネル型MOSトランジスタ３０１のゲート電極１０５とドレイン電極１０７に正の電圧が印加されると、Nチャンネル型MOSトランジスタ３０１は導通してドレイン・ソース間に電子が流れる。
このとき、N+型拡散層２０４とP-型拡散層２０１の接合部では印加した電圧により、空乏層が生じるが、シリコン表面においてはゲート電極１０５の電界の影響によって半導体基板表面近傍のP-型拡散層２０１側の空乏層が広がらないため、半導体基板表面が最も高電界がかかることになる。よって、ドレイン電極１０７にかかる電圧が高電圧となると、半導体基板表面付近においてインパクトイオン化現象によって電子・正孔対が発生する。発生した電子は、ドレイン部にかかる電界に加速されてドレイン電極１０７に流れ込み、正孔はP-型拡散層２０１に流れ込む。
このときのトランジスタの電気的特性を図９に示す。点線がインパクトイオン化現象により、高電圧においてドレイン電極１０７に流れる電流が増加したNMOSトランジスタの電気的特性を表しており、実線はインパクトイオン化現象が発生していないNMOSトランジスタの電気的特性を表している。このように、図９の点線に示すようなドレインに高電圧がかかる領域でのインパクトイオン化現象による電流増加が発生することで、半導体装置の電気的特性が変動することが想定される。
本発明は、CMOS半導体集積回路などのMOSトランジスタを含む半導体装置のインパクトイオン化現象によるMOSトランジスタの特性変動を低減し、駆動能力を維持しつつ、安定した電気的特性を得ることを特徴とする半導体装置の製造方法である。
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体基板に第二導電型のウェル領域を形成する工程と、前記ウェル領域を素子分離する工程と、前記ウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記ウェル領域内に第一導電型のソースおよびドレイン領域となる不純物拡散層を形成する工程と、前記半導体基板内に形成したウェル領域の濃度を調節するため不純物を導入する工程を有することを特徴とする半導体装置の製造方法とした。
（２）ウェル領域内に形成する前記ソースおよびドレイン領域は、1×1016〜１×1018atom/cm3程度の低不純物濃度層と1×1019atom/cm3以上の高不純物濃度層を有することを特徴とする半導体装置の製造方法とした。
（３）半導体基板内に形成したウェル領域の濃度を調節するため不純物を導入する工程は、半導体基板内に形成したウェル領域と同じ導電型を持つ不純物を導入することを特徴とする半導体装置の製造方法とした。
（４）前記半導体基板内に形成したウェル領域の濃度を調節するため第二導電型の不純物を導入する工程は、前記ゲート電極直下の前記ウェル領域の全面ではなく、一部に不純物を導入することを特徴とする半導体装置の製造方法とした。
（５）前記半導体基板内に形成したウェル領域の濃度を調節するため第二導電型の不純物を導入する工程において、不純物を導入されない前記ゲート電極直下の前記ウェル領域の領域は、ドレイン近傍の領域とする半導体装置の製造方法とした。
上述したように、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、ゲート電極直下におけるドレイン側の半導体基板表面近傍を低不純物濃度層とすることで、MOSトランジスタの動作において駆動能力を低下させずに、インパクトイオン化現象を低減させ、トランジスタの特性変動を低減し、高精度である半導体装置の製造方法を提供することが可能である。
以下、本発明の実施の形態をNチャネル型トランジスタの製造方法を例に図１から図８に基づいて説明する。図１に示すように、半導体基板１０１、例えばリンを添加した抵抗率8〜12ΩcmのN型の半導体基板に犠牲酸化膜を例えば熱酸化により形成し、Pウェルとなる領域にイオン注入を用いて例えばP型不純物であるボロンを注入し、1000℃〜1200℃の温度で数時間から十数時間熱処理を行なうことで1×1015〜1×1016 atom/cm3程度の濃度を有するウェル領域であるP-型拡散層２０１を形成する。その後、LOCOS法を用いて素子分離のためのフィールド酸化膜１０２、例えば膜厚数千Åから１μmの熱酸化膜を形成する。ここで、フィールド酸化膜１０２下の半導体基板表面の反転耐圧を高くする必要がある場合は、フィールド酸化膜１０２下のP-型拡散層２０１の半導体基板表面領域に例えばボロンなどの不純物をイオン注入により導入し、1×1017atom/cm3程度の濃度となるP型の拡散層を形成する。次に、Nチャンネル型MOSトランジスタを形成する領域の酸化膜をフッ酸が含まれる溶液を用いて除去し、再び犠牲酸化膜を例えば熱酸化により形成する。
その後、図２に示すようにNチャネル型MOSトランジスタが形成される領域の一部に、Nチャネル型MOSトランジスタの閾値電圧を調整するためのイオン注入を選択的に行なう。このとき、選択的にイオン注入を行なう為に図１まで形成した状態の半導体基板１０１上に、レジスト１０８、たとえば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて選択的に露光処理と現像処理とを行って、レジスト１０８をパターニングする。次に、パターニングされたレジスト１０８をマスクとして、イオン注入によってP型不純物、例えばボロンを注入し、図３に示すように閾値電圧調整用拡散層２０８を形成する。本発明では、閾値電圧調整のために注入する不純物は、MOSトランジスタのサブストレートとなるウェルもしくは半導体基板と同じ導電型を持つ場合のみ有効である。もし、MOSトランジスタの所望の閾値電圧を得る為に、MOSトランジスタのサブストレートとなるウェルもしくは半導体基板と異なる導電型をもつ不純物を注入しなければならない場合は、本発明の適用外となる。
次に、レジスト１０８を除去し、Nチャンネル型MOSトランジスタを形成する領域の酸化膜をフッ酸が含まれる溶液を用いて除去を行い、ゲート絶縁膜１０４、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。続いて、図３に示すようにゲート絶縁膜１０４上に、例えば化学気相成長法によって膜厚100nm〜200nmの多結晶シリコン膜１０９を全面に形成し、固相拡散法により例えばリンを1×1020atom/cm3程度の不純物濃度となるように多結晶シリコン膜１０９に拡散させ、導電性を持たせる。このとき、固相拡散法ではなくイオン注入により不純物を多結晶シリコンに注入する場合もある。次に多結晶シリコン膜１０９をパターニングするため、レジスト１０８、たとえば感光性樹脂を多結晶シリコン膜１０９上に回転塗布によって均一に形成し、フォトマスクを用いて選択的に露光処理と現像処理とを行なう。ゲート電極が形成される領域に残るようパターニングされたレジスト１０８をマスクとして、多結晶シリコン膜１０９のエッチングを行い、ゲート電極１０５が形成される。
本発明では、図４に示すように、閾値電圧調整用拡散層２０８は、ゲート電極１０５直下のP-型拡散層２０１の表面領域全体に形成せず、ドレイン側が形成される側の領域はP-型拡散層２０１となるようにする。これにより、インパクトイオン化現象の発生を低減することが可能となる。
従来の構造である図１０のNチャンネル型MOSトランジスタ３０１を例にインパクトイオン化現象について考えてみると、Nチャンネル型MOSトランジスタ３０１のゲート電極１０５とドレイン電極１０７に正の電圧が印加されると、Nチャンネル型MOSトランジスタ３０１は導通してドレイン・ソース間に電子が流れる。そのとき、N+型拡散層２０４とP-型拡散層２０１の接合部では印加した電圧により空乏層が生じるが、半導体基板表面においてはゲート電極１０５の電界の影響によって空乏層幅が伸びにくく、半導体基板表面が最も高電界となる。また、従来構造では、ゲート電極１０５直下の半導体基板表面には、閾値電圧調整用拡散層２０８が形成されているため、より高不純物濃度なのでさらに空乏層幅が広がりにくく、より高電界となることでインパクトイオン化現象が発生しやすい構造となっている。
しかし、本発明では、図４に示すように、閾値電圧調整用拡散層２０８は、ゲート電極１０５直下のP-型拡散層２０１の表面領域全体に形成しないこととし、ドレインが形成される側の領域は低不純物濃度であるP-型拡散層２０１としたことで、ゲート電極１０５直下に形成される空乏層幅が広がり、空乏層にかかる電界を緩和することでインパクトイオン化現象が低減される構造となっている。
上記の例では、Nチャンネル型MOSトランジスタを例に挙げて説明したが、本発明はPチャンネル型MOSトランジスタにおいても、Nチャンネル型MOSトランジスタと同様に、ドレイン側のゲート電極直下の半導体基板表面近傍に、閾値電圧調整用拡散層を形成しないことで、最も電界が空乏層にかかる領域を低不純物濃度の拡散層とすることで空乏層幅が広がり、空乏層にかかる電界を緩和され、インパクトイオン化現象が低減される。
ここまで、ゲート電極１０５を形成する工程について説明した。続いて、以降の工程について説明する。図４まで形成した半導体装置の表面に、レジスト、例えば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて露光処理と現像処理とを行って、高不純物濃度のドレインを形成する所望の領域を開口するようにパターニングする。さらに続いて、パターニングしたフォトレジストをマスクにしてイオン注入を用いてN型不純物、例えば砒素を注入し、図５に示すように1×1019atom/cm3以上となるN++拡散層２０３を形成する。
次に、マスクとして使用した感光性樹脂を除去し、図６に示すように、Nチャンネル型MOSトランジスタ３０１となる領域に、ゲート電極１０５をマスクとしたセルフアラインでN型不純物、例えばリンをイオン注入にて注入し、1×1016〜1×1018atom/cm3となるN+拡散層２０４を形成する。N++拡散層２０３上に形成されたN+拡散層２０４はN++拡散層２０３の不純物濃度をほとんど変化させないのでソースおよびドレイン領域の不純物分布（プロファイル）は概ね図７に示すような形となる。ここで２０４はN+拡散層である。
続いて、図８に示すように例えばモノシラン（SiH4）と酸素（O2）とジボラン（B2H6）とホスフィン（PH3）とを原料ガスとする常圧化学気相成長法により、リンとボロンとを含有する酸化シリコン膜であるＢＰＳＧ膜からなる膜厚500〜800ｎｍ程度の層間絶縁膜１０３を全面に形成し、つぎに例えば温度900℃程度で熱処理を行い、層間絶縁膜１０３の表面を平坦化する。
次に、平坦化された層間絶縁膜１０３の表面に例えば感光性樹脂を回転塗布によって均一に形成し、フォトマスクを用いて露光処理と現像処理とを行って、コンタクトホールを形成する所望の領域を開口するようにパターニングする。
さらに続いて、パターニングしたフォトレジストをマスクにして、層間絶縁膜１０３をエッチングして、開孔をしてコンタクトホールを形成する。その後、エッチングのマスクとして用いた感光性樹脂を除去する。
つぎに、スパッタリング法によって例えばアルミニウム（Al）とシリコン（Si）と銅（Cu）とを含有する合金膜を、配線用金属として全面に厚さ１μｍで形成する。
さらに、回転塗布法によって感光性樹脂を全面に形成し、所定のフォトマスクを用いて露光処理と現像処理とを行い、配線を形成する所望の領域を開口するようにパターニングする。つぎに、パターニングしたフォトレジストをマスクとして、合金膜をエッチングして配線用金属であるソース電極１０６とドレイン電極１０７を形成し、エッチングのマスクとして用いた感光性樹脂を除去する。
上記までの説明において、リンを添加した抵抗率8〜12ΩcmのN型の半導体基板を例に挙げたが、抵抗率および極性が異なる半導体基板、例えばP型20〜30Ωcmなどを使ったとしても同様の効果が得られる。また、半導体基板内に1極性のウェル構造しかないシングルウェル構造について説明をしたが、N型、P型、両方の極性のウェル構造においても同様である。つまり、CMOS半導体集積回路の製造に適用することが可能である。
以上、本発明に従って半導体装置を製造することによって、MOSトランジスタの動作時にソースドレイン端のPN接合に生じる空乏層にかかる電界、特にゲート電極による電界の影響により空乏層が狭まり、空乏層にかかる電界が最も大きくなる半導体基板表面における電界を緩和することによって、インパクトイオン化現象の発生を低減することが可能である。また、本発明はゲート電極直下に形成する閾値電圧調整用拡散層を形成する領域を限定するという方法を用いている為、工程数を増加させることなくインパクトイオン化現象を低減させることが可能となる。また、低不純物濃度のドレイン部の不純物濃度も低下させることなく、インパクトイオン化現象を低減できるので、CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置を、MOSトランジスタの駆動能力を維持しつつ、高精度かつ低コストで製造することが可能となる。
本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の製造方法の実施例を示す模式的断面フロー。 本発明による半導体装置の電気的特性を示す模式的図。 従来の製造方法による半導体装置の模式的断面図。
符号の説明
１０１ 半導体基板
１０２ フィールド酸化膜
１０３ 層間絶縁膜(BPSG膜)
１０４ 絶縁膜(ゲート酸化膜)
１０５ ゲート電極
１０６ ソース電極
１０７ ドレイン電極
１０８ レジスト
１０９ 多結晶シリコン
２０１ P-型拡散層(Pwell)
２０２ N-型拡散層(Nwell)
２０３ N++型拡散層(N+S/D)
２０４ N+型拡散層(N-Offset)
２０８ 閾値電圧調整用拡散層
３０１ Nチャンネル型MOSトランジスタ
３０２ Pチャンネル型MOSトランジスタ

Claims (7)

  1. 半導体基板に第二導電型のウェル領域を形成する工程と、前記ウェル領域を素子分離する工程と、前記ウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に第一の不純物を導入する工程と、前記ウェル領域内に第一導電型のソースおよびドレイン領域を形成する工程と、前記半導体基板内に形成したウェル領域の濃度を調節するため第二の不純物を導入する工程とからなる半導体装置の製造方法。
  2. 前記ウェル領域内に第一導電型のソースおよびドレイン領域を形成する前記工程は、1×1016〜１×1018atom/cm3程度の低不純物濃度層を形成する工程と1×1019atom/cm3以上の高不純物濃度層を形成する工程とからなる請求項１記載の半導体装置の製造方法。
  3. 前記第二の不純物の導電型は、前記ウェル領域の導電型と同じである請求項１あるいは２に記載の半導体装置の製造方法。
  4. 前記半導体基板内に形成したウェル領域の濃度を調節するため第二の不純物を導入する工程において、前記第二の不純物を導入する範囲は、前記ゲート電極直下の前記ウェル領域の全面ではなく、一部である請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記半導体基板内に形成したウェル領域の濃度を調節するため第二の不純物を導入する工程において、前記第二の不純物が導入されない前記ゲート電極直下の前記ウェル領域の範囲は、前記ドレイン近傍の範囲とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 半導体基板表面に設けられた第２導電型のウェル領域と、
    前記ウェル領域の周囲に設けられた素子分離領域と、
    前記ウェル領域の表面近傍の濃度を調節するために設けられた第２導電型の不純物層と、
    前記ウェル領域の表面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ウェル領域に前記ゲート電極をはさんで対向して設けられた第１導電型のソースおよびドレイン領域とからなる半導体装置において、
    前記第２導電型の不純物層が設けられる範囲は前記ウェル領域表面近傍のうち、前記ゲート電極直下では前記ドレイン領域に接していないことを特徴とする半導体装置。
  7. 前記第１導電型のソースおよびドレイン領域は、1×1016〜１×1018atom/cm3程度の低不純物濃度領域と1×1019atom/cm3以上の高不純物濃度領域とからなる請求項１０記載の半導体装置。
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