JP2006344660A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 CMOS半導体集積回路などのMOSトランジスタを含み、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置において、閾値調節のための不純物がイオン注入される領域を制限することで、ゲート電極直下おけるドレイン側の半導体基板表面近傍を低不純物濃度層とする。
【選択図】図8
Description
次にMOSトランジスタの閾値電圧を調節するため、ゲート電極105が形成される領域直下の半導体基板101の表面にイオン注入法により不純物を注入する。このとき、ゲート電極が形成される領域直下の半導体基板101の表面にイオン注入された不純物の拡散深さは、Nチャンネル型MOSトランジスタ301およびPチャンネル型MOSトランジスタ302の低不純物濃度ソースドレイン部となるN+型拡散層204およびP+型拡散層206の拡散深さよりも浅くなる。
次に、Nチャンネル型MOSトランジスタ301の高不純物濃度のソースドレイン部を形成する領域にイオン注入法を用いてN++拡散層203を形成する。同様にPチャンネル型MOSトランジスタ302の高不純物濃度なソース部、ドレイン部を形成する領域にイオン注入法を用いて、P++型拡散層205を形成する。
(1)半導体基板に第二導電型のウェル領域を形成する工程と、前記ウェル領域を素子分離する工程と、前記ウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記ウェル領域内に第一導電型のソースおよびドレイン領域となる不純物拡散層を形成する工程と、前記半導体基板内に形成したウェル領域の濃度を調節するため不純物を導入する工程を有することを特徴とする半導体装置の製造方法とした。
(2)ウェル領域内に形成する前記ソースおよびドレイン領域は、1×1016〜1×1018atom/cm3程度の低不純物濃度層と1×1019atom/cm3以上の高不純物濃度層を有することを特徴とする半導体装置の製造方法とした。
(3)半導体基板内に形成したウェル領域の濃度を調節するため不純物を導入する工程は、半導体基板内に形成したウェル領域と同じ導電型を持つ不純物を導入することを特徴とする半導体装置の製造方法とした。
(4)前記半導体基板内に形成したウェル領域の濃度を調節するため第二導電型の不純物を導入する工程は、前記ゲート電極直下の前記ウェル領域の全面ではなく、一部に不純物を導入することを特徴とする半導体装置の製造方法とした。
(5)前記半導体基板内に形成したウェル領域の濃度を調節するため第二導電型の不純物を導入する工程において、不純物を導入されない前記ゲート電極直下の前記ウェル領域の領域は、ドレイン近傍の領域とする半導体装置の製造方法とした。
102 フィールド酸化膜
103 層間絶縁膜(BPSG膜)
104 絶縁膜(ゲート酸化膜)
105 ゲート電極
106 ソース電極
107 ドレイン電極
108 レジスト
109 多結晶シリコン
201 P-型拡散層(Pwell)
202 N-型拡散層(Nwell)
203 N++型拡散層(N+S/D)
204 N+型拡散層(N-Offset)
208 閾値電圧調整用拡散層
301 Nチャンネル型MOSトランジスタ
302 Pチャンネル型MOSトランジスタ
Claims (7)
- 半導体基板に第二導電型のウェル領域を形成する工程と、前記ウェル領域を素子分離する工程と、前記ウェル領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に第一の不純物を導入する工程と、前記ウェル領域内に第一導電型のソースおよびドレイン領域を形成する工程と、前記半導体基板内に形成したウェル領域の濃度を調節するため第二の不純物を導入する工程とからなる半導体装置の製造方法。
- 前記ウェル領域内に第一導電型のソースおよびドレイン領域を形成する前記工程は、1×1016〜1×1018atom/cm3程度の低不純物濃度層を形成する工程と1×1019atom/cm3以上の高不純物濃度層を形成する工程とからなる請求項1記載の半導体装置の製造方法。
- 前記第二の不純物の導電型は、前記ウェル領域の導電型と同じである請求項1あるいは2に記載の半導体装置の製造方法。
- 前記半導体基板内に形成したウェル領域の濃度を調節するため第二の不純物を導入する工程において、前記第二の不純物を導入する範囲は、前記ゲート電極直下の前記ウェル領域の全面ではなく、一部である請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記半導体基板内に形成したウェル領域の濃度を調節するため第二の不純物を導入する工程において、前記第二の不純物が導入されない前記ゲート電極直下の前記ウェル領域の範囲は、前記ドレイン近傍の範囲とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
- 半導体基板表面に設けられた第2導電型のウェル領域と、
前記ウェル領域の周囲に設けられた素子分離領域と、
前記ウェル領域の表面近傍の濃度を調節するために設けられた第2導電型の不純物層と、
前記ウェル領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ウェル領域に前記ゲート電極をはさんで対向して設けられた第1導電型のソースおよびドレイン領域とからなる半導体装置において、
前記第2導電型の不純物層が設けられる範囲は前記ウェル領域表面近傍のうち、前記ゲート電極直下では前記ドレイン領域に接していないことを特徴とする半導体装置。 - 前記第1導電型のソースおよびドレイン領域は、1×1016〜1×1018atom/cm3程度の低不純物濃度領域と1×1019atom/cm3以上の高不純物濃度領域とからなる請求項10記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN112951917A (zh) * | 2021-01-29 | 2021-06-11 | 中国电子科技集团公司第十三研究所 | 一种氧化镓场效应晶体管及制备方法 |
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2005
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CN112951917B (zh) * | 2021-01-29 | 2022-11-15 | 中国电子科技集团公司第十三研究所 | 一种氧化镓场效应晶体管及制备方法 |
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