JP7278986B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体チップを有する半導体装置は、電力変換等の用途に用いられる。上述の半導体装置が縦型のＭＯＳＦＥＴである場合、ゲート電極やソース電極は、例えばＭＯＳＦＥＴの上面に設けられたゲートメタルやソースメタルと接続されている。
特開２０１９－８７６５７号公報
本発明が解決しようとする課題は、信頼性の高い半導体装置を提供することである。
実施形態の半導体装置は、第１切欠き部を有する第１角部と、第１角部と対角線上に向かい合って設けられた第２角部と、第３角部と、第３角部と対角線上に向かい合って設けられた第４角部と、を有する矩形領域を表面上に有し、矩形領域に半導体素子が形成された、半導体チップと、第１角部の上に設けられ、第２切欠き部を有する第５角部と、第２角部の上に設けられた第６角部と、第３角部の上に設けられた第７角部と、第４角部の上に設けられた第８角部と、を有し、半導体素子の上に設けられ、半導体素子と電気的に接続された第１電極と、第５角部の上に設けられ、第３切欠き部を有する第９角部と、第８角部の上に設けられた第１２角部と、を有し、第１電極の上に設けられ、第１電極と電気的に接続された第１コネクタと、を備え、第１切欠き部、第２切欠き部及び第３切欠き部の形状はＬ字型である。
実施形態の半導体装置の模式上面図である。 実施形態の半導体装置の要部の模式断面図である。 実施形態の半導体装置の要部の他の一例の模式上面図である。 比較形態の半導体装置の模式上面図である。 比較形態の半導体装置の模式断面図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（実施形態）
実施形態の半導体装置は、第１切欠き部を有する第１角部と、第１角部と対角線上に向かい合って設けられた第２角部と、第３角部と、第３角部と対角線上に向かい合って設けられた第４角部と、を有する矩形領域を表面上に有し、矩形領域に半導体素子が形成された、半導体チップと、第１角部の上に設けられ、第２切欠き部を有する第５角部と、第２角部の上に設けられた第６角部と、第３角部の上に設けられた第７角部と、第４角部の上に設けられた第８角部と、を有し、半導体素子の上に設けられ、半導体素子と電気的に接続された第１電極と、第５角部の上に設けられ、第３切欠き部を有する第９角部と、第８角部の上に設けられた第１２角部と、を有し、第１電極の上に設けられ、第１電極と電気的に接続された第１コネクタと、を備える。
図１は、実施形態の半導体装置１００の模式上面図である。図２は、実施形態の半導体装置１００の要部の模式断面図である。図２（ａ）は、図１におけるＡ－Ａ’断面の模式図である。図２（ｂ）は、図１におけるＢ－Ｂ’断面の模式図である。
図１及び図２を用いて、実施形態の半導体装置１００の説明をする。
半導体装置１００は、ダイパッド２と、半導体チップ１０と、ソースメタル（第１電極の一例）２０と、ソースコネクタ（第１コネクタの一例）３０と、第１接合材４０と、第２接合材５０と、ゲートメタル（第２電極の一例）６０と、ゲートコネクタ６２と、ポスト部６４と、アウターリード６６と、ポスト部７０と、アウターリード７２と、を備える。
ダイパッド２は、半導体チップ１０が配置される、銅（Ｃｕ）等の導電性材料を含む板状部材である。ダイパッド２は、ベッド部４と、アウターリード６と、を有する。ベッド部４の上に、半導体チップ１０が配置される。アウターリード６はベッド部４に接続されている。アウターリード６は、半導体チップ１０と、図示しない外部回路との接続に用いられる。
半導体チップ１０は、ダイパッド２のベッド部４の上に設けられている。言い換えると、ダイパッド２は、半導体チップ１０の下に設けられている。半導体チップ１０の表面上の矩形領域１０ａに、半導体素子１２が形成されている。ここで半導体素子１２は、例えば縦型のＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であるが、これに限定されるものではない。例えば半導体素子１２がＭＯＳＦＥＴである場合、半導体素子１２のドレインは、半導体チップ１０とダイパッド２の間に設けられた第２接合材５０により、ベッド部４と電気的に接続されている。ここで第２接合材５０としては、はんだや銀の微粒子を含む導電性樹脂等が用いられる。
矩形領域１０ａは、第１切欠き部１５を有する第１角部１４と、第１角部１４と対角線上に向かい合って設けられた第２角部１８と、第７切欠き部１３を有する第３角部１９と、第３角部１９と対角線上に向かい合って設けられ第４切欠き部１７を有する第４角部１６と、を有する。そして、上述の通り、かかる矩形領域１０ａに、半導体素子１２が形成されている。第１切欠き部１５、第７切欠き部１３及び第４切欠き部１７には、半導体素子は形成されていない。
ソースメタル２０は、半導体チップ１０の、半導体素子１２の上に設けられている。ソースメタル２０は、例えば、ＣｕやＡｌ（アルミニウム）等の導電性材料を含む。例えば半導体素子１２がＭＯＳＦＥＴである場合、ソースメタル２０は半導体素子１２のソースに電気的に接続されている。ソースメタル２０の上面には、例えばＮｉ（ニッケル）とＡｕ（金）を含むめっき材料２１によりめっきがなされている。
ソースメタル２０は、第１角部１４の上に設けられ、第２切欠き部２５を有する第５角部２４と、第２角部１８の上に設けられた第６角部２８と、第３角部１９の上に設けられ第８切欠き部２３を有する第７角部２９と、第４角部１６の上に設けられ第５切欠き部２７を有する第８角部２６と、を有する。
ソースコネクタ３０の一端は、ソースメタル２０の上に設けられ、第１接合材４０により電気的に接続されている。ここで第１接合材４０としては、はんだや銀の微粒子を含む導電性樹脂等が用いられる。ソースコネクタ３０の他の一端は、ポスト部７０の上に設けられ、ポスト部７０と電気的に接続されている。ポスト部７０は、アウターリード７２に電気的に接続されている。ソースコネクタ３０、ポスト部７０及びアウターリード７２は、例えば、Ｃｕ等の導電性材料を含む。アウターリード７２は、半導体チップ１０と、図示しない外部回路との接続に用いられる。
ソースコネクタ３０は、第５角部２４の上に設けられ、第３切欠き部３５を有する第９角部３４と、第７角部２９の上に設けられ、第９切欠き部３３を有する第１１角部３９と、第８角部２６の上に設けられ、第６切欠き部３７を有する第１２角部３６と、を有する。
ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。Ｚ方向は、ベッド部４、第２接合材５０、半導体チップ１０、ソースメタル２０及び第１接合材４０が積層されている方向である。例えば、半導体チップ１０の一辺はＸ方向に平行であり、他の一辺はＹ方向に平行である。
第１接合材４０は、第５角部２４の上に設けられ、第１０切欠き部４５を有する角部４４（第１３角部の一例）と、第７角部２９の上に設けられ、切欠き部４３を有する角部４９と、第８角部２６の上に設けられ、切欠き部４７を有する角部４６と、を有する。
例えば、図１に示されるように、第２切欠き部２５の形状、第３切欠き部３５の形状、第５切欠き部２７の形状及び第６切欠き部３７の形状は、Ｌ字型である。
第１切欠き部１５の形状は第２切欠き部２５の形状と同様である。そのため、Ｚ方向から見た場合において、第１切欠き部１５は第２切欠き部２５と重なって見える。また、第４切欠き部１７の形状は第５切欠き部２７の形状と同様である。そのため、Ｚ方向から見た場合において、第４切欠き部１７は第５切欠き部２７と重なって見える。第７切欠き部１３の形状は第８切欠き部２３と同様である。そのため、Ｚ方向から見た場合において、第７切欠き部１３は第８切欠き部２３と重なって見える。
第１接合材４０の第１０切欠き部４５の形状は、ソースコネクタ３０の第３切欠き部３５の形状と同様である。そのため、Ｚ方向から見た場合において、第１０切欠き部４５は第３切欠き部３５と重なって見える。また、第１接合材４０の切欠き部４７の形状は、ソースコネクタ３０の第６切欠き部３７の形状と同様である。そのため、Ｚ方向から見た場合において、切欠き部４７は第６切欠き部３７と重なって見える。また、第１接合材４０の切欠き部４３の形状は、ソースコネクタ３０の第９切欠き部３３の形状と同様である。そのため、Ｚ方向から見た場合において、切欠き部４３は、第９切欠き部３３と重なって見える。
なお、第１切欠き部１５の大きさは、例えば第２切欠き部２５の大きさと同じである。しかし、第１切欠き部１５の大きさは、第２切欠き部２５の大きさより大きくてもかまわない。言い換えると、第１切欠き部１５は、第２切欠き部２５の下に食い込んでいてもかまわない。また、第４切欠き部１７の大きさは、例えば第５切欠き部２７の大きさと同じである。しかし、第４切欠き部１７の大きさは、第５切欠き部２７の大きさより大きくてもかまわない。言い換えると、第４切欠き部１７は、第５切欠き部２７の下に食い込んでいてもかまわない。
また、半導体装置１００は、半導体チップ１０の上の、第８切欠き部２３及び第９切欠き部３３と離間して、半導体素子１２の図示しないゲート電極と電気的に接続されたゲートメタル６０を備える。ゲートコネクタ６２の一端はゲートメタル６０の上に設けられ、ゲートメタル６０と電気的に接続されている。ゲートコネクタ６２の他の一端は、ポスト部６４の上に設けられ、ポスト部６４と電気的に接続されている。ポスト部６４は、アウターリード６６に電気的に接続されている。ゲートコネクタ６２、ポスト部６４及びアウターリード６６は、例えば、Ｃｕ等の導電性材料を含む。アウターリード６６は、半導体チップ１０と、図示しない外部回路との接続に用いられる。
例えば、図２（ａ）に示すように、半導体素子１２が設けられていない半導体チップ１０の部分１１ａとダイパッド２の間に設けられた第２接合材５０がボイド５２ａを有していてもかまわない。また、図２（ｂ）に示すように、半導体素子１２が設けられていない半導体チップ１０の部分１１ｂとダイパッド２の間に設けられた第２接合材５０がボイド５２ｂを有していてもかまわない。
図３は、実施形態の半導体装置１００の要部の他の一例の模式上面図である。第２切欠き部２５（第１切欠き部１５）、第５切欠き部２７（第４切欠き部１７）、第３切欠き部３５（第１０切欠き部４５）、第６切欠き部３７（切欠き部４７）の形状は、図１及び図２に示したものに限定されない。例えば、図３（ａ）に示すような角面取り（Ｂｅｖｅｌ Ｅｄｇｅ）がされていてもかまわないし、図３（ｂ）に示すような匙面形（Ｉｎｖｅｒｓｅ Ｒｏｕｎｄ）であってもかまわない。
次に、実施形態の半導体装置１００の作用効果を記載する。
図４は、比較形態の半導体装置８００の模式上面図である。図５は、比較形態の半導体装置８００の模式断面図である。
できるだけソースメタル２０とソースコネクタ３０の接触性を向上させるために、ソースメタル２０の第５角部２４及び第８角部２６、及びソースコネクタ３０の第９角部３４及び第１２角部３６に切欠き部を設けずに、ソースメタル２０の上面の全面をソースコネクタ３０と接合させることが考えられる。これにより、半導体素子１２から発生した熱が、ソースメタル２０及びソースコネクタ３０を介して半導体チップ１０の外部に放出されやすくなる。そのため、半導体チップ１０の放熱性が向上する。しかし、例えば第５角部２４と第９角部３４が同じ形状であり、また例えば第８角部２６と第１２角部３６が同じ形状である場合、ソースメタル２０とソースコネクタ３０が角部において重なってしまうため、ソースメタル２０に対してソースコネクタ３０の位置合わせを行って接合することが難しくなるという問題があった。
かかる問題を解決するために、ソースコネクタ３０の第９角部３４及び第１２角部３６に切欠き部を設けることが考えられる。これにより、Ｚ方向から見たときに、ソースメタル２０の第５角部２４及び第８角部２６の観察が容易になるため、ソースメタル２０とソースコネクタ３０の位置合わせが容易になる。
しかし、第３切欠き部３５及び第６切欠き部３７を設けることにより存在しなくなったソースコネクタ３０の部分の下に、図５（ａ）及び図５（ｂ）に示したように、第２接合材５０の内部にボイド５２ａ及びボイド５２ｂが存在する場合が考えられる。この場合、ボイド５２ａ及びボイド５２ｂが設けられた分、その部分に第２接合材５０が存在しなくなる。そのため、第２接合材５０を介した半導体チップ１０の放熱が行われにくくなる。さらに、ソースコネクタ３０にも第３切欠き部３５及び第６切欠き部３７が設けられたため、ソースコネクタ３０を介した半導体チップ１０の放熱が行われにくくなる。そのために、半導体チップ１０に熱が集中して破壊されるという問題があった。
そこで、実施形態の半導体装置１００は、半導体チップ１０の半導体素子１２が、第１角部１４に第１切欠き部１５を有している。また、第４角部１６に第４切欠き部１７を有している。これにより、第３切欠き部３５及び第６切欠き部３７が設けられた部分には半導体素子１２が存在しないため、発熱が抑制される。そのために半導体チップ１０の破壊が起こりにくくなり、信頼性の高い半導体装置の提供が可能となる。なおこの場合、ソースメタル２０は、かかる第１切欠き部１５及び第４切欠き部１７を有する半導体素子１２との電気的接続のため、第２切欠き部２５及び第５切欠き部２７を有することが好ましい。また、第１接合材４０は、ソースメタル２０とソースコネクタ３０の接合のため、第１０切欠き部４５及び切欠き部４７を有することとなる。
また、この場合には、例えば、第１切欠き部１５とダイパッド２の間に設けられた第２接合材５０がボイド５２を有していても、半導体チップ１０の破壊が起こりにくくなる。
実施形態における「切欠き部」の形状は、Ｌ字型でも良いし、角面取りでも良い。他の形状でも良く、特に限定されるものではない。
実施形態の半導体装置１００によれば、信頼性の高い半導体装置の提供が可能となる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２ ダイパッド
４ ベッド部
６ アウターリード
１０ 半導体チップ
１０ａ 矩形領域
１１ 半導体素子が設けられていない半導体チップの部分
１２ 半導体素子
１３ 第７切欠き部
１４ 第１角部
１５ 第１切欠き部
１６ 第４角部
１７ 第４切欠き部
１８ 第２角部
１９ 第３角部
２０ ソースメタル（第１電極）
２３ 第８切欠き部
２４ 第５角部
２５ 第２切欠き部
２６ 第８角部
２７ 第５切欠き部
２８ 第６角部
２９ 第７角部
３０ ソースコネクタ（第１コネクタ）
３３ 第９切欠き部
３４ 第９角部
３５ 第３切欠き部
３６ 第１２角部
３７ 第６切欠き部
３９ 第１１角部
４０ 第１接合材
４３ 切欠き部
４４ 角部（第１３角部）
４５ 第１０切欠き部
４６ 角部
４７ 切欠き部
４９ 角部
５０ 第２接合材
５２ ボイド
６０ ゲートメタル（第２電極）
６２ ゲートコネクタ
６４ ポスト部
６６ アウターリード
７０ ポスト部
７２ アウターリード
１００ 半導体装置

Claims (8)

  1. 第１切欠き部を有する第１角部と、前記第１角部と対角線上に向かい合って設けられた第２角部と、第３角部と、前記第３角部と対角線上に向かい合って設けられた第４角部と、を有する矩形領域を表面上に有し、前記矩形領域に半導体素子が形成された、半導体チップと、
    前記第１角部の上に設けられ、第２切欠き部を有する第５角部と、前記第２角部の上に設けられた第６角部と、前記第３角部の上に設けられた第７角部と、前記第４角部の上に設けられた第８角部と、を有し、前記半導体素子の上に設けられ、前記半導体素子と電気的に接続された第１電極と、
    前記第５角部の上に設けられ、第３切欠き部を有する第９角部と、前記第８角部の上に設けられた第１２角部と、を有し、前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１コネクタと、
    を備え、
    前記第１切欠き部、前記第２切欠き部及び前記第３切欠き部の形状はＬ字型である半導体装置。
  2. 第１切欠き部を有する第１角部と、前記第１角部と対角線上に向かい合って設けられた第２角部と、第３角部と、前記第３角部と対角線上に向かい合って設けられた第４角部と、を有する矩形領域を表面上に有し、前記矩形領域に半導体素子が形成された、半導体チップと、
    前記第１角部の上に設けられ、第２切欠き部を有する第５角部と、前記第２角部の上に設けられた第６角部と、前記第３角部の上に設けられた第７角部と、前記第４角部の上に設けられた第８角部と、を有し、前記半導体素子の上に設けられ、前記半導体素子と電気的に接続された第１電極と、
    前記第５角部の上に設けられ、第３切欠き部を有する第９角部と、前記第８角部の上に設けられた第１２角部と、を有し、前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１コネクタと、
    を備え、
    前記第１切欠き部、前記第２切欠き部及び前記第３切欠き部の形状は、角面取りがされている半導体装置。
  3. 第１切欠き部を有する第１角部と、前記第１角部と対角線上に向かい合って設けられた第２角部と、第３角部と、前記第３角部と対角線上に向かい合って設けられた第４角部と、を有する矩形領域を表面上に有し、前記矩形領域に半導体素子が形成された、半導体チップと、
    前記第１角部の上に設けられ、第２切欠き部を有する第５角部と、前記第２角部の上に設けられた第６角部と、前記第３角部の上に設けられた第７角部と、前記第４角部の上に設けられた第８角部と、を有し、前記半導体素子の上に設けられ、前記半導体素子と電気的に接続された第１電極と、
    前記第５角部の上に設けられ、第３切欠き部を有する第９角部と、前記第８角部の上に設けられた第１２角部と、を有し、前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１コネクタと、
    を備え、
    前記第１切欠き部の大きさは、前記第２切欠き部の大きさと同じである半導体装置。
  4. 前記矩形領域は、前記第４角部に第４切欠き部を有し、
    前記第１電極は、前記第８角部に第５切欠き部を有し、
    前記第１コネクタは、前記第１２角部に第６切欠き部を有する、
    請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記矩形領域は、前記第３角部に第７切欠き部を有し、
    前記第１電極は、前記第７角部に第８切欠き部を有し、
    前記第１コネクタは、前記第７角部の上に設けられた第１１角部に第９切欠き部を有し、
    前記半導体チップの上に、前記第８切欠き部及び前記第９切欠き部と離間して、前記半導体素子と電気的に接続された第２電極をさらに備える請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第１電極と前記第１コネクタの間に設けられ、前記第１電極と前記第１コネクタを接合し、前記第５角部の上の第１３角部に第１０切欠き部を有する第１接合材をさらに備える請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記半導体チップの下に設けられたダイパッドと、
    前記ダイパッドと前記半導体チップの間に設けられ、前記ダイパッドと前記半導体チップを接合する第２接合材と、
    をさらに備える請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記半導体素子が設けられていない前記半導体チップの部分と前記ダイパッドの間に設けられた前記第２接合材がボイドを有する請求項７記載の半導体装置。
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