JP2015176916A - 半導体装置およびモジュール - Google Patents

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Miwako Suzuki
木 誠和子 鈴
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Abstract

【課題】ソースコネクタの電気抵抗を低減できる半導体装置およびモジュールを提供する。【解決手段】実施形態の半導体装置は、半導体チップと、第１および第２の導電性プレートとを持つ。前記第１の導電性プレートは、前記半導体チップが搭載され、周縁が少なくとも４辺で構成される。前記第２の導電性プレートは、前記半導体チップと、前記第１の導電性プレートの少なくとも２辺と、を覆う。【選択図】図１

Description

本発明の実施形態は、半導体装置およびモジュールに関する。
電気抵抗の低いチップの開発が進展するにつれ、半導体装置の電気抵抗が無視できなくなってきている。例えばチップ表面全体を覆うような金属板（例えば、ソースコネクタ）でソース電極に電気接続する場合、ワイヤーボンディングなどで電気接続する場合に比べ低い抵抗値が実現されている。しかしながら、更なる半導体装置の電気抵抗の低減が求められている。
特許第３６５５１８１号
本発明が解決しようとする課題は、ソースコネクタの電気抵抗を低減できる半導体装置およびモジュールを提供することである。
実施形態の半導体装置は、半導体チップと、第１および第２の導電性プレートとを持つ。前記第１の導電性プレートは、前記半導体チップが搭載され、周縁が少なくとも４辺で構成される。前記第２の導電性プレートは、前記半導体チップと、前記第１の導電性プレートの少なくとも２辺と、を覆う。
実施形態１による半導体装置の概略構成を示す上面図。 図１に示す半導体装置を含むモジュールの一例の断面図。 図１に示す半導体装置を含むモジュールの一例の斜視図。 参考例による半導体装置の上面図。 実施形態１による半導体装置の一変形例を示す上面図。 実施形態２による半導体装置の概略構成を示す上面図。 実施形態３による半導体装置の概略構成を示す上面図。 実施形態４による半導体装置の概略構成を示す上面図。 実施形態５による半導体装置の概略構成を示す上面図。
以下、実施形態のいくつかについて図面を参照しながら説明する。図面において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
添付の図面は、それぞれ発明の説明とその理解を促すためのものであり、各図における形状や寸法、比などは実際の装置と異なる箇所がある点に留意されたい。これらの相違点は、当業者であれば以下の説明と公知の技術を参酌して適宜に設計変更することが可能である。
（１）実施形態１
図１は、実施形態１による半導体装置の概略構成を示す上面図である。
本実施形態の半導体装置１は、ドレインフレームＢＰ１と、半導体チップＣと、ソースコネクタＴＰ１と、ゲート端子ＧＴと、を含む。半導体チップＣは、本実施形態においてパワーＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）で構成され、ソース電極ＥＳ、ドレイン電極ＥＤ（図２参照）およびゲート電極ＥＧを有する。
半導体チップＣは、ドレインフレームＢＰ１に搭載され、ドレインフレームＢＰ１にはんだ等で接続される。
ドレイン電極ＥＤは、本実施形態において半導体チップＣの裏面側に設けられ、ドレインフレームＢＰ１に電気的に接続される。
ゲート電極ＥＧはワイヤＷＲを介してゲート端子ＧＴに接続される。
ソース電極ＥＳは半導体チップＣの上面側に設けられ、このソース電極ＥＳに接して半導体チップＣを覆うようにソースコネクタＴＰ１が配設され、これにより、ソース電極ＥＳはソースコネクタＴＰ１に電気的に接続される。本実施形態において、ソース電極ＥＳ、ドレイン電極ＥＤおよびゲート電極ＥＧは、例えば第１乃至第３の電極にそれぞれ対応する。
ドレインフレームＢＰ１およびソースコネクタＴＰ１は、いずれも導体から形成され、本実施形態では例えば銅（Ｃｕ）で形成される。この点は後述するドレインフレームＢＰ３，ＢＰ４，ＢＰ１１およびソースコネクタＴＰ２〜ＴＰ５についても同様である。ドレインフレームＢＰ１およびソースコネクタＴＰ１は、本実施形態において例えば第１および第２の導電性プレートに対応する。
半導体チップＣは、本実施形態において矩形の平面形状を有し、その周縁は４辺Ｓ１〜Ｓ４で構成される。
ソースコネクタＴＰ１は、図１の紙面左右の端部において下方に曲げられた後再び水平に延設され（図２参照）、この延設部分のそれぞれにソース端子ＳＴ１，ＳＴ２が設けられている。ソース端子ＳＴ１，ＳＴ２の底面は、ドレインフレームＢＰ１の裏面と同一面になるよう構成されている。
本実施形態における半導体装置１の特徴の一つは、ソースコネクタＴＰ１が半導体チップＣの周縁形状を構成する４辺Ｓ１〜Ｓ４にそれぞれ平行な４辺Ｓ１１〜Ｓ１４を周縁とする矩形状を有し、これらの辺のうち、Ｙ方向に延在し、Ｘ方向で互いに対向する辺Ｓ１１，Ｓ１３の部分にソース端子ＳＴ１，ＳＴ２が設けられている点にある。
ドレイン端子ＤＴ１は、辺Ｓ１１，Ｓ１３に隣り合いＸ方向に延在する辺Ｓ１２に沿ったドレインフレームＢＰ１の一辺Ｓ５２に設けられている。
このように、本実施形態の半導体装置１によれば、ソースコネクタＴＰ１が、半導体チップ、および、ドレインフレームＢＰ１の対向する２辺Ｓ５１，Ｓ５３を覆うように配置され、さらに、ソースコネクタＴＰ１の平面形状の周縁をなす４辺Ｓ１１〜Ｓ１４のうち、一辺のみでなく、少なくとも２辺Ｓ１１，Ｓ１３に沿って複数のソース端子ＳＴ１，ＳＴ２がそれぞれ設けられているので、ソース電流がソースコネクタＴＰ１内でＳＴ１側とＳＴ２側の両方に流れる。これにより、ソースコネクタの電気抵抗を低減することが可能になる。
図２および図３は、図１に示す半導体装置１が配線基板２０１に実装されたモジュールの一例を示す。図２は、図１の切断線Ａ−Ａに沿った断面に対応する、モジュールＭ１の断面図であり、図３は、モジュールＭ１の斜視図である。図２および図３に示すモジュールＭ１において、半導体チップＣのソース電極ＥＳはソースコネクトＴＰ１を介しては配線基板２０１に電気的に接続される。半導体チップＣのゲート電極ＥＧはワイヤＷＲおよびゲート端子ＧＴを介して配線基板２０１に電気的に接続される。半導体チップＣのドレイン電極ＥＤは、ドレインフレームＢＰ１を介して配線基板２０１に電気的に接続される。
モジュールＭ１はまた、図２に示すように、半導体装置１を封止する樹脂Ｒを含む。
本実施形態のモジュールＭ１によれば、ソースコネクタの電気抵抗が低減された半導体装置１が配線基板２０１上に実装されたモジュールが提供される。この点は、後述する実施形態２乃至５の半導体装置１１、２乃至５を配線基板２０１に実装した場合も同様である。
図４は参考例である。図４の半導体装置１００は、ドレインフレームＢＰ１００と、ドレインフレームＢＰ１００上の半導体チップＣと、半導体チップＣ上のソースコネクタＴＰ１００とを含む。
本参考例の半導体装置１００において、ソースコネクタＴＰ１００の周縁形状を構成する４辺Ｓ１１０〜Ｓ１４０のうち、辺Ｓ１１０の側にのみソース端子ＳＴ１００が設けられている。
一般に、パッケージの電気抵抗は、ドレインフレームの電気抵抗とソースコネクタの電気抵抗とでその殆どが構成される。本参考例の半導体装置１００において、ドレイン電流は、ドレインフレームＢＰ１００から半導体チップＣ内を流れてソースコネクタＴＰ１００を通りソース端子ＳＴ１００に抜ける。このときドレインフレームＢＰ１００についてはドレイン端子ＤＴ１００から半導体チップＣまでの距離が短いために電気抵抗は低い。
しかしながら、ソース電流の経路は半導体チップＣのソース電極ＥＳからソースコネクタＴＰ１００のソース端子ＳＴ１００まであり、その距離がドレイン電流の経路に比べて長い。このため、ソースコネクタＴＰ１００の電気抵抗はドレインフレームＢＰ１００の電気抵抗に比べて高くなる。
そこで、本願発明者は、上述した実施形態１のように、ソースコネクタＴＰ１の周縁をなす４辺のうち少なくとも２辺のいずれにもソース端子を設けることにより、ソース電流がＳＴ１側とＳＴ２側の両方に流れるようにしてソースコネクタの電気抵抗を下げ、これに伴ってドレイン端子の位置を、ソース端子が設けられていない残余の辺に沿った位置に配置した。実施形態１の例では、ソースコネクタＴＰ１の辺Ｓ１２に沿った辺Ｓ５２にドレイン端子ＤＴ１を設けることにした。
ただし、ドレイン端子ＤＴ１は、辺Ｓ５２に沿ってのみ配置する必要は無く、辺Ｓ５２に対向する辺Ｓ５４の側にも配置することは可能である。
図５は、図１に示す実施形態１の半導体装置１の一変形例を示す。
図１との対比により明らかなように、本変形例の半導体装置１１は、ドレインフレームＢＰ１１の辺Ｓ５２に沿って設けられたドレイン端子ＤＴ１に加え、辺Ｓ５２に対向する辺Ｓ５４に沿って設けられたドレイン端子ＤＴ２をさらに含む。
このような構成により、本変形例の半導体装置１１によれば、ソースコネクタＴＰ１の電気抵抗の低減に加え、ドレインフレームＢＰ１１の電気抵抗の低減も併せて実現される。
（２）実施形態２
図６は、実施形態２による半導体装置の概略構成を示す上面図である。
図１との対比により明らかなように、本実施形態の半導体装置は、図１のソースコネクタＴＰ１に代えてソースコネクタＴＰ２を含む。ソースコネクタＴＰ２は、互いに対向する辺Ｓ１１，Ｓ１３に隣り合う辺Ｓ１４から外側へ延在しドレインフレームＢＴ１の辺Ｓ５４を覆う突出部２０を有し、この突出部２０にソース端子ＳＴ３がさらに設けられている。半導体装置２のその他の構成は、図1に示す半導体装置１と実質的に同一である。
このように、本実施形態の半導体装置２によれば、隣り合う３辺Ｓ１１，Ｓ１４，Ｓ１３にそれぞれ設けられたソース端子ＳＴ１〜ＳＴ３を含むので、ソース電流が３つの経路で流れる。これにより、ソースコネクタＴＰ２の電気抵抗をさらに低減することが可能になる。
（３）実施形態３
図７は、実施形態３による半導体装置の概略構成を示す上面図である。
図６との対比により明らかなように、本実施形態の半導体装置３は、図６のソースコネクタＴＰ２に代えてソースコネクタＴＰ３を含み、ドレインフレームＢＰ１に代えてドレインフレームＢＰ３を含む。
ソースコネクタＴＰ３は、辺Ｓ１４に対向する辺Ｓ１２から外側へ延在しドレインフレームＢＰ３の辺Ｓ６２を覆い、ドレインフレームＢＰ３側へ折れ曲がった後に外側へ水平に延在する突出部３０を有し、この突出部３０にソース端子ＳＴ４がさらに設けられている。
ドレインフレームＢＰ３は、４辺Ｓ６１〜Ｓ６４を周縁形状とする矩形状を有し、ドレイン端子ＤＴ３は裏面側に設けられている。
このように、本実施形態の半導体装置３によれば、隣り合う４辺Ｓ１１〜Ｓ１４の全てに沿ってそれぞれ設けられたソース端子ＳＴ１〜ＳＴ４を含むので、ソース電流が４つの経路で流れる。これにより、ソースコネクタＴＰ３の電気抵抗をより一層低減することが可能になる。
また、本実施形態の半導体装置３によれば、ソースコネクタＴＰ３が半導体チップＣおよびドレインフレームＢＰ３の大部分を覆うので、高効率での放熱も可能である。
（４）実施形態４
図８は、実施形態４による半導体装置の概略構成を示す上面図である。図１との対比により明らかなように、本実施形態の半導体装置４は、辺Ｓ５３にドレイン端子ＤＴ４が設けられたドレインフレームＢＰ４と、半導体チップＣと、ソースコネクタＴＰ４と、ゲート端子ＧＴと、を含む。
ソースコネクタＴＰ４は、Ｌ字型の平面形状を有し、互いに隣り合う２辺Ｓ１１，Ｓ１４に沿ってソース端子ＳＴ１，ＳＴ３がそれぞれ設けられている。
このように、本実施形態の半導体装置４によれば、ソースコネクタＴＰ４の周縁をなす４辺Ｓ１１〜Ｓ１４のうち、隣り合う２辺Ｓ１１，Ｓ１４に沿ってソース端子ＳＴ１，ＳＴ３がそれぞれ設けられているので、ソース電流はソースコネクタＴＰ４内でＳＴ１側とＳＴ３側の両方に流れる。これにより、ソースコネクタＴＰ４の電気抵抗を低減することが可能になる。
なお、本実施形態ではドレインフレームＢＰ４の辺Ｓ５３にドレイン端子ＤＴ４が設けられた形態を取り挙げたが、これに限ることなく例えば辺Ｓ５２にドレイン端子ＤＴ４を設けることとしてもよい。
（４）実施形態５
図９は、実施形態５による半導体装置の概略構成を示す上面図である。
本実施形態の半導体装置５は、図８のソースコネクタＴＰ４を紙面上下で反転させた形状に類似のＬ字形状を有するソースコネクタＴＰ５を有し、隣り合う２辺Ｓ１１，Ｓ１２に沿ってソース端子ＳＴ１，ＳＴ４がそれぞれ設けられている。半導体装置５の構成は、ソースコネクタＴＰ５のＬ字形状の配置方向が異なる点、ソース端子ＳＴ１，ＳＴ４が辺Ｓ１１，Ｓ１２に沿って設けられている点を除いて、図８に示す半導体装置４の構成と実質的に同一である。
本実施形態の半導体装置５によれば、このような構成によってもソースコネクタＴＰ５の電気抵抗を低減することが可能になる。
なお、本実施形態においても、ドレインフレームＢＰ４のドレイン端子ＤＴ４は、辺Ｓ５３に限ることなく例えば辺Ｓ５４に設けてもよい。
以上述べた少なくともひとつの実施形態の半導体装置によれば、ソースコネクタの周縁を構成する第１乃至第４の辺のうち、少なくとも２辺に沿って設けられソース電極に接続されたソース端子をソースコネクタが持つことにより、ソースコネクタの電気抵抗を低減することが可能になる。
また、以上述べた少なくともひとつの実施形態のモジュールによれば、ソースコネクタの電気抵抗が低減された半導体装置が実装されたモジュールが提供される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１〜５，１１…半導体装置、２０１…配線基板、ＢＰ１，ＢＰ３，ＢＰ４，ＢＰ１１…ドレインフレーム、ＤＴ１，ＤＴ３，ＤＴ４…ドレイン端子、ＥＤ…ドレイン電極、ＥＧ…ゲート電極、ＥＳ…ソース電極、ＧＴ…ゲート端子、Ｍ１…モジュール、Ｓ１１〜Ｓ１４…ソースコネクタの周縁の４辺、ＳＴ１〜ＳＴ４…ソース端子、ＴＰ１〜ＴＰ５…ソースコネクタ。

Claims (11)

  1. 半導体チップと、
    前記半導体チップが搭載され、周縁が少なくとも４辺で構成される第１の導電性プレートと、
    前記半導体チップと、前記第１の導電性プレートの少なくとも２辺と、を覆う第２の導電性プレートと、
    を備える半導体装置。
  2. 前記半導体チップは、第１乃至第３の電極を有し、
    前記第１の導電性プレートは、前記第１の電極に電気的に接続された第１の端子を有し、
    前記第２の電極に接続された第２の端子をさらに備え、
    前記第２の導電性プレートは、前記少なくとも２辺に設けられた第３の端子を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の端子は、前記２辺にそれぞれ隣接する他の２辺の少なくとも１辺に沿って設けられることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１の端子は、前記他の２辺のそれぞれに沿って設けられることを特徴とする請求項３に記載の半導体装置。
  5. 前記半導体チップは、第１乃至第３の電極を有し、
    前記第１の導電性プレートは、前記第１の電極に電気的に接続された第１の端子を有し、
    前記第２の電極に接続された第２の端子をさらに備え、前記第２の導電性プレートは、前記４辺のうち隣り合う２辺に沿って設けられた第３の端子を有することを特徴とする請求項１に記載の半導体装置。
  6. 前記第１の端子は、前記隣り合う２辺以外の残余の辺のいずれかに沿って設けられることを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体チップは、第１乃至第３の電極を有し、
    前記第１の導電性プレートは、前記第１の電極に電気的に接続された第１の端子を有し、
    前記第２の電極に接続された第２の端子をさらに備え、
    前記第２の導電性プレートは、は、前記４辺のうち隣り合う３辺に沿って設けられた第３の端子を有することを特徴とする請求項１に記載の半導体装置。
  8. 前記第１の端子は、前記隣り合う３辺以外の残余の辺に沿って設けられることを特徴とする請求項７に記載の半導体装置。
  9. 前記半導体チップは、第１乃至第３の電極を有し、
    前記第１の導電性プレートは、前記第１の電極に電気的に接続された第１の端子を有し、
    前記第２の電極に接続された第２の端子をさらに備え、
    前記第２の導電性プレートは、は、前記４辺のそれぞれに沿って設けられた第３の端子を有することを特徴とする請求項１に記載の半導体装置。
  10. 前記第１の端子は、前記第１の導電性プレートの裏面に設けられることを特徴とする請求項９に記載の半導体装置。
  11. 請求項１乃至１０のいずれかに記載の半導体装置と、
    前記半導体装置が実装された基板と、
    を備えるモジュール。
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