JP2002184791A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JP2002184791A JP2002184791A JP2000379567A JP2000379567A JP2002184791A JP 2002184791 A JP2002184791 A JP 2002184791A JP 2000379567 A JP2000379567 A JP 2000379567A JP 2000379567 A JP2000379567 A JP 2000379567A JP 2002184791 A JP2002184791 A JP 2002184791A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- pad
- semiconductor
- corners
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
Abstract
(57)【要約】
【課題】 １つの母材上に複数個の半導体チップおよび
他の部品を半田接合により実装する場合に、半導体チッ
プの接合位置を高い精度で保ち、適切な半田の厚みと半
田中のボイドの低減を図るとともに、少ない工数でかつ
短い工程時間で、少ない装置の台数により、半導体チッ
プおよび他の部品を高い実装密度で半田接合できる半導
体デバイスを提供する。 【解決手段】 母材３１上にパッド３２を設け、該パッ
ド３２上に上面視が四角形の半導体チップ３４を半田接
合した半導体デバイスにおいて、前記パッド３２は、前
記半導体チップ３４の対角線上の両角部の位置に該半導
体チップ３４の角部と一致またはそれより僅かに外側に
広がる位置決め用角部３５を有し、これらの位置決め用
角部３５以外のパッド３２外周縁部は、前記角部よりさ
らに外側に広がっている構造とした。
他の部品を半田接合により実装する場合に、半導体チッ
プの接合位置を高い精度で保ち、適切な半田の厚みと半
田中のボイドの低減を図るとともに、少ない工数でかつ
短い工程時間で、少ない装置の台数により、半導体チッ
プおよび他の部品を高い実装密度で半田接合できる半導
体デバイスを提供する。 【解決手段】 母材３１上にパッド３２を設け、該パッ
ド３２上に上面視が四角形の半導体チップ３４を半田接
合した半導体デバイスにおいて、前記パッド３２は、前
記半導体チップ３４の対角線上の両角部の位置に該半導
体チップ３４の角部と一致またはそれより僅かに外側に
広がる位置決め用角部３５を有し、これらの位置決め用
角部３５以外のパッド３２外周縁部は、前記角部よりさ
らに外側に広がっている構造とした。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスに関
し、特に半導体チップを搭載して半田接合するパッドに
関するものである。
し、特に半導体チップを搭載して半田接合するパッドに
関するものである。
【０００２】
【従来の技術】従来、半導体デバイスの製造組立て工程
において、母材（パッケージのリード端子を構成するリ
ードフレームや基板あるいは基板上に設けた放熱用のヒ
ートスプレッダ等）の上にパターン形成したパッド上に
半導体チップが搭載され半田付けされる。この半田付け
は、ダイボンダーあるいはリフロー半田付け装置を用い
て行われている。
において、母材（パッケージのリード端子を構成するリ
ードフレームや基板あるいは基板上に設けた放熱用のヒ
ートスプレッダ等）の上にパターン形成したパッド上に
半導体チップが搭載され半田付けされる。この半田付け
は、ダイボンダーあるいはリフロー半田付け装置を用い
て行われている。
【０００３】図３は、複数個の半導体チップおよび他の
部品を基板等に半田接合する場合の従来の半田付け工程
を示すフローチャートである。（Ａ）はリフロー半田付
け装置とダイボンダーを用いたフローであり、（Ｂ）は
半導体チップ用位置決め治具を用いたリフロー半田付け
方法のフローである。
部品を基板等に半田接合する場合の従来の半田付け工程
を示すフローチャートである。（Ａ）はリフロー半田付
け装置とダイボンダーを用いたフローであり、（Ｂ）は
半導体チップ用位置決め治具を用いたリフロー半田付け
方法のフローである。
【０００４】（Ａ）の場合、まず部品マウンタで複数の
電子部品を基板上に搭載し（ステップａ１）、これをリ
フロー半田付け装置で半田付けする（ステップａ２）。
次に種類の異なる半導体チップＡ，Ｂ，Ｃ，．．．ごと
にそれぞれ異なるダイボンダーＡ，Ｂ，Ｃ，．．．を用
いて各半導体チップを半田付けする（ステップａ３，ａ
４，ａ５，．．．）。
電子部品を基板上に搭載し（ステップａ１）、これをリ
フロー半田付け装置で半田付けする（ステップａ２）。
次に種類の異なる半導体チップＡ，Ｂ，Ｃ，．．．ごと
にそれぞれ異なるダイボンダーＡ，Ｂ，Ｃ，．．．を用
いて各半導体チップを半田付けする（ステップａ３，ａ
４，ａ５，．．．）。
【０００５】（Ｂ）の場合、まず部品マウンタで複数の
電子部品を基板上に搭載する（ステップｂ１）。続いて
基板上に半導体チップ用実装治具（図４参照）をセット
する（ステップｂ２）。次に半導体チップ用マウンタで
複数個の半導体チップを実装治具内に搭載する（ステッ
プｂ３）。次に、リフロー半田付け装置で半導体チップ
および電子部品を同時に半田付けする（ステップｂ
４）。その後、実装治具を取外す（ステップｂ５）。
電子部品を基板上に搭載する（ステップｂ１）。続いて
基板上に半導体チップ用実装治具（図４参照）をセット
する（ステップｂ２）。次に半導体チップ用マウンタで
複数個の半導体チップを実装治具内に搭載する（ステッ
プｂ３）。次に、リフロー半田付け装置で半導体チップ
および電子部品を同時に半田付けする（ステップｂ
４）。その後、実装治具を取外す（ステップｂ５）。
【０００６】図４は、上記図３（Ｂ）の場合の半導体チ
ップ用実装治具の使用例を示す。図４（Ａ）は平面図、
（Ｂ）は側面図、（Ｃ）は半導体チップ搭載部分の断面
図、（Ｄ）は実装治具を外した状態の平面図である。
ップ用実装治具の使用例を示す。図４（Ａ）は平面図、
（Ｂ）は側面図、（Ｃ）は半導体チップ搭載部分の断面
図、（Ｄ）は実装治具を外した状態の平面図である。
【０００７】基板１上に、複数の電子部品２が搭載され
る。基板１上の半導体チップ取付け部分に実装治具３が
セットされる。この実装治具３は、電子部品２の搭載部
分が開口するとともに、四角形の半導体チップ４の搭載
位置が各半導体チップごとに開口している。この開口部
５は、半導体チップ４の形状に対応した四角形であり、
半導体チップ４の位置ずれ許容範囲のマージン分だけ半
導体チップ４の外形より大きく開口する。半導体チップ
４は、（Ｃ）に示すように、基板１上にパターニング形
成されたパッド６上に半田７を介して搭載される。各開
口部５に重し８が半導体チップ４の上から載せられる。
このような実装治具３により、半田が溶融したときの半
導体チップ４の位置ずれや傾きが防止されるとともに、
パッド面積を大きくしてボイド発生を抑えることができ
る。
る。基板１上の半導体チップ取付け部分に実装治具３が
セットされる。この実装治具３は、電子部品２の搭載部
分が開口するとともに、四角形の半導体チップ４の搭載
位置が各半導体チップごとに開口している。この開口部
５は、半導体チップ４の形状に対応した四角形であり、
半導体チップ４の位置ずれ許容範囲のマージン分だけ半
導体チップ４の外形より大きく開口する。半導体チップ
４は、（Ｃ）に示すように、基板１上にパターニング形
成されたパッド６上に半田７を介して搭載される。各開
口部５に重し８が半導体チップ４の上から載せられる。
このような実装治具３により、半田が溶融したときの半
導体チップ４の位置ずれや傾きが防止されるとともに、
パッド面積を大きくしてボイド発生を抑えることができ
る。
【０００８】この状態で基板１全体をリフロー半田付け
装置内で加熱すると、半田７が溶融して半導体チップ４
がパッド６上に融着し、これを冷却して実装治具３を取
外すことにより、（Ｄ）に示すように各半導体チップ４
が基板１上のパッド６上に固着される。
装置内で加熱すると、半田７が溶融して半導体チップ４
がパッド６上に融着し、これを冷却して実装治具３を取
外すことにより、（Ｄ）に示すように各半導体チップ４
が基板１上のパッド６上に固着される。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来のダイボンダーを用いる半田付け方法（図３（Ａ））
では、１つの母材に複数個の半導体チップを実装する場
合、複数回の半田付け操作が必要であり、異なるサイズ
の半導体チップを実装する場合には、それぞれのサイズ
に応じた複数台のダイボンダーが必要になる。また、同
じ母材上に半導体チップ以外に他の部品を実装する場合
には、ダイボンダーによる半田付け工程とは別にリフロ
ー半田付け工程が必要になる。このため、工程時間が長
くなり、また装置が複数台必要となって設備費用が大き
くなるとともに装置の設置占有面積が大きくなる等の問
題を生じる。
来のダイボンダーを用いる半田付け方法（図３（Ａ））
では、１つの母材に複数個の半導体チップを実装する場
合、複数回の半田付け操作が必要であり、異なるサイズ
の半導体チップを実装する場合には、それぞれのサイズ
に応じた複数台のダイボンダーが必要になる。また、同
じ母材上に半導体チップ以外に他の部品を実装する場合
には、ダイボンダーによる半田付け工程とは別にリフロ
ー半田付け工程が必要になる。このため、工程時間が長
くなり、また装置が複数台必要となって設備費用が大き
くなるとともに装置の設置占有面積が大きくなる等の問
題を生じる。
【００１０】一方、リフロー半田付け装置を使用した従
来の半田付け方法（図３（Ｂ））では、半導体チップ用
の実装治具を用いるため、これをセットしたり取外すた
めのプロセスが増え作業が面倒になる。また、この実装
治具を装着した状態で基板を加熱および冷却するため、
実装治具の熱容量の分だけ加熱時間および冷却時間が増
え適正な温度プロファイルが得られなくなって、半田付
けの信頼性を低下させるとともに半導体チップや他の電
子部品の特性に影響を及ぼすおそれがある。また、各半
導体チップごとに実装治具に開口部を設けて半導体チッ
プを取付けるため、半導体チップの実装密度が制限さ
れ、かつ、この実装治具を避けて他の部品を取付けなけ
ればならないため、他の部品の実装密度も低下する。
来の半田付け方法（図３（Ｂ））では、半導体チップ用
の実装治具を用いるため、これをセットしたり取外すた
めのプロセスが増え作業が面倒になる。また、この実装
治具を装着した状態で基板を加熱および冷却するため、
実装治具の熱容量の分だけ加熱時間および冷却時間が増
え適正な温度プロファイルが得られなくなって、半田付
けの信頼性を低下させるとともに半導体チップや他の電
子部品の特性に影響を及ぼすおそれがある。また、各半
導体チップごとに実装治具に開口部を設けて半導体チッ
プを取付けるため、半導体チップの実装密度が制限さ
れ、かつ、この実装治具を避けて他の部品を取付けなけ
ればならないため、他の部品の実装密度も低下する。
【００１１】本発明は上記従来技術を考慮したものであ
って、１つの母材上に複数個の半導体チップおよび他の
部品を半田接合により実装する場合に、半導体チップの
接合位置を高い精度で保ち、適切な半田の厚みと半田中
のボイドの低減を図るとともに、少ない工数でかつ短い
工程時間で、少ない装置の台数により、半導体チップお
よび他の部品を高い実装密度で半田接合できる半導体デ
バイスの提供を目的とする。
って、１つの母材上に複数個の半導体チップおよび他の
部品を半田接合により実装する場合に、半導体チップの
接合位置を高い精度で保ち、適切な半田の厚みと半田中
のボイドの低減を図るとともに、少ない工数でかつ短い
工程時間で、少ない装置の台数により、半導体チップお
よび他の部品を高い実装密度で半田接合できる半導体デ
バイスの提供を目的とする。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、母材上にパッドを設け、該パッド上に
上面視が四角形の半導体チップを半田接合した半導体デ
バイスにおいて、前記パッドは、前記半導体チップの対
角線上の両角部の位置に該半導体チップの角部と一致ま
たはそれより僅かに外側に広がる位置決め用角部を有
し、これらの位置決め用角部以外のパッド外周縁部は、
前記角部よりさらに外側に広がっていることを特徴とす
る半導体デバイスを提供する。
め、本発明では、母材上にパッドを設け、該パッド上に
上面視が四角形の半導体チップを半田接合した半導体デ
バイスにおいて、前記パッドは、前記半導体チップの対
角線上の両角部の位置に該半導体チップの角部と一致ま
たはそれより僅かに外側に広がる位置決め用角部を有
し、これらの位置決め用角部以外のパッド外周縁部は、
前記角部よりさらに外側に広がっていることを特徴とす
る半導体デバイスを提供する。
【００１３】この構成によれば、半導体チップの少なく
とも一方の対角線上の両角部に対応して、半導体チップ
の角部と一致または位置ずれ許容範囲内で半導体チップ
の角部より僅かに外側に広がる位置決め用角部をパッド
に設けたため、パッド上で半田が溶融した場合に、半導
体チップは所定の位置決めされた位置に保持され、これ
を冷却したときに高精度の接合位置が保たれる。また、
この位置決め用角部以外のパッドはさらに外側に広がっ
ているため、半田の濡れ面積が大きくなってボイドが減
少する。なお、半田の濡れ面積（パッドとの接触面積）
が大きくなるとボイドの発生が抑制されることは、実験
的に確認されている。
とも一方の対角線上の両角部に対応して、半導体チップ
の角部と一致または位置ずれ許容範囲内で半導体チップ
の角部より僅かに外側に広がる位置決め用角部をパッド
に設けたため、パッド上で半田が溶融した場合に、半導
体チップは所定の位置決めされた位置に保持され、これ
を冷却したときに高精度の接合位置が保たれる。また、
この位置決め用角部以外のパッドはさらに外側に広がっ
ているため、半田の濡れ面積が大きくなってボイドが減
少する。なお、半田の濡れ面積（パッドとの接触面積）
が大きくなるとボイドの発生が抑制されることは、実験
的に確認されている。
【００１４】好ましい構成例では、前記半導体チップ
は、リフロー半田付け方法により前記パッド上に接合さ
れることを特徴としている。
は、リフロー半田付け方法により前記パッド上に接合さ
れることを特徴としている。
【００１５】この構成によれば、半導体チップの接合方
法として、パッド上で一旦クリーム半田等を加熱溶融さ
せこれを冷却するリフロー半田方法を用いるため、パッ
ド上での位置決めや、ボイド低減に関し特に顕著な効果
が得られる。
法として、パッド上で一旦クリーム半田等を加熱溶融さ
せこれを冷却するリフロー半田方法を用いるため、パッ
ド上での位置決めや、ボイド低減に関し特に顕著な効果
が得られる。
【００１６】さらに好ましい構成例では、前記半導体チ
ップは１辺が約２．５ｍｍ以上であることを特徴として
いる。
ップは１辺が約２．５ｍｍ以上であることを特徴として
いる。
【００１７】この構成によれば、１辺が約２．５ｍｍ以
上の半導体チップの場合、そのまま所定の割合のマージ
ン幅で半導体チップの形状に対応してパッドを半導体チ
ップの外側に広げると、半田が溶融したときの半導体チ
ップの位置ずれ量が大きくなり過ぎてワイヤボンディン
グ工程等で支障を来たすため、このような位置ずれを抑
える本発明の位置決め用角部の効果が特に大きくなる。
１辺の長さが約２．５ｍｍ以下であれば、パッドのマー
ジン幅も小さくなるため、位置ずれ量も小さくなって接
合位置精度は充分高く維持できる。
上の半導体チップの場合、そのまま所定の割合のマージ
ン幅で半導体チップの形状に対応してパッドを半導体チ
ップの外側に広げると、半田が溶融したときの半導体チ
ップの位置ずれ量が大きくなり過ぎてワイヤボンディン
グ工程等で支障を来たすため、このような位置ずれを抑
える本発明の位置決め用角部の効果が特に大きくなる。
１辺の長さが約２．５ｍｍ以下であれば、パッドのマー
ジン幅も小さくなるため、位置ずれ量も小さくなって接
合位置精度は充分高く維持できる。
【００１８】さらに好ましい構成例では、前記半導体チ
ップは電力用半導体チップであることを特徴としてい
る。
ップは電力用半導体チップであることを特徴としてい
る。
【００１９】この構成によれば、ボイドによる半田接合
面の抵抗増加が特に問題となる半導体電力変換装置等の
大きい電力を扱い大きな電流が流れる電力用半導体チッ
プに本発明を適用した場合に、ボイド低減の効果が特に
大きくなる。
面の抵抗増加が特に問題となる半導体電力変換装置等の
大きい電力を扱い大きな電流が流れる電力用半導体チッ
プに本発明を適用した場合に、ボイド低減の効果が特に
大きくなる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明に係
る半導体デバイスについて説明する。図１は本発明に係
る半導体デバイスの例を示し、（Ａ）〜（Ｄ）はそれぞ
れ別の例の上面図、（Ｅ）は（Ａ）のＥ−Ｅ方向から見
た側面図である。
る半導体デバイスについて説明する。図１は本発明に係
る半導体デバイスの例を示し、（Ａ）〜（Ｄ）はそれぞ
れ別の例の上面図、（Ｅ）は（Ａ）のＥ−Ｅ方向から見
た側面図である。
【００２１】半導体チップ３４は、（Ｅ）に示すよう
に、基板３１上にパターニング形成されたパッド３２上
に半田３３により接合される。このパッド３２の形状
は、（Ａ）の形状例では、半導体チップ３４の４つの各
角部に位置決め用角部３５が形成される。この位置決め
用角部３５は、半導体チップ３４の角部と一致または位
置ずれ許容範囲内で半導体チップ３４の角部より僅かに
外側に広がっている。これにより、パッド３２上で半田
３３が溶融した場合に、半導体チップ３４は所定の位置
決めされた位置に保持され、これを冷却したときに高精
度の接合位置が保たれる。これらの４ヶ所の位置位置決
め用角部３５以外のパッド３２周縁は外側に大きく広が
っている。これにより、溶融半田の面積が広がってボイ
ド発生率が低減する。
に、基板３１上にパターニング形成されたパッド３２上
に半田３３により接合される。このパッド３２の形状
は、（Ａ）の形状例では、半導体チップ３４の４つの各
角部に位置決め用角部３５が形成される。この位置決め
用角部３５は、半導体チップ３４の角部と一致または位
置ずれ許容範囲内で半導体チップ３４の角部より僅かに
外側に広がっている。これにより、パッド３２上で半田
３３が溶融した場合に、半導体チップ３４は所定の位置
決めされた位置に保持され、これを冷却したときに高精
度の接合位置が保たれる。これらの４ヶ所の位置位置決
め用角部３５以外のパッド３２周縁は外側に大きく広が
っている。これにより、溶融半田の面積が広がってボイ
ド発生率が低減する。
【００２２】（Ｂ）の形状例では、半導体チップ３４の
一つの対角線上で対向する２ヶ所の角部にのみ位置決め
用角部３５が形成される。この（Ｂ）の例では、対向す
る２ヶ所の位置決め用角部３５により半導体チップ３４
が位置決めされるとともに、パッド３２の広がり面積を
大きくすることができ、ボイド発生率がさらに低減す
る。
一つの対角線上で対向する２ヶ所の角部にのみ位置決め
用角部３５が形成される。この（Ｂ）の例では、対向す
る２ヶ所の位置決め用角部３５により半導体チップ３４
が位置決めされるとともに、パッド３２の広がり面積を
大きくすることができ、ボイド発生率がさらに低減す
る。
【００２３】（Ｃ）の形状例は、パッド３２の外形をほ
ぼ円形として、半導体チップ３４の４ヶ所の角部に位置
決め用角部３５を形成したものである。
ぼ円形として、半導体チップ３４の４ヶ所の角部に位置
決め用角部３５を形成したものである。
【００２４】（Ｄ）の形状例は、（Ｃ）の形状を変更し
て、対向する２ヶ所の角部にのみ位置決め用角部３５を
設け、他方の対向する２ヶ所の角部を外側に広げたもの
である。これら（Ｃ）、（Ｄ）のパッド３２の作用効果
は上記（Ａ）、（Ｂ）と同様である。
て、対向する２ヶ所の角部にのみ位置決め用角部３５を
設け、他方の対向する２ヶ所の角部を外側に広げたもの
である。これら（Ｃ）、（Ｄ）のパッド３２の作用効果
は上記（Ａ）、（Ｂ）と同様である。
【００２５】このように本発明では、従来のように位置
決め用治具を用いることなく高精度で半導体チップの位
置決めができるとともに、リフロー半田接合における溶
融半田による位置ずれを起こさずにパッド面積を大きく
してボイド発生を低減できる。特にボイドによる抵抗増
加の影響が大きい電力用半導体チップに適用すれば顕著
な効果が得られる。
決め用治具を用いることなく高精度で半導体チップの位
置決めができるとともに、リフロー半田接合における溶
融半田による位置ずれを起こさずにパッド面積を大きく
してボイド発生を低減できる。特にボイドによる抵抗増
加の影響が大きい電力用半導体チップに適用すれば顕著
な効果が得られる。
【００２６】図２は本発明に係る半導体デバイスの半田
付け工程を示すフローチャートである。まず半導体チッ
プマウンタと部品マウンタで複数の半導体チップと電子
部品を基板上に搭載する（ステップｓ１）。次に、リフ
ロー半田付け装置で半導体チップおよび電子部品を同時
に半田付けする（ステップｓ２）。このように、本発明
では、少ない工数でかつ短い工程時間で半導体チップお
よび他の部品を高い実装密度で半田接合することができ
る。
付け工程を示すフローチャートである。まず半導体チッ
プマウンタと部品マウンタで複数の半導体チップと電子
部品を基板上に搭載する（ステップｓ１）。次に、リフ
ロー半田付け装置で半導体チップおよび電子部品を同時
に半田付けする（ステップｓ２）。このように、本発明
では、少ない工数でかつ短い工程時間で半導体チップお
よび他の部品を高い実装密度で半田接合することができ
る。
【００２７】
【発明の効果】以上説明したように、本発明では、半導
体チップの少なくとも一方の対角線上の両角部に対応し
て、半導体チップの角部と一致または位置ずれ許容範囲
内で半導体チップの角部より僅かに外側に広がる位置決
め用角部をパッドに設けたため、パッド上で半田が溶融
した場合に、半導体チップは所定の位置決めされた位置
に保持され、これを冷却したときに高精度の接合位置が
保たれる。また、この位置決め用角部以外のパッドはさ
らに外側に広がっているため、半田の濡れ面積が大きく
なってボイドが減少する。
体チップの少なくとも一方の対角線上の両角部に対応し
て、半導体チップの角部と一致または位置ずれ許容範囲
内で半導体チップの角部より僅かに外側に広がる位置決
め用角部をパッドに設けたため、パッド上で半田が溶融
した場合に、半導体チップは所定の位置決めされた位置
に保持され、これを冷却したときに高精度の接合位置が
保たれる。また、この位置決め用角部以外のパッドはさ
らに外側に広がっているため、半田の濡れ面積が大きく
なってボイドが減少する。
【図１】 本発明に係る半導体デバイスの例を示し、
（Ａ）〜（Ｄ）はそれぞれ別の例の上面図、（Ｅ）は
（Ａ）のＥ−Ｅ方向から見た側面図。
（Ａ）〜（Ｄ）はそれぞれ別の例の上面図、（Ｅ）は
（Ａ）のＥ−Ｅ方向から見た側面図。
【図２】 本発明に係る半導体デバイスの半田付け工程
を示すフローチャート。
を示すフローチャート。
【図３】 複数個の半導体チップおよび他の部品を基板
等に半田接合する場合の従来の半田付け工程を示すフロ
ーチャート。
等に半田接合する場合の従来の半田付け工程を示すフロ
ーチャート。
【図４】 図３（Ｂ）の場合の半導体チップ用実装治具
の使用例を示す図。
の使用例を示す図。
１：基板、２：電子部品、３：実装治具、４：半導体チ
ップ、５：開口部、６：パッド、７：半田、８：重し、
３１：基板、３２：パッド、３３：半田、３４：半導体
チップ、３５：位置決め用角部。
ップ、５：開口部、６：パッド、７：半田、８：重し、
３１：基板、３２：パッド、３３：半田、３４：半導体
チップ、３５：位置決め用角部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉川 孝夫 静岡県磐田市新貝2500番地 ヤマハ発動機 株式会社内 Ｆターム(参考） 5F047 AA01 AA11 AA17 AB04 BA01
Claims (4)
- 【請求項１】母材上にパッドを設け、該パッド上に上面
視が四角形の半導体チップを半田接合した半導体デバイ
スにおいて、 前記パッドは、前記半導体チップの対角線上の両角部の
位置に該半導体チップの角部と一致またはそれより僅か
に外側に広がる位置決め用角部を有し、 これらの位置決め用角部以外のパッド外周縁部は、前記
角部よりさらに外側に広がっていることを特徴とする半
導体デバイス。 - 【請求項２】前記半導体チップは、リフロー半田付け方
法により前記パッド上に接合されることを特徴とする請
求項１に記載の半導体デバイス。 - 【請求項３】前記半導体チップは１辺が約２．５ｍｍ以
上であることを特徴とする請求項１または２に記載の半
導体デバイス。 - 【請求項４】前記半導体チップは電力用半導体チップで
あることを特徴とする請求項１，２または３に記載の半
導体デバイス。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000379567A JP2002184791A (ja) | 2000-12-14 | 2000-12-14 | 半導体デバイス |
| US10/022,297 US6798078B2 (en) | 2000-12-14 | 2001-12-12 | Power control device with semiconductor chips mounted on a substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000379567A JP2002184791A (ja) | 2000-12-14 | 2000-12-14 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002184791A true JP2002184791A (ja) | 2002-06-28 |
Family
ID=18847908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000379567A Pending JP2002184791A (ja) | 2000-12-14 | 2000-12-14 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002184791A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119437B2 (en) | 2002-12-26 | 2006-10-10 | Yamaha Hatsudoki Kabushiki Kaisha | Electronic substrate, power module and motor driver |
| JP2013105848A (ja) * | 2011-11-11 | 2013-05-30 | Denso Corp | はんだ付け装置 |
| JP2014232839A (ja) * | 2013-05-30 | 2014-12-11 | 新電元工業株式会社 | 電子部品の接続構造及び接続方法 |
| JP2021150420A (ja) * | 2020-03-18 | 2021-09-27 | 株式会社東芝 | 半導体装置 |
-
2000
- 2000-12-14 JP JP2000379567A patent/JP2002184791A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7119437B2 (en) | 2002-12-26 | 2006-10-10 | Yamaha Hatsudoki Kabushiki Kaisha | Electronic substrate, power module and motor driver |
| JP2013105848A (ja) * | 2011-11-11 | 2013-05-30 | Denso Corp | はんだ付け装置 |
| JP2014232839A (ja) * | 2013-05-30 | 2014-12-11 | 新電元工業株式会社 | 電子部品の接続構造及び接続方法 |
| JP2021150420A (ja) * | 2020-03-18 | 2021-09-27 | 株式会社東芝 | 半導体装置 |
| JP7278986B2 (ja) | 2020-03-18 | 2023-05-22 | 株式会社東芝 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102097339B (zh) | 半导体器件及其制造方法 | |
| TWI549204B (zh) | Manufacturing method of semiconductor device | |
| US20060255473A1 (en) | Flip chip interconnect solder mask | |
| JP2756184B2 (ja) | 電子部品の表面実装構造 | |
| JP7214966B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0810716B2 (ja) | 電子パッケージ | |
| US8524531B2 (en) | System and method for improving solder joint reliability in an integrated circuit package | |
| JP3347279B2 (ja) | 半導体装置およびその製造方法 | |
| EP0998175B1 (en) | Method for soldering Dpak-type electronic components to circuit boards | |
| JP2002184791A (ja) | 半導体デバイス | |
| JPH0348435A (ja) | フリップチップ素子の実装構造 | |
| JP3813767B2 (ja) | 樹脂製配線基板及びその製造方法 | |
| US6798078B2 (en) | Power control device with semiconductor chips mounted on a substrate | |
| JP3410199B2 (ja) | 接続部材の橋絡防止装置並びにこれを有する半導体集積回路及び実装基板 | |
| JP4225164B2 (ja) | 配線基板の製造方法 | |
| JPH0983128A (ja) | 半導体モジュールの接合構造 | |
| JPH08316619A (ja) | プリント配線板及びその製造方法 | |
| KR100499336B1 (ko) | 플립칩 패키지소자와 제조방법 | |
| JPH06140540A (ja) | ヒートシンク及びそのヒートシンクを用いた半導体装置の実装方法 | |
| JPH0742964U (ja) | 半導体素子収納用パッケージ | |
| JP2003031614A (ja) | 半導体デバイス、半導体モジュール及びこれらの実装方法 | |
| KR101891594B1 (ko) | 솔더일체형금속레이어, 이를 포함하는 솔더일체형pcb 및 솔더접합방법 | |
| JPH07297363A (ja) | 混成集積回路実装基板及びその部品実装方法 | |
| JPH05206359A (ja) | 半導体電子部品及び半導体電子部品の実装方法 | |
| JP2595881B2 (ja) | 表面実装型集積回路パッケージのリード端子の固着方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20060419 |
|
| RD02 | Notification of acceptance of power of attorney |
Effective date: 20060419 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070614 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071212 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20081111 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20090317 Free format text: JAPANESE INTERMEDIATE CODE: A02 |