CN102097339B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102097339B
CN102097339B CN201010578397.4A CN201010578397A CN102097339B CN 102097339 B CN102097339 B CN 102097339B CN 201010578397 A CN201010578397 A CN 201010578397A CN 102097339 B CN102097339 B CN 102097339B
Authority
CN
China
Prior art keywords
circuit board
interarea
heating panel
semiconductor device
protuberance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201010578397.4A
Other languages
English (en)
Other versions
CN102097339A (zh
Inventor
高桥典之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN102097339A publication Critical patent/CN102097339A/zh
Application granted granted Critical
Publication of CN102097339B publication Critical patent/CN102097339B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，改善了半导体器件的散热特性，并提高了可靠性。该半导体器件具有：布线基板、在布线基板的通孔内插入了凸部的散热板、安装在散热板的凸部上的半导体芯片、以及连接半导体芯片的电极垫和布线基板的焊接引线的焊线。还具有：覆盖布线基板上表面的一部分的封装部、覆盖包含半导体芯片与焊线的布线基板的下表面的一部分的封装部以及设置在布线基板的下表面的焊球。在制造半导体器件时，以凸部位于通孔内的方式将散热板布置在布线基板的上表面一侧，并通过拓宽凸部的主面上的槽，以使凸部敛缝并固定到布线基板上。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。特别是涉及一种适用于高散热性半导体封装体及其制造方法的有效技术。
背景技术
将半导体芯片安装在布线基板上，并用焊线将半导体芯片的电极和布线基板的连接端子电连接以后，再对半导体芯片与焊线进行树脂封装，将焊球连接在布线基板的背面，由此即制造出BGA封装体形态的半导体器件。
在日本特开平11-163230号公报(专利文献1)中公开了以下的半导体器件的技术，即在所述半导体器件中，半导体芯片以面朝下的结构布置在封装体基板的开孔部，半导体芯片的背面与封装体基板的背面与热传导材料接触，且半导体芯片上的焊垫和封装体基板上的外部端子电连接。
专利文献1：日本特开平11-163230号公报
发明内容
根据本申请发明人的研究结果，得知以下情况。
与使用由金属制成的引线框，并将半导体芯片安装在所述引线框上的半导体器件相比，使用具有绝缘层的布线基板并将半导体芯片安装在所述布线基板上的半导体器件的散热性低。
因此，对于使用布线基板制成的半导体器件的散热对策一般考虑如下：先在布线基板的安装面上设置散热用外部端子(焊球)，使热通过所述散热用外部端子从半导体器件向安装基板(安装有半导体器件的安装基板)散出。
但是，在所述半导体器件的情况下，需要事先在安装基板一侧设置与散热用外部端子电连接的凸起焊盘(电极垫)，因而导致安装基板的布线布局的自由度降低。
因此，本申请发明人按照上述专利文献1所记载的做法，对上述专利文献1所记载的发明内容做了研究探讨，即：将由金属制成的散热板作为热传导材料固定在布线基板上，再将半导体芯片安装到所述散热板上。专利文献1所述的结构不仅能够提高散热性，还可通过在将半导体器件安装在安装基板以后，再将其他散热材料(散热器，heat sink)连接在所述散热板上的方式，进一步提高散热性。
但是，如所述专利文献1可知，在将散热板粘结在布线基板的方法中，由于将半导体芯片安装到所述散热板时产生的热或者负荷的影响等，有可能造成散热板从布线基板上脱落。布线基板和散热板的热膨胀系数不同也是造成所述不良现象的原因之一。布线基板与散热板都会因受热的影响而膨胀和收缩，但是由于所述膨胀和收缩量互不相同，所以应力会集中在粘结层，而导致所述粘结层出现断裂。而且，在将突出的芯片安装部(散热板的芯片安装部)插入布线基板的通孔内时，考虑到散热板相对于布线基板的插入性问题，而在芯片安装部的侧面和布线基板的通孔的内壁之间形成间隙，所以支撑散热板的力就变小了。
本发明的目的在于，提供一种能够提高半导体器件的散热特性的技术。
本发明的另一目的在于，提供一种能够改善半导体器件可靠性的技术。
本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式的概要。
在具有代表性的实施方式的半导体器件的制造方法中，以散热板的凸部的侧面与布线基板的通孔的内壁对置的方式将散热板布置在布线基板的第一主面上以后，再将形成于散热板凸部的主面上的槽拓宽，使散热板凸部的侧面的一部分与布线基板的通孔的内壁接触，将散热板固定在布线基板上。
下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所得到的效果。
根据具有代表性的实施方式，能够提高半导体器件的散热特性。
可提高半导体器件的可靠性。
附图说明
图1所示的是本发明一实施方式中半导体器件的剖面图。
图2所示的是本发明一实施方式中半导体器件的剖面图。
图3所示的是本发明一实施方式中半导体器件的主要部分剖面图。
图4所示的是本发明一实施方式中半导体器件的主要部分剖面图。
图5所示的是本发明一实施方式中半导体器件的上表面图。
图6所示的是本发明一实施方式中半导体器件的下表面图。
图7所示的是本发明一实施方式中半导体器件的平面透视图(上表面图)。
图8所示的是本发明一实施方式中半导体器件的平面透视图(下表面图)。
图9所示的是本发明一实施方式中半导体器件的平面透视图(下表面图)。
图10所示的是本发明一实施方式中半导体器件的平面透视图(下表面图)。
图11所示的是本发明一实施方式中半导体器件所使用的布线基板的上表面图。
图12所示的是本发明一实施方式中半导体器件所使用的布线基板的下表面图。
图13所示的是本发明一实施方式中半导体器件所使用的散热板的上表面图。
图14所示的是本发明一实施方式中半导体器件所使用的散热板的下表面图。
图15所示的是本发明一实施方式中半导体器件所使用的散热板的侧视图。
图16所示的是本发明一实施方式中半导体器件所使用的散热板的剖面图。
图17所示的是本发明一实施方式中半导体器件所使用的散热板的剖面图。
图18所示的是本发明一实施方式中半导体器件安装例的剖面图。
图19所示的是本发明一实施方式中半导体器件其他安装例的剖面图。
图20所示的是本发明一实施方式中半导体器件更多其他安装例的剖面图。
图21所示的是本发明一实施方式中半导体器件更多其他安装例的剖面图。
图22所示的是本发明一实施方式中半导体器件制造工序的工序流程图。
图23所示的是本发明一实施方式中半导体器件制造工序中所使用的布线基板的上表面图(整体平面图)。
图24所示的是本发明一实施方式中半导体器件制造工序中所使用的布线基板的下表面图(整体平面图)。
图25所示的是图24的部分放大平面图(下表面图)。
图26所示的是图25的布线基板的剖面图。
图27所示的是本发明一实施方式中半导体器件制造工序中所使用的框的平面图。
图28所示的是图27中的框的剖面图。
图29所示的是本发明一实施方式中半导体器件制造工序中的平面图。
图30所示的是与图29相同的半导体器件制造工序中的剖面图。
图31所示的是接着图29的半导体器件制造工序中的平面图。
图32所示的是与图31相同的半导体器件制造工序中的剖面图。
图33所示的是接着图31的半导体器件制造工序中的平面图。
图34所示的是与图33相同的半导体器件制造工序中的剖面图。
图35所示的是接着图33的半导体器件制造工序中的平面图。
图36所示的是与图35相同的半导体器件制造工序中的平面图。
图37所示的是与图35相同的半导体器件制造工序中的剖面图。
图38所示的是接着图35的半导体器件制造工序中的平面图。
图39所示的是与图38相同的半导体器件制造工序中的剖面图。
图40所示的是接着图38的半导体器件制造工序中的平面图。
图41所示的是与图40相同的半导体器件制造工序中的平面图。
图42所示的是与图40相同的半导体器件制造工序中的剖面图。
图43所示的是接着图42的半导体器件制造工序中的剖面图。
图44所示的是即将进行切割工序前的状态的平面图。
图45所示的是即将进行切割工序前的状态的平面图。
图46所示的是接着图43的半导体器件制造工序中的剖面图。
图47所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图48所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图49所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图50所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图51所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图52所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图53所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图54所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图55所示的是步骤S5、S6中散热板4的布置工序及固定(敛缝)工序的说明图。
图56所示的是注塑工序的说明图。
图57所示的是注塑工序的说明图。
图58所示的是注塑工序的说明图。
图59所示的是注塑工序的说明图。
图60所示的是注塑工序的说明图。
图61所示的是注塑工序的说明图。
图62所示的是注塑工序的说明图。
图63所示的是注塑工序的说明图。
图64所示的是注塑工序的说明图。
图65所示的是注塑工序的说明图。
图66所示的是注塑工序的说明图。
图67所示的是注塑工序的说明图。
图68所示的是本发明的其他实施方式中半导体器件制造工序的工序流程图。
图69所示的是本发明的其他实施方式的半导体器件制造工序中的平面图。
图70所示的是与图69相同的半导体器件制造工序中的剖面图。
图71所示的是接着图69的半导体器件制造工序中的平面图。
图72所示的是与图71相同的半导体器件制造工序中的剖面图。
图73所示的是接着图71的半导体器件制造工序中的平面图。
图74所示的是与图73相同的半导体器件制造工序中的剖面图。
图75所示的是本发明的其他实施方式中半导体器件的剖面图。
图76所示的是图75中的半导体器件的另一剖面图。
图77所示的是本发明的其他实施方式中半导体器件的剖面图。
图78所示的是图77的半导体器件的另一剖面图。
图79所示的是图77中的半导体器件的上表面图。
图80所示的是图77中的半导体器件的下表面图。
图81所示的是图77中的半导体器件的平面透视图(下表面图)。
图82所示的是图77中的半导体器件的平面透视图(下表面图)。
图83所示的是本发明的其他实施方式中半导体器件制造工序的说明图。
图84所示的是本发明的其他实施方式中半导体器件制造工序的说明图。
图85所示的是本发明的其他实施方式中半导体器件制造工序的说明图。
图86所示的是本发明的其他实施方式中半导体器件制造工序的说明图。
图87所示的是本发明其他实施方式中半导体器件的剖面图。
图88所示的是图87中的半导体器件的另一剖面图。
图89所示的是图87中的半导体器件所使用的散热板的平面图。
符号说明
1，1a，1b，1c    半导体器件
2                布线基板
2a               上表面
2b               下表面
3                通孔
4                散热板
5                半导体芯片
5a                   表面
5b                   背面
7                    封装部
7a                   上表面
7c                   封装部
8                    封装部
8a                   主面
9                    焊球
11                   基材部
11a                  主面
11b                  背面
11c                  侧面
12                   凸部
12a                  主面
12b                  侧面
13                   支撑部
13a                  支撑面
14                   接合材
14a                  焊剂
14b                  银膏
15，15a，15b         间隙部
16                   槽
17                   个角
18，19               间隙
21                   安装基板
22，22a，22b，22c    基板侧端子
23                   导电性薄片
24                   罩体
25a，25b，25c        焊剂
26                芯片部件
27                半导体器件
28                外引线部
31                布线基板
31a               上表面
31b               下表面
32                半导体器件区域
41                框
42                框架
43，44            连结部
45                承载体
46                夹具
47                顶端部
51、52            模具
53                薄片
54，55            辊
56                树脂入口
57                空气口
61、62            模具
71                区域
BL                焊接引线
BW                焊线
CAV1、CAV2、CAV3  空腔
LA              凸起焊盘
MR              树脂材料
PD              电极垫
RG1，RG2，RG3，RG4，RG5，RG6，RG7，RG8   区域
具体实施方式
在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其他一部分或者全部的变形例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于所述特定数或可小于等于所述特定数。而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与前述形状等相近或者类似的。同理，前述的数值及范围也同样包括与其相近的。
以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。
另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线或者给平面图加上剖面线。
(实施方式1)
参照附图对本发明一实施方式中半导体器件及其制造方法(制造工序)进行说明。
<有关半导体器件的结构>
图1与图2所示的是本发明一实施方式中半导体器件1的剖面图(侧视剖面图)；图3与图4所示的是半导体器件1的主要部分剖面图(部分放大剖面图)；图5所示的是半导体器件1的上表面图(平面图)；图6所示的是半导体器件1的下表面图(底面图、背面图、平面图)；图7所示的是透视封装部7时的半导体器件1的上表面侧的平面透视图(上表面图)；图8所示的是透视封装部8时的半导体器件1的下表面侧的平面透视图(下表面图)；图9所示的是在图8中将焊线BW除去后(透视的)的状态下半导体器件1的平面透视图(下表面图)。图10所示的是在图9中进一步除去半导体芯片5后(透视的)的状态下半导体器件1的平面透视图(下表面图)。此外，图5至图10中的A1-A1线的剖面大致与图1相对应；图5至图10中的A2-A2线的剖面大致与图2相对应。图3与图1中用圆圈围起的区域RG1的部分放大图相对应；图4与图2中圆圈围起的区域RG2的部分放大图相对应。图11是本实施方式的半导体器件1所用布线基板2的上表面图(平面图)；图12是本实施方式的半导体器件1所用布线基板2的下表面图(平面图)；图13是本实施方式的半导体器件1所用散热板4的上表面图(平面图)；图14是本实施方式的半导体器件1所用散热板4的下表面图(平面图)；图15是本实施方式的半导体器件1所用散热板4的侧视图；图16与图17是本实施方式的半导体器件1所用散热板4的剖面图(侧视剖面图)。此外，图13与图14中的B1-B1线的剖面大致与图16相对应；图13与图14中的B2-B2线的剖面大致与图17相对应；图13与图14中的B1-B1线的位置大致与图5至图10中的A1-A1线的位置相对应；图13与图14的B2-B2线的位置与图5至图10中的A2-A2线的位置相对应。因此，图16所示的是与图1相同的剖面，图17所示的是与图2相同的剖面。而且，为便于理解，在图7中，用虚线表示即使对封装部7进行透视，也因被散热板4遮掩而无法看到通孔3的位置；在图8中用虚线表示透视的封装部8的外形位置。
图1至图10所示的本实施方式中半导体器件1为树脂封装型半导体封装形态的半导体器件。
本实施方式中的半导体器件1具有：布线基板2、一部分(凸部12)插在布线基板2的通孔3内的散热板4、安装在散热板4的凸部12上的半导体芯片5、将半导体芯片5的多个电极垫PD和布线基板2的多条焊接引线BL电连接的多条焊线BW。半导体器件1还具有：覆盖布线基板2的上表面2a的一部分的封装部7、覆盖包括半导体芯片5与焊线BW的布线基板2的下表面2b的一部分的封装部8以及设在布线基板2的下表面2b上的多个焊球9。
图1至图12所示的布线基板(基板、封装体基板、封装体用布线基板)2具有：一主面即上表面(表面)2a和位于上表面2a相反一侧的主面即下表面(背面)2b。在将半导体器件1安装到后述的安装基板21等上时，由于布线基板2的下表面2b一侧成为安装面(与后述的安装基板21相对的一侧的面)，所以也可以将布线基板2的下表面2b看作是安装面。布线基板2的上表面2a和下表面2b大致平行。在布线基板2的中央部附近设置有从布线基板2的上表面2a到达下表面2b的通孔(孔部、开口部)3。
图1至图10及图13至图17所示的散热板(散热用材料、热传导材料、散热器)4具有形成为一体的基材部11、凸部12以及支撑部13。所述基材11具有与布线基板2的上表面2a对置的主面11a；所述凸部12位于所述基材部11的主面11a的中央部位，且从基材部11突出；所述支撑部13形成于基材部11的主面11a上，且与布线基板2的上表面2a接触。散热板4以凸部12位于通孔3内的方式布置并固定在布线基板2的上表面2a上。
散热板4的基材部(底座部、平板部、散热部)11为平板状，具有：与布线基板2的上表面2a对置的主面11a、位于主面11a相反一侧的主面即背面11b。所述基材部11的背面11b从封装部7(的上表面7a)露出而成为散热板4的露出面(散热面、散热部)。能够使基材部11的背面11b大致平坦。基材部11的侧面11c被封装部7覆盖。散热板4的基材部11越大，越能够提高散热性。
在基材部11的主面11a的中央部位附近形成有与主面11a大致垂直并突出的凸部(突出部、芯片安装部)12。所述凸部12布置(插入)在布线基板2的通孔3内。并且，半导体芯片5安装在凸部12的主面(表面)12a上。因此，也能够将散热板4的凸部12看成是芯片安装部。即，由于在布线基板2的下表面2b一侧，布置在布线基板2的通孔3内的散热板4的凸部12上安装有半导体芯片5(die bonding，即贴片)，所以呈现为半导体芯片5布置在布线基板2的下表面2b一侧的状态。
由于凸部12布置在布线基板2的通孔3内，所以在基材部11的主面11a中，凸部12设置在与布线基板2的通孔3平面重合(内包在其中)的位置上。另一方面，由于支撑部13位于布线基板2的通孔3外，并与布线基板2的上表面2a接触，所以在基材部11的主面11a中，支撑部13设置在不与布线基板2的通孔3平面重合的位置。这里所说的“平面重合”、“平面不重合”或者“看上去成平面状”等，是指从与布线基板2的上表面2a或者下表面2b平行的平面看到(投影看到)的情形。
在半导体器件1中，散热板4的基材部11的主面11a和布线基板2的上表面2a大致平行。散热板4的凸部12具有主面(芯片安装面)12a和侧面(侧壁)12b，凸部12的主面12a被凸部12的侧面12b包围。换句话说，凸部12的侧面12b位于凸部12的主面12a和基材部11的主面11a之间。由于散热板4的凸部12的主面12a与基材部11的主面11a大致平行，所以散热板4的凸部12的主面12a与布线基板2的下表面2b也大致平行。从平面的角度看，凸部12平面地内包在基材部11内。半导体芯片5经由接合材(粘结材、贴片材)14接合固定在凸部12的主面12a上。凸部12的侧面12b与布线基板2的通孔3的内壁对置。
凸部12的侧面12b与基材部11的主面11a大致垂直。但是，如后所述，在半导体器件1的制造工序(与后述的步骤S6相对应的工序)中将凸部12的槽16拓宽，并将散热板4(的凸部12)敛缝到布线基板2(具体地说为后述的布线基板31)内，如图3所示，凸部12的侧面12b中离主面11a近的区域，朝着靠近布线基板2的通孔3的内壁的一侧变形(倾斜)并与布线基板2的通孔3的内壁接触。因此，在进行后述的步骤S6的敛缝工序之前的阶段，散热板4的凸部12的整个侧面12b与基材部11的主面11a大致垂直，凸部12的侧面12b中离主面11a近的区域也未变形(倾斜)(参照后述的图49)。
设置在基材部11的主面11a上的支撑部13具有与布线基板2的上表面2a接触的支撑面13a。所述支撑面13a可为平坦面。基材部11的主面11a、支撑部13的支撑面13a以及凸部12的主面12a的高度位置相互不同。如果以基材部11的主面11a为基准，则支撑部13的支撑面13a位于比基材部11的主面11a还高的位置，凸部12的主面12a位于比基材部11的主面11a和支撑部13的支撑面13a都高的位置(这里，将从基材部11的主面11a到凸部12的主面12a一侧的高度定为高度高的方向)。换句话说，支撑部13(的支撑面13a)比凸部12(的主面12a)低，基材部11的主面11a(凸部12和支撑部13均未形成的区域)比支撑部13(的支撑面13a)低。
因此，成为下述状态：凸部12布置(插入)在布线基板2的通孔3内，支撑部13的支撑面13a与布线基板2的上表面2a接触，基材部11的主面11a中未设置凸部12和支撑部13的区域与布线基板2的上表面2a为分离开的状态。因此，在基材部11的主面11a上未设置凸部12和支撑部13的区域和布线基板2的上表面2a之间形成有间隙(间隙部)18，在所述间隙18填充有封装部7的一部分(即封装部7用的树脂材料MR)。
如上所述，为了使支撑部13与在通孔3的外部位于布线基板2的上表面2a一侧的基材部11、布置(插入)在布线基板2的通孔3内的凸部12、以及与布线基板2的上表面2a接触且用以将基材部11的主面11a和布线基板2的上表面2a分离开(即在基材部11的主面11a和布线基板2的上表面2a之间形成间隙18)而形成为一体，并构成散热板4。
凸部12的主面12a为芯片安装面(安装半导体芯片5的面)，散热板4的芯片安装面(即凸部12的主面12a)与布线基板2的下表面2b大致在同一个平面上。可通过使支撑部13的支撑面13a和凸部12的主面12a的高低差(高度差)和布线基板2的厚度(即布线基板2的上表面2a和下表面2b的高低差)大致相等而使散热板4的芯片安装面(即凸部12的主面12a)与布线基板2的下表面2b大致位于同一个平面。
散热板4是一个芯片安装用导体部(金属部)和散热用导体部(金属部)兼备的散热板。通过将凸部12布置在布线基板2的通孔3内的方式将散热板4布置在布线基板2的上表面2a一侧，并将半导体芯片5布置在所述散热板4的凸部12上，由此，在使用半导体器件1时，可使半导体芯片5产生的热传导给散热板4，并从散热板4的露出部(基材部11的背面11b)向半导体器件1外部散热。
由于散热板4是用以对在半导体芯片5所产生的热进行散热的部件，所以优选热传导性高的散热板4。散热板4的热传导性(热传导率)至少要比布线基板2与封装部7、8的热传导性(热传导率)高。由于导电性材料(特别是金属材料)的热传导性高，所以优选由导电性材料制成的散热板4，尤其优选由金属材料制成的散热板4。如果用铜(Cu)或者铜(Cu)合金类的以铜(Cu)为主要成份的金属材料制成散热板4，散热板4的热传导性就高，也更容易进行加工(散热板4的形成)，这是最理想的。
布线基板2的通孔3和位于通孔内3的凸部12，在布线基板2的上表面2a上平行的剖面形状大致相同，凸部12的侧面12b有一部分与布线基板2的通孔3的内壁(侧壁、侧面)直接接触(紧密接触)。但并不意味着芯片安装部12的侧面12b整个面直接与布线基板2的通孔3的内壁接触(紧密接触)。
即，在布线基板2的通孔3的内壁和凸部12的侧面12b之间的至少一处(优选多处)具有间隙部15，所述间隙部15将通孔3的内壁和凸部12的侧面12b分离开且从布线基板2的上表面2a一侧接通(连通、贯通)到下表面2b一侧。而且，所述间隙部15由与封装部7、8一体形成的树脂材料填充(充满)。
可以使凸部12与通孔3形成各种各样的平面形状，但优选矩形形状(近似矩形)。图1至图17所示的是使凸部12与通孔3的平面形状成为矩形形状的情形。但是，为了能够形成上述间隙部15，不是使凸部12的平面形状和通孔3的平面形状完全一致，而是使通孔3的平面形状的局部比凸部12的平面形状大一些，或者使凸部12的平面形状的局部比通孔3的平面形状小一些。
例如，如图11与图12所示，先使布线基板2上的通孔3的平面形状为四个角近似直角的矩形，另一方面，如图14所示，使凸部12的平面形状为矩形形状，但所述矩形形状不是四个角完全为直角的矩形，而是矩形的四个角被切掉了的形状。或者，使布线基板2上的通孔3的平面形状为矩形形状，但所述矩形形状不是四个角完全为直角的矩形，而是矩形的四个角成被局部地扩大了的形状，另一方面，也可使凸部12的平面形状为四个角近似直角的矩形。这里，通孔3的平面形状是在与布线基板2的上表面2a或者下表面2b平行的平面形状，凸部12的平面形状与在与基材部11的主面11a或者凸部12的主面12a平行的平面形状相对应。如果对图14的构成例进行更具体地说明就是：在图14的符号17所示的四个角(构成凸部12的平面形状的矩形的四个角)，形成有例如为圆的约1/4(1/4个圆)的平面形状(在与凸部12的主面平行的平面形状)且沿凸部12的侧面12b从凸部12的主面12a延伸到基材部11的主面11a的槽。
进行如上所述的加工以后，如果散热板4的凸部12布置(插入)在布线基板2的通孔3内，则在靠近矩形(构成凸部12与通孔3的平面形状的矩形)的四个角以外的地方，凸部12的侧面12b和布线基板2的通孔3的内壁接近，与此相比，在矩形的四个角附近，凸部12的侧面12b和布线基板2的通孔3的内壁是分离开的，在矩形的四个角附近产生间隙部15。
在后述的步骤S5、S6中，将散热板4的凸部12布置(插入)在通孔3内并固定(敛缝)的阶段中，在凸部12的侧面12b和通孔3的内壁之间形成所述间隙部15。而且，在形成封装部7、8之前，所述间隙部15是空的，所述间隙部15处于尚未填充树脂材料MR的状态，在形成封装部7、8时，间隙部15成为树脂材料MR的流通路径，且被树脂材料MR填充。
即，如后详细所述，在形成封装部7、8时(与后述的步骤S8中的注塑工序相对应)，将用于形成封装部7、8的树脂材料MR供给到布线基板2的上表面2a一侧，并将所述树脂材料MR经由上述间隙8和所述间隙部15也供给到布线基板2的下表面2b一侧，由此而在布线基板2的上表面2a与下表面2b形成封装部7与封装部8。因此，在形成封装部7、8时，用于形成封装部7、8的树脂材料MR能够流动的程度决定了各个间隙部15的尺寸，各个间隙部15从布线基板2的上表面2a一侧连续延伸到下表面2b一侧而连通(贯通)。因此，各个间隙部15在布线基板2的上表面2a一侧，在与基材部11的主面11a和布线基板2的上表面2a之间的上述间隙18相通；在布线基板2的下表面2b一侧与封装部8相通。而且，封装部7和封装部8由相同的树脂材料MR形成，在间隙18与间隙部15内也填充(充满)了与此相同的树脂材料MR。即封装部7和封装部8成为经由充满间隙部15内的树脂材料MR而连为一体的状态。
在散热板4的凸部12的主面12a上形成有槽(凹部、凹陷部)16。所述槽16形成于凸部12的主面12a的周边部(外围部)。半导体芯片5安装在凸部12的主面12a中，比形成有槽16的区域更靠近中央一侧。即，在凸部12的主面12a中，槽16形成于比安装有半导体芯片5的区域更靠外的外围一侧。槽16在凸部12的主面12a中，最好是沿主面12a的各条边形成。如图14所示，在主面12a是矩形形状的情况下，优选除了四个角附近以外，沿主面12a的四条边形成槽16。
在制造半导体器件1时，槽16用以将散热板4(的凸部12)敛缝并固定到布线基板2中。即，在制造半导体器件1时，在将散热板4的凸部12插入布线基板2的通孔3内以后，用后述的夹具46等将凸部12的主面12a上的槽16拓宽，散热板4(的凸部12)敛缝并固定到布线基板2中。如果将凸部12的主面12a上的槽16拓宽，则凸部12的一部分就会在水平方向上以拓宽槽16部分的体积增大，从而能够使凸部12的侧面12b的一部分与布线基板2的通孔3的内壁接触(紧密接触)。所述反作用使布线基板2的通孔3的内壁与凸部12的侧面12b的一部分紧密接触并产生推压作用，由此而能够使散热板4(的凸部12)敛缝到布线基板2中，从而将散热板4固定在布线基板2上。由此，在形成封装部7、8之前，便可将散热板4固定在布线基板2上，从而使半导体器件1更易于制造。
半导体芯片5的与其厚度方向交叉的平面形状为矩形(四角形)。例如，在由单晶硅等制成的半导体衬底(半导体晶片)的主面上形成各种各样的半导体元件或者半导体集成电路等以后，再根据需要对半导体基板的背面进行磨削，利用切割等将半导体衬底分离开为各个半导体芯片5。半导体芯片5具有相互位于相反一侧的两个主面即表面(半导体元件形成一侧的主面、上表面)5a与背面(位于表面的相反一侧的主面、下表面)5b。在半导体芯片5的表面5a上形成有多个电极垫(电极、焊垫、垫电极)PD。各个电极垫PD与形成于半导体芯片5内部或者表层部分的半导体元件或者半导体集成电路电连接。
半导体芯片5面朝上焊接在散热板4的凸部12上，半导体芯片5的背面5b经由接合材(粘结材、贴片材)14粘结固定在散热板4的凸部12的主面12a上。布线基板2的通孔3与散热板4的凸部12的平面尺寸各自比半导体芯片5的平面尺寸大，安装在散热板4的凸部12上的半导体芯片5以平面地内包在布线基板2的通孔3及散热板4的凸部12内的方式布置。结合材14优选使用热传导性高的结合材。例如，可使用焊剂、导电性膏材(作为导电性膏材优选银膏)等。
布线基板2具有：绝缘性基材层(绝缘基板、芯材)和形成于基材层的上表面与下表面的导体层(导体图案、导体膜图案、布线层)。既可以使用在一个绝缘层(基材层)的上表面与下表面形成有导体层的基板作为布线基板2，也可以使用多个绝缘层(基材层)和多个导体层(布线层)多层交替形成的(叠层而成)且被一体化的多层布线基板(多层基板)作为布线基板2。但是从布线的难易度来考虑，优选使用多层布线基板。在图1至图4中，省略了布线基板2的内部(基材层的层间)的布线层的图示。例如可以使用树脂材料(如玻璃环氧树脂)等作为布线基板2的基材层。
在本实施方式的半导体器件1中，将半导体芯片5布置在布线基板2的下表面2b一侧(凸部12上)，且将外部端子(这里是指焊球9)布置在布线基板2的下表面2b一侧。因此，在布线基板2的上表面2a一侧，可以为没有构成端子(焊接引线、凸起焊盘)或布线的导体层。另一方面，在布线基板2的下表面2b上，形成有用以连接焊线BW的多条焊接引线(电极垫、连接端子、电极、焊垫、垫电极)BL和用以连接凸起电极即焊球9的多个凸起焊盘(电极垫、导电性焊盘、电极、焊盘电极、垫、端子)LA。多条焊接引线BL与多个凸起焊盘LA由导体层的一部分制成。在本实施方式中，可以使用例如由镀膜法等形成的铜薄膜等的导电性材料制成多条焊接引线BL与多个凸起焊盘LA。
如图12所示，在布线基板2的下表面2b中，多条焊接引线BL布置(形成)在通孔3的周围，在布线基板2的下表面2b中多个凸起焊盘LA布置(形成)在布置有多条焊接引线BL的区域的外围。
在布线基板2中，多条焊接引线BL和多个凸起焊盘LA经由布线基板2的布线分别进行电连接。这里，为了将各条焊接引线BL和各个凸起焊盘LA进行电连接，根据需要使用连接布线基板2的下表面2b的布线层、布线基板2的上表面2a的布线层、布线基板2的内部的布线层、布线基板2的不同布线层之间的埋孔布线等。和焊接引线BL与凸起焊盘LA一样，所述布线也是由布线基板2的导体层的一部分构成。虽然图中未示出，但也可根据需要在布线基板2的上表面2a与下表面2b上形成锡抗蚀层(绝缘层、绝缘膜)。此时，在布线基板2的下表面2b中，焊接引线BL与凸起焊盘LA从锡抗蚀层(的开口部)露出，布线基板2的下表面2b的布线(连接焊接引线BL与凸起焊盘LA的布线)被锡抗蚀层覆盖。在布线基板2(31)的上表面2a(31a)上形成了锡抗蚀层(绝缘层、绝缘膜)的情况下，也可将所述锡抗蚀层(绝缘层、绝缘膜)的表面看作是布线基板2(31)的上表面2a(31a)，散热板4的支撑部13的支撑面13a与所述锡抗蚀层(绝缘层、绝缘膜)的表面接触。在布线基板2(31)的下表面2b(31b)上形成了锡抗蚀层(绝缘层、绝缘膜)时，也可将所述锡抗蚀层(绝缘层、绝缘膜)的表面看作是布线基板2(31)的下表面2b(31b)。
因此，半导体芯片5的多个电极垫PD经由多条焊线BW与布线基板2的下表面2b的多条焊接引线BL电连接，并进一步经由布线基板2的布线等与布线基板2的下表面2b上的多个凸起焊盘LA(及多个凸起焊盘LA连接的多个焊球9)电连接。各条焊线(导电性细线、导电性连接部件)BW起到了将半导体芯片5的各个电极垫PD和布线基板2的各条焊接引线BL进行电连接的导电性连接部件的作用，优选由导电性细线(连接部件)构成的各条焊线(导电性细线、导电性连接部件)BW，例如由金线等金属细线构成。
在布线基板2的下表面2b中，多个凸起焊盘LA呈阵列状布置在未布置封装部8的区域，并且焊球(球电极、焊锡凸起、凸起电极、突起电极)9与各个凸起焊盘LA连接。因此，在布线基板2的下表面2b的尚未布置封装部8的区域中，作为外部端子的多个焊球9呈阵列状布置。
布置有焊球9的布线基板2的下表面2b成为半导体器件1的下表面，这将成为半导体器件1的安装面(安装在安装基板上的那一侧的主面)。因此，本实施方式的半导体器件1是一种球栅阵列封装(BGA：Ball Grid Array Package)形态的半导体器件。焊球9由焊剂材料形成，具有作为半导体器件1的凸起电极(突起电极、焊锡凸起)的作用，还具有作为半导体器件1的外部端子(外部连接用端子)的作用。结果，可以说，在布线基板2上的多个凸起焊盘LA上一一对应形成有多个外部端子(这里是指焊球9)。
封装部(封装树脂部、树脂封装部、封装树脂、封装体)7、8例如由热固化性树脂材料等树脂材料形成，也可以含有填料等。例如，也可以使用含有填料的环氧树脂等形成封装部7、8。
封装部7形成于布线基板2的上表面2a一侧，封装部8形成于布线基板2的下表面2b一侧，但封装部8的主面(离布线基板2的下表面2b远的一侧的主面)8a位于比焊球9的下端(与连接在凸起焊盘LA上的一侧为相反一侧的端部，即焊球9的顶端)的位置更靠近布线基板2的下表面2b一侧。即，在将半导体器件1布置在平坦面上时，焊球9的下端与所述平坦面接触，但不与封装部8(的主面8a)接触。因此，在将半导体器件1安装到安装基板上时，能够防止封装部8成为障碍。
封装部8形成于布线基板2的下表面2b及散热板4的凸部12的主面12a上，并覆盖半导体芯片5与多条焊线BW。通过封装部8将半导体芯片5与多条焊线BW封装并加以保护。在布线基板2的下表面2b中，多条焊接引线BL被封装部8覆盖，但是多个凸起焊盘LA和连接在多个凸起焊盘LA上的多个焊球9未被封装部8覆盖。即多个焊球9在布线基板2的下表面2b露出，并具有作为半导体器件1的外部端子的作用。
封装部7将散热板4的一部分进行封装，在布线基板2的上表面2a上覆盖散热板4的基材部11的侧面，但是，散热板4的基材部11的背面11b从封装部7(的上表面7a)露出。可以使封装部7的上表面7a和从所述封装部7的上表面7a露出的散热板4的基材部11的背面11b分别形成为大致平坦的面，但是最好是从封装部7的上表面7a露出的散热板4的基材部11的背面11b与封装部7的上表面7a大致在同一个平面上，或者从封装部7的上表面7a稍微突出一些。而且，封装部7的一部分形成于所述间隙18内。
如上所述，封装部7和封装部8通过填满了所述间隙部15中的树脂材料MR形成连为一体的状态，其中，所述间隙部15设在散热板4的凸部12的侧面12b和通孔3的内壁之间。因此，封装部7(封装部7也包括所述间隙18内的树脂材料MR)、封装部8以及上述间隙部15内的树脂形成为一体，且相互由相同的树脂材料MR形成。
如上所述，本实施方式的半导体器件1是一种安装在散热板4的凸部12上的半导体器件(半导体封装体)，其中，所述散热板4中，将半导体芯片5安装到布置在布线基板2的通孔3内。作为外部端子的焊球9接合在布线基板2的下表面2b上，而散热板4(的基材部11)从布线基板2的上表面2a的封装部7露出。半导体芯片5的热能够经接合材14传导给散热板4(的凸部12)，再从散热板4中在半导体器件1的上表面(布线基板2的上表面2a)一侧露出的部分(散热板4的基材部11的背面11b)向半导体器件1的外部散热。因此，在本实施方式中，能够提高半导体器件的散热性(散热特性)，所以本实施方式的半导体器件1是一种高散热型半导体器件(半导体封装体)。而且，虽然与通过散热板4进行散热相比散热效果较小，但是焊球9也能够有助于向半导体器件1的外部进行散热。
通过使封装部7、8与布线基板2和散热板4分别紧密接触(粘结)，布线基板2、散热板4与封装部7、8互相结合；而且，通过在上述间隙部15和间隙18也填充与封装部7、8为一体的树脂，布线基板2、散热板4与封装部7、8之间的结合就更加牢固。
<有关半导体器件的安装>
下面对半导体器件1的安装情况进行说明。
图18所示的是本实施方式的半导体器件1的安装例的剖面图(侧视剖面图)，所示的是将半导体器件1安装在安装基板(布线基板)21上的状态。
图18所示的安装基板21是用以安装半导体器件1的布线基板(安装基板)，在安装半导体器件1的安装面即上表面具有分别连接半导体器件1的多个焊球9的多个基板侧端子(端子、电极、垫电极、导电性焊盘)22。此外，在图18中，仅简略地示出了安装基板21的剖面结构，但是安装基板21优选使用将多个绝缘体层(介电体层、绝缘性基材层)和多个布线层(导体层、导体图案层)叠层并一体化形成的多层布线基板。基板侧端子22是用以连接半导体器件1的外部端子即焊球9(凸起电极)的端子，在将半导体器件1安装在安装基板21的上表面上时，基板侧端子22布置在与焊球9对置的位置上。
当在安装基板21上安装半导体器件1时，先利用印刷法等将焊膏(所述焊膏通过焊接回流与焊球9成一体化)供给到安装基板21的多个基板侧端子22上，再使半导体器件1的焊球9和安装基板21的基板侧端子22的位置对齐后来将半导体器件1安装(布置)在安装基板21上，之后进行焊接回流处理。
如上所述，如图18所示，半导体器件1被安装(焊接安装)在安装基板21上，半导体器件1被固定在安装基板21的同时，作为半导体器件1的外部端子的多个焊球9分别与安装基板21的多个基板侧端子22一一对应地电连接。
在图18所示安装例的情况下，从半导体芯片5发出的热传导给散热板4(的上述凸部12)，再从散热板4中的半导体器件1的上表面一侧露出的部分(散热板4的上述基材部11的背面11b)向半导体器件1的外部(这里指空气中)散热。而且，虽然与通过散热板4进行散热相比散热效果较小，但是焊球9也能够有助于向安装基板21一侧散热。
图19所示的是本实施方式中半导体器件1的另一安装例的剖面图(侧视剖面图)，所示的是将半导体器件1安装在安装基板(布线基板)21上的状态。
图19的安装例在以下方面与图18的安装例不同。
即，半导体器件1安装在安装基板21上，且半导体器件1的各个焊球9与安装基板21的各个基板侧端子22连接，这一点与图18一样，但是在图19所示的情况下，安装在安装基板21上的半导体器件1被罩体24覆盖(被收容在罩体24内)。而且，在半导体器件1的上表面一侧露出的散热板4(的上述基材部11的背面11b)经由导电性薄片(粘结材)23与罩体24连接。所述罩体24为散热型罩体，具有导电性，最好由金属材料形成。罩体24的一部分(引线部分)经由焊剂25a等连接固定在安装基板21的基板侧端子22a上。
在图19所示的安装例的情况下，从半导体芯片5发出的热传导给散热板4(的上述凸部12)，再经导电性薄片23从散热板4散热(传导)到罩体24。从散热板4传导(散热)到罩体24的热经由从罩体24散热到空气中的路径和从罩体24经由焊剂25a散热给安装基板21的路径散热。通过将半导体器件1的散热板4连接在罩体24上，可进一步提高半导体器件1的散热特性。
图20所示的是本实施方式的半导体器件1的另一个安装例的剖面图(侧视剖面图)，所示的是将半导体器件1安装在安装基板(布线基板)21上的状态。
图20所示的安装例在以下各方面与图18所示的安装例不同。
即，半导体器件1安装在安装基板21上，且半导体器件1的各个焊球9安装在安装基板21的各个基板侧端子22上，这一点与图18一样，但是在图20所示的情况下，半导体器件1以外的部件例如芯片部件26、半导体器件(半导体封装体)27也安装在安装基板21上。芯片部件26由芯片电容器、芯片电感线圈等被动部件等构成，而且，芯片部件26的电极经由焊剂25b等固定且电连接在安装基板21的基板侧端子22b上。另外，半导体器件(半导体封装体)27的外引线部28经由焊剂25c等固定且电连接在安装基板21的基板侧端子22c。安装在安装基板21上的部件种类和数量可根据需要进行各种选择。
图21所示的是本实施方式的半导体器件1的其他安装例的剖面图(侧视剖面图)，所示的是将半导体器件1安装在安装基板(布线基板)21上的状态。
图21的安装例在以下方面与图20的安装例不同。
即，半导体器件1、芯片部件26及半导体器件27安装在安装基板21上，这一点与图20一样，但是在图21所示的情况下，安装在安装基板21上的半导体器件1、芯片部件26及半导体器件27被罩体24覆盖(收容在罩体24内)。而且，在半导体器件1的上表面一侧露出的散热板4(的上述基材部11的背面11b)经导电性薄片23与罩体24连接。所述罩体24为散热型罩体，具有导电性，最好由金属材料形成。罩体24的一部分(引线部)经由焊剂25a等连接固定在安装基板21的基板侧端子22a上。
在图21的安装例的情况下，半导体芯片5所发出的热传导给散热板4(的上述凸部12)，再从散热板4经由导电性薄片23将热散给(传导给)罩体24。从散热板4传导给(散热给)罩体24的热经过从罩体24将热传到空气中的路径和从罩体24经由焊剂25a将热传给安装基板21的路径而散热。通过将半导体器件1的散热板4连接在罩体24上，能够进一步提高半导体器件1的散热特性。
<半导体器件的制造工序>
接下来，参照附图对本实施方式的半导体器件1的制造方法进行说明。图22所示的是本实施方式的半导体器件1的制造工序的工序流程图。图23至图46所示的是本实施方式的半导体器件1的制造工序中的平面图或者剖面图。
此外，在本实施方式中，对利用多个布线基板2排成一列或者阵列状地连接而形成的、可获得多个布线基板(布线基板母体)31制造各个半导体器件1的情形加以说明。
首先，如图23至图26所示，准备布线基板31(图22中的步骤S1)。图23是布线基板31的上表面图；图24与图25是布线基板31的下表面图；图23中所示的是布线基板31的整个上表面31a；图24所示的是布线基板31的整个下表面31b；图25所示的是将图24的一部分(也就是布线基板31的下表面31b中三个半导体器件区域32)放大后的图；图26是布线基板31的剖面图(主要部分剖面图)，所示的是沿图25的C1-C1线的剖面。此外，图25的C1-C1线的位置与图5至图10中的A1-A1线的位置相对应。因此，图26所示的是与图1一样的剖面。
布线基板31是上述布线基板2的母体，在后述的切割工序中将布线基板31进行切割，所分离开的各个半导体器件区域(基板区域、单位基板区域)32与上述半导体器件1的布线基板2相对应。布线基板31具有多个半导体器件区域32排列成一列或者排列成矩阵状的结构。其中，所述半导体区域器件32形成一个半导体器件1的区域。因此，布线基板31中的各个半导体器件区域32的结构与上述布线基板2相同。如果将布线基板31的各个半导体器件区域32的上表面(主面)31a和下表面(背面)31b放大，则分别与图11及图12相同。
因此，布线基板31具有一主面即上表面(主面)31a和位于上表面31a相反一侧的主面即下表面(背面)31b。布线基板31的上表面31a之后将成为布线基板2的上表面2a，布线基板31的下表面31b之后将成为布线基板2的下表面2b。而且，在布线基板31的各个半导体器件区域32中形成有从布线基板31的上表面31a到达下表面31b的上述通孔3，在布线基板31的下表面31b的各个半导体器件区域32中形成有上述多条焊接引线BL与多个凸起焊盘LA。
在布线基板31的下表面31b的各个半导体器件区域32中，上述多条焊接引线BL形成于通孔3的周围，多个凸起焊盘LA在布线基板31的下表面31b的各个半导体器件区域32中，形成于排列布置有多条焊接引线BL的区域的外围。布线基板31的下表面31b的各个半导体器件区域32中，多条焊接引线BL和多个凸起焊盘LA分别经由布线基板31的各个半导体器件区域32的布线电连接。
此外，在图23至图25中各个半导体器件区域32用虚线围起表示。在图23及图24(布线基板31的整体平面图)中，所示的是排列有5行×2列共计10个半导体器件区域32，并构成布线基板31的示例。但并不仅限于此，半导体器件区域32所排列的行数与列数可根据需要进行各种各样的变更。
如图27和图28所示，准备散热板4用的框41(图22中的步骤S2)。图27所示的是框41的平面图，所示的是散热板4的形成有凸部12的那一侧。图28与图27的D1-D1线的剖面图相对应。此外，图27是平面图，但为了容易识别框41的形状，对框41加了剖面线。由于图27中的D1-D1线的位置与图5至图10中的A1-A1线的位置以及图13中的B1-B1线的位置相对应，所以，虽然图28所示的是与图16相同的剖面，但在图28和图16中所示的剖面上下相反。
框41具有多个散热板4一体地连接在框架(架部)42上的结构。即，多个散热板4以规定的间隔布置在沿同一个方向延伸的两个框架42之间，而且，各个散热板4的基材部11的四个角附近经由连结部43与框架42相连结。框41例如可以通过利用模具加工铜板等来形成。在框41中，在相邻的散热板4之间，连结框架42与框架42的连结部44是为了加强框41而设置的。如不需要，连结部43也可以省略不用。在框41中，散热板4、框架42、连结部43与连结部44由同种材料一体地形成。
如上所述，各个散热板4具有形成为一体的基材部11、凸部12以及支撑部13，所述基材部11具有主面11a和位于主面11a相反一侧的背面11b；所述凸部12a位于基材部11的主面11a的中央部位且从主面11a突出；所述支撑部13形成于基材部11的主面11a上且比凸部12低。其中，在凸部12的主面12a上形成有槽(凹部、凹陷部)16。
接下来，进行贴片工序，利用接合材14将半导体芯片5安装接合在框41的各个散热板4的凸部12的主面12a上(图22中的步骤S3)。步骤S3中的半导体芯片5的接合工序(即贴片工序)可按如下进行。
即，如图29(与图27相同区域的平面图)与图30(与图28相对应的剖面图)所示，在框41的各个散热板4的凸部12的主面12a面朝上、且框41的下表面一侧面朝上的状态下，将焊剂14a涂布(布置)在框41的各个散热板4的凸部12的主面12a上。接着，根据需要对框41的各个散热板4的凸部12的主面12a上的焊剂14a加以搅拌，再如图31(与图27和图29相同的区域的平面图)及图32(与图28、图30相对应的剖面图)所示，经由焊剂14a将半导体芯片5安装(布置)在框41的各个散热板4的凸部12的主面12a上。所述工序即往框41的各个散热板4的凸部12涂布焊剂14a的涂布工序、焊剂14a的搅拌工序以及将安装半导体芯片5安装到散热板4的凸部12的安装工序，都是在对包含散热板4的整个框41加热的同时进行的，并且在将半导体芯片5安装到散热板4的凸部12的安装工序后，将框41冷却至室温为止。如上所述，在安装半导体芯片5时是使熔融状态的焊剂14a固化，并经由固化的焊剂14a将半导体芯片5接合固定在散热板4的凸部12(的主面12a)上。所述固化的焊剂14a成为上述接合材14。
焊剂14a优选使用高熔点焊剂，优选使用焊剂14a，所述焊剂14a的熔点至少比后述的形成于凸起焊盘LA上的外部端子(这里是指焊球9)所用焊剂的熔点高为。如上所述，在后述的步骤S9的焊球9连接工序及安装完成的半导体器件1的安装工序(将半导体器件1安装在上述安装基板21的工序)中，即使使焊球9熔化，也可防止对半导体芯片5和散热板4的凸部12进行接合的焊剂14a(即由焊剂14a构成的接合材14)熔化。由此可改善半导体芯片5与散热板4的凸部12接合的可靠性，从而提高从半导体芯片5向散热板4传热的热传导性，进而能够改善半导体器件1的散热性。
在步骤S3的半导体芯片5的接合工序中，将半导体芯片5安装在各个散热板4的凸部12的主面12a中，且比形成有槽16的区域更靠近中央一侧，并且，不可使焊剂14a(接合材14)附着于设置在各个散热板4的凸部12的主面12a上的槽16内。此外，通过在槽16和半导体芯片5之间进一步设置槽，则可更确实地防止各个散热板4的凸部12的主面12a上的槽16被接合材14埋没。
接下来，从框41的框架42开始切割，将安装了半导体芯片5的各个散热板4切割并进行分离(图22中的步骤S4)。即通过切割散热板4和框架42的连结部43，将安装了半导体芯片5的各个散热板4从框41的框架42上分离。如图33(平面图)与图34(与图28、图30、图32相对应的剖面图)所示，安装了半导体芯片5的散热板4将被进行单片分割。
在本实施方式中对以下情况进行了说明：步骤S3中，在多个散热板4连结在框41上的状态下，将多个半导体芯片5分别接合到所述多个散热板4上以后，在步骤S4中，将安装了半导体芯片5的各个散热板4进行单片分割。在其他形态下，还可以将步骤S3和步骤S4的顺序颠倒。在将步骤S3和步骤S4的顺序颠倒的情况下，进行步骤S3的贴片工序之前，先进行步骤S4，将散热板4从框架42上分离并进行散热板4的单片分割之后，再进行步骤S3既可，即，经由接合材14将半导体芯片5接合在单片分割后的各个散热板4的凸部12的主面12a上。此时，步骤S3的贴片工序的具体做法，除了将散热板4进行单片分割的内容外，其他做法大致和上述做法相同。
接下来，如图35至图37所示，将安装了半导体芯片5的散热板4的凸部12布置(插入)在布线基板31的各个半导体器件区域32的通孔3内(图22中的步骤S5)。接着，通过将各个散热板4(的凸部12)敛缝到布线基板31(的各个通孔3)中，以将各个散热板4固定在布线基板31上(图22中的步骤S6)。图35至图37所示的是进行步骤S5、S6时的平面图(图35与图36)或者剖面图(图37)。图35与图36所示的是与图25相同的区域(即三个半导体器件区域32)，其中，图35所示的是布线基板31的下表面31b一侧；图36所示的是布线基板31的上表面31a一侧。图37所示的是与图26相对应的剖面图(即图35与图36的C1-C1线的剖面图)。此外，如果进行步骤S5、S6，则上述C1-C1线的位置和上述D1-D1线的位置就会一致。
即，在步骤S5的散热板4的布置工序中，使散热板4的基材部11的主面11a与布线基板31的上表面31a对置，散热板4的凸部12位于布线基板31的通孔3内，并以散热板4的支撑部13(的支撑面13a)与布线基板31的上表面31a接触的方式，将散热板4布置在布线基板31的上表面31a一侧。由此，成为散热板4的凸部12插(布置)在布线基板31的各个通孔3的状态，布置在通孔3内的凸部12的侧面12b与通孔3的内壁对置，但是在所述阶段，散热板4尚未固定在布线基板31上。接着，在步骤S6中，通过将设置在散热板4的凸部12的主面12a上的槽16拓宽(例如用后述夹具46类的夹具将槽16拓宽)，使凸部12的侧面12b的一部分与通孔3的内壁直接接触，来使各个散热板4(的凸部12)敛缝并固定到布线基板31(的各个通孔3)上。
在进行所述步骤S5、S6之前，需要事先准备在上述步骤S1中的布线基板31。因此，上述步骤S1的布线基板31的准备工序，可以在步骤S2之前进行，或者与步骤S2同时进行，或者在步骤S2之后且在步骤S3之前进行，或者与步骤S3同时进行，或者在步骤S3之后且在步骤S4之前进行，或者与步骤S4同时进行，或者在步骤S4之后且在步骤S5之前进行。
对步骤S5、S6中的散热板4的布置工序及固定(敛缝)工序将在后面做更加详细的说明。
接下来，如图38与图39所示进行线焊工序，经由导电性连接部件即焊线BW将半导体芯片5的各个电极垫PD和形成于与之相对应的布线基板31上的焊接引线BL电连接(图22中的步骤S7)。图38与图39所示的是进行步骤S7的线焊工序的平面图(图38)与剖面图(图39)。图38与图25和图35所示的为相同的区域(即三个半导体器件区域32)，所示的是布线基板31的下表面31b一侧。图39所示的是与图37相对应的剖面图(即在与上述C1-C1线相对应的位置的剖面图)。
即，在步骤S7的线焊工序中，在布线基板31的下表面31b面朝上的状态下，利用多条焊线(导电性连接部件)BW将布线基板31的下表面31b的各个半导体器件区域32的多条焊接引线BL和半导体芯片5的多个电极垫PD电连接。其中，所述半导体芯片5的多个电极垫PD接合(安装)于布置在半导体器件区域32通孔3内的散热板4的凸部12上。
在与本实施方式不同，省略步骤S6(通过敛缝到散热板4所进行的固定工序)的情况下，在步骤S7的线焊工序和后述的步骤S8的注塑工序中散热板4有可能从布线基板31上脱落。对此，在本实施方式中，通过在步骤S6将散热板4敛缝并固定到布线基板31上，可防止之后进行步骤S7的线焊工序等(即在后述的步骤S8的注塑工序形成封装部7c、8之前)时，可防止散热板4从布线基板31上脱落。
在步骤S7的线焊工序后，如图40至图42所示，利用注塑工序(例如传递注塑工序)进行树脂封装形成封装部7c、8(图22中的步骤S8)。利用封装部8在布线基板31的下表面31b一侧将各个半导体器件区域32的半导体芯片5及多条焊线BW封装(树脂封装)。因此，可以将步骤S8的注塑工序视作对各个半导体器件区域32的半导体芯片5与多条焊线(导电性连接部件)BW进行树脂封装的工序。
图40至图42所示的是利用步骤S8的注塑工序形成封装部7c、8的平面图(图40与图41)或者剖面图(图42)。图40与图41所示的是与图36、图35相同的区域(即三个半导体器件区域32)；图40所示的是布线基板31的上表面31a一侧(即封装部7c一侧)；图41所示的是布线基板31的下表面31b一侧。图42所示的是与图37、图39相对应的剖面图(即图40与图41的C1-C1线的剖面图)。图37与图39所示的是布线基板31的下表面31b一侧面朝上的情况；图42的剖面图所示的是布线基板31的上表面31a一侧面朝上的情况。
在本实施方式中，在步骤S8的注塑工序中，一并(一次)形成布线基板31的上表面31a一侧的封装部7c和下表面31b一侧的封装部8。封装部7c以覆盖布线基板31的上表面31a的多个半导体器件区域32整体的方式形成。另一方面，在布线基板31下表面31b的多个半导体器件区域32的各个半导体器件区域中，封装部8以覆盖半导体芯片5与焊线BW的方式形成，而且，对于各个半导体器件区域32而形成的封装部8各自相互分离开。
在本实施方式的步骤S8的注塑工序中，供给到布线基板31的上表面31a一侧(具体是指后述的空腔CAV1)的树脂材料MR通过上述间隙部15也被供给到布线基板31的下表面31b一侧(具体是指后述的空腔CAV2)，利用所述树脂材料MR形成布线基板31的上表面31a一侧的封装部7c和布线基板31的下表面31b一侧的封装部8。关于所述步骤S8的注塑工序后面将做详细说明。
从在上述步骤S6中将散热板4的凸部12敛缝并固定到布线基板31上以后，到进行步骤S8的注塑工序为止，散热板4通过所述敛缝而被固定在布线基板31上。由此，能够防止在形成封装部7c、8之前，散热板4从布线基板31的通孔3脱落。如果形成封装部7c、8，散热板4和布线基板31就由封装部7c、8牢固地结合在一起，所以形成了封装部7c、8以后，即使施加有负荷、载重等，也可确实防止散热板4从布线基板31的通孔3中脱落。
接下来，如图43所示，将多个焊球9一一对应地连接(接合)在布线基板31的下表面31b的多个凸起焊盘LA上(图22中的步骤S9)。图43所示的是进行步骤S9的焊球9的连接工序的剖面图，所示的是与图37、图39以及图42相对应的剖面图(即在与上述C1-C1线相对应的位置的剖面图)。但是，与图42一样，图43的剖面图所示的是布线基板31的上表面31a一侧面朝上的情况。
在步骤S9的焊球9的连接工序中，例如，在布线基板31的下表面31b面朝上的状态下，将多个焊球9布置在布线基板31的下表面31b的多个凸起焊盘LA上，利用助熔剂等暂时固定，通过进行焊接回流处理(回流处理、热处理)使焊剂熔化，并再次固化，由此能够将焊球9和布线基板31的下表面31b的凸起焊盘LA接合并进行电连接。之后，根据需要进行清洗工序，将附着在焊球9的表面上的助熔剂等除去。如上所述，在步骤S9中，作为半导体器件1外部端子的焊球9形成于布线基板31的下表面31b的凸起焊盘LA上。因此，能够将步骤S9的焊球9的连接工序看成是将多个外部端子一一对应地形成于布线基板31下表面31b的多个凸起焊盘LA上的工序(即外部端子形成工序)。
能够将接合在布线基板31的下表面31b上的焊球9看作是凸起电极(焊接凸起)。此外，在本实施方式中，对于将作为半导体器件1外部端子的焊球9接合在凸起焊盘LA的情况进行了说明，但并不限于此。例如，还可利用印刷法等将焊剂供给到凸起焊盘LA上以代替焊球9，而使作为半导体器件1的外部端子的凸起电极(焊接凸起)形成于凸起焊盘LA上。半导体器件1的外部端子(这里是指焊球9)的材质，可以使用含铅焊剂或不含铅的无铅焊剂中的任意一种，优选使用不含铅的无铅焊剂。
接着，在各个半导体器件区域32将布线基板31和形成于所述布线基板31上表面31a上的封装部7c进行切割(dicing)并分离(分割)开(图22中的步骤S10)。图44与图45所示的是即将进行步骤S10的切割工序之前的状态的平面图(整体平面图)，所示的是与图23、图24相同的区域，即整个布线基板31，图44所示的是布线基板31的上表面31a一侧的平面图，图45所示的是布线基板31的下表面31b一侧的平面图。虽然图44与图45都是平面图，但为了使图面简单易懂，给封装部7c、8加上了剖面线，而且用双点划线表示在步骤S10进行切割时的切片线DL。
在步骤S10的切割工序中，沿着图44与图45所示的切片线(切割线、切割位置)DL将布线基板31和所述布线基板31上表面31a上的封装部7c一起切割。将图44及图45与图23及图24做一比较即可得知，切片线DL在沿着上述半导体器件区域32的外围位置延伸。即，在步骤S10的切割工序中，布线基板31和所述布线基板31的上表面31a上的封装部7c以各个半导体器件区域32为单位分割开来。而且，由于封装部8未形成于各个半导体器件区域32的边界(即切片线DL)上，所以在步骤S10的切割工序中封装部8不会被切割。
如上所述，在步骤S10中进行切割、并进行单个分割后，便可制造出如图46所示的半导体器件1(即图1至图10所示的半导体器件1)。此外，图46为和图1一样的剖面图。被切割分离(分割)为各个半导体器件区域32的布线基板31与布线基板2相对应，被切割分离为各个半导体器件区域32的封装部7c与封装部7相对应。布线基板31的上表面31a成为布线基板2的上表面2a，布线基板31的下表面31b成为布线基板2的下表面2b。
<有关将散热板固定在布线基板上的情况>
以下对上述步骤S5、S6中的散热板4的布置工序及固定(敛缝)工序进行更详细的说明。
参照图47至图55，对步骤S5、S6中的散热板4的布置工序及固定(敛缝)工序的具体做法进行说明。图47至图55所示的是步骤S5、S6中的散热板4的布置工序及固定(敛缝)工序的说明图，图47、图48、图50、图51、图53与图55所示的是与图37相对应的剖面图(即在与上述C1-C1线与D1-D1线相对应的位置的剖面图)。图49与图48中用圆圈围起的区域RG3、RG4的部分放大图相对应，图52与图51中用圆圈围起的区域RG3、RG4的部分放大图相对应，图54与图53中用圆圈围起的区域RG3、RG4的部分放大图相对应。
首先，以凸部12的主面12a面朝上的方式排列布置散热板4，其中，散热板4的数量与构成布线基板31的半导体器件区域32的数量相对应。此时，对应于布线基板31上多个半导体器件区域32的排列情况排列布置多个散热板4。例如，如图47所示，将所述多个散热板4布置在托盘或者载体45等上。而且，所述托盘或者载体45只要具有以下结构即可：以可将多个散热板4的各凸部12一并插入布线基板31各个通孔3内的方式决定各个散热板4的位置并布置所述各个散热板4的结构。布置有多个散热板4的托盘或者载体45放置(布置)在图中未示出的承载台(台子、工作台)等上。此外，图47与图48所示的是对应于一个半导体器件区域32的区域，如上所述，多个散热板4实际上布置在托盘或者载体45中。
接着，以布线基板31的上表面31a朝向散热板4的凸部12一侧的方式，将布线基板31布置在多个散热板4的上方，再使布线基板31以接近多个散热板4的方式(即图47中箭头所指的方向)移动(下降)，如图48所示，多个散热板4的各个凸部12一一对应地插入(进入)设置在布线基板31上的多个半导体器件区域32的各个通孔3中。
此时，如图47所示，优选在将多个散热板4固定(例如固定在托盘或者载体45上)的状态下移动布线基板31，以使各个散热板4的凸部12分别插入布线基板31的各个通孔3内。在其他形态下，也可在将布线基板31固定好的状态下移动散热板4，以将各个散热板4的凸部12分别插入布线基板31的各个通孔3内。即在步骤S5中，通过使布线基板31和多个散热板4的相对位置进行移动，使各个散热板4的凸部12分别插入布线基板31的各个通孔3内。无论如何，在步骤S5中，将安装上了半导体芯片5的散热板4的凸部12从布线基板31的上表面31a一侧(与布线基板2的上表面2a相对应的一侧)插入布线基板31的通孔3内。
如上所述，散热板4包括基材部11、凸部12和支撑部13。在步骤S5中，成为以下状态：即所述凸部12布置(插入、收容)在布线基板31的通孔3内，并且基材部11位于布线基板31的上表面31a一侧，支撑部13的支撑面13a与布线基板31的上表面31a接触。
由图47至图49还可得知，布线基板31的通孔3的内壁与布线基板31的上表面31a和下表面31b大致垂直，散热板4的凸部12的侧面12b与散热板4的凸部12的主面12a、基材部11的主面11a以及支撑部13的支撑面13a大致垂直。而且，使散热板4的凸部12的剖面形状(在与散热板4的基材部12的主面12a、支撑部13的支撑面13a大致平行的剖面上的形状)和布线基板31中的通孔3的剖面形状(在与布线基板31的上表面31a与下表面31b大致平行的剖面上的形状)基本相同或者稍微小一些，优选稍小一些的。通过使散热板4的凸部12的剖面形状比布线基板31上的通孔3的剖面形状稍微小一些，以便在步骤S5中易于将散热板4的凸部12插入布线基板31的通孔3内。
如上所述进行上述步骤S5，实现了散热板4的凸部12插入(布置)在布线基板31的各个通孔3内的状态，但是在所述阶段，散热板4尚未被固定在布线基板31上。因此，在步骤S6，将设置在各个散热板4的凸部12的主面12a上的槽16拓宽，由此来将各个散热板4(的凸部12)敛缝并固定到布线基板31(的各个通孔3)内。这能够通过利用夹具(敛缝用夹具)46类夹具拓宽散热板4的凸部12的主面12a的槽16来实现。
具体的就是，使布置在散热板4的凸部12的主面12a上方的敛缝用夹具46按图50中箭头所指的方向(即与散热板4的凸部12的主面12a大致垂直且靠近所述主面12a的方向)朝着槽16移动(下降)。如图51所示，用夹具46的顶端部47叩击槽16。换句话说，就是以夹具46的顶端部47与槽16重合的方式将夹具46的顶端部47压进(顶入)槽16。
此时，从与槽16的延伸方向垂直的剖面(图50至图52的剖面图)观看，夹具46的顶端部47具有顶端细的锥状。夹具46的顶端部47的最顶端与槽16的宽度(是一个与槽16的延伸方向垂直的方向上的宽度，凸部12的主面12a一侧的开口的宽度)W1大致相等，或者比宽度W1稍微小一些。此外，宽度W1图示在图49中。但是，由于夹具46的顶端部47具有锥形状，所以如图51与图52所示，当夹具46的顶端部47的最顶端到达槽16的底部时，在散热板4的凸部12的主面12a的位置，夹具46的顶端部47具有比槽16的宽度W1还大的尺寸。
因此，如上所述，如果用夹具46的顶端部47叩击槽16(夹具46的顶端部47顶压在槽16上)，则如图52所示，槽16被夹具46的顶端部47拓宽(即上述宽度W1在槽16的上部被扩大)。凸部12的一部分就会在水平方向(与凸部12的主面12a平行的方向)上以拓宽部分的体积增大，散热板4的凸部12的侧面12b的一部分(侧面12b的上部)就直接与布线基板31的通孔3的内壁面紧密接触。通过所述反作用使布线基板31的通孔3的内壁与凸部12的侧面12b的一部分紧密结合，并发挥推压的作用力，由此散热板4的凸部12的侧面12b被布线基板31的通孔3的内壁紧紧固定住。如上所述，便可将散热板4(的凸部12)和布线基板31挤在一起，从而能够将散热板4固定在布线基板31上。
使夹具46的顶端部47顶压在槽16上，将散热板4的凸部12的主面12a上的槽16拓宽后，如图53所示，使夹具46上升而脱离散热板4的凸部12。如上所述，夹具46的顶端部47脱离了槽16，但如图54所示，散热板4的凸部12的侧面12b的一部分(侧面12b的上部)直接接触布线基板31的通孔3的内壁面，并且维持紧密接触的状态。即散热板4(的凸部12)维持敛缝并固定到布线基板31上的状态。
此外，对夹具46的形状等可以做各种各样的变更，只要能够用以拓宽散热板4的凸部12的主面12a上的槽16，并将散热板4(的凸部12)敛缝(固定)到布线基板31上的夹具即可。
如上所述，进行上述步骤S6，将散热板4(的凸部12)敛缝并固定到布线基板31以后，如图55所示，使固定在(敛缝)布线基板31的多个散热板4脱离(取下)托盘或者载体45。就托盘或者载体45而言，只要具有易于使散热板4从托盘或者载体45脱离(可取下)的结构即可。之后，将固定(敛缝)了多个散热板4的布线基板31送到下一道下工序(这里指上述步骤S7的线焊工序)。
在本实施方式中，通过在步骤S6中将散热板4敛缝并固定到布线基板31上，可防止在形成封装部7c、8之前，散热板4从布线基板31上脱落。
设置在散热板4的凸部12的主面12a上的槽16，是通过使用夹具46进行拓宽，以将散热板4(的凸部12)敛缝并固定到布线基板31(的通孔3)内时使用的槽。因此，如图8至图10与图14所示，最好是将槽16设置在散热板4的凸部12的主面12a的周边部。而且，优选在散热板4的凸部12的主面12a中，至少相对的两条边中的各条边上设置槽16；尤其是优选在散热板4的凸部12的主面12a中，沿着四条边中的各条边上设置槽16。如上所述，在用夹具46拓宽槽16时，能够使凸部12的侧面12b的一部分与布线基板31的通孔3的内壁直接接触，从而可确实可靠地将散热板4敛缝并固定到布线基板上。即能够用散热板4的支撑部13的支撑面13a和散热板4的凸部12的侧面12b将布线基板31的一部分夹住。
与本实施方式不同，在散热板4的凸部12的主面12a中，仅在安装了半导体芯片5的区域(与安装的半导体芯片5平面重合的区域)形成槽16，在安装了半导体芯片5的区域以外的区域没有形成槽16的情况下，在步骤S6中，半导体芯片5则成为障碍，而无法用夹具46将凸部12的主面12a上的槽16拓宽。
对此，在本实施方式中，在散热板4的凸部12的主面12a中，用于敛缝的槽16形成于安装了半导体芯片5的区域(与安装的半导体芯片5平面重合的区域)以外的区域。优选将槽16形成于安装了半导体芯片5的区域周围。如上所述，在步骤S6中，安装在凸部12上的半导体芯片5就不会成为障碍，而能够用夹具46将凸部12的主面12a上的槽16拓宽，由此能够将散热板4敛缝并固定到布线基板31上。这里，凸部12的主面12a中如果安装半导体芯片5而被半导体芯片5覆盖的区域与安装半导体芯片5的区域相对应。因此，在上述步骤S3的半导体芯片5的安装工序中，将半导体芯片5安装在散热板4的凸部12的主面12a中比形成有槽16的区域更靠近中央一侧。
最好是散热板4的凸部12的外形尺寸比布线基板31的通孔3的内形尺寸小。这是为了抑制在将散热板4的凸部12插入通孔3内时，散热板4的凸部12的一部分与布线基板31接触，而导致在布线基板31上产生裂纹。取而代之，仅凭将散热板4的凸部12插入布线基板31的通孔3内，是无法将散热板4固定在布线基板31上的。但是，在本实施方式中，由于在步骤S6中需要将散热板4的凸部12的主面12a的槽16拓宽，所以凸部12的顶端部附近(侧面12b中主面12a附近的部分)在水平方向(在与凸部12的主面12a平行的方向)上扩大，而外形尺寸局部增大，从而使散热板4的凸部12的侧面12b的一部分直接与布线基板31的通孔3的内壁面紧密接触。由此可将散热板4(的凸部12)敛缝并固定到布线基板31上。
在步骤S5中将散热板4的凸部12布置(插入)在布线基板31的通孔3内的阶段，上述间隙部15形成于散热板4的凸部12的侧面12b和布线基板31的通孔3的内壁之间，而且，上述间隙18形成于散热板4的基材部11的主面11a(未设置有凸部12和支撑部13的区域)和布线基板31的上表面31a之间。且在步骤S6中被固定为所述状态。在进行步骤S8的注塑工序之前，所述间隙部15与间隙18是空的，是一种树脂材料MR尚未填充在间隙部15与间隙18内的状态。间隙部15和间隙18的具体结构，除了在所述阶段(将树脂材料MR注入后述的模具51、52的空腔之前的阶段)尚未填充有树脂材料MR这一点不同以外，其他各方面都如上所述。
<有关注塑工序>
下面对步骤S8的注塑工序进行更加详细的说明。
在本实施方式的步骤S8的注塑工序中，一并形成布线基板31的上表面31a一侧的封装部7c和下表面31b一侧的封装部8。下面参照图56至图67说明所述步骤S8的注塑工序的具体做法。
图56至图67所示的是步骤S8的注塑工序的说明图。其中，图56所示的是用模具51、52夹紧布线基板31之前的阶段的示意剖面图(整体剖面图)；图57所示的是用模具51、52夹紧布线基板31的阶段的剖面图(整体剖面图)；图58至图61所示的是用模具51、52夹紧布线基板31的阶段的主要部分剖面图；图58与图59所示的是与一个半导体器件区域32大致相对应的区域的剖面图；图58所示的是与图1、图39以及图42相同的剖面(即在与上述A1-A1线、图40与图41的C1-C1线相对应的位置的剖面)；图59所示的是与图2相同的剖面(即在与上述A2-A2线、图40与图41的C2-C2线相对应的位置的剖面)；图60与图58中用圆圈围起的区域RG5、RG6的部分放大图相对应；图61与图59中用圆圈围起的区域RG7、RG8的部分放大图相对应。此外，区域RG6与上述区域RG1、RG3相对应；区域RG5与上述区域RG4相对应；区域RG8与上述区域RG2相对应。
在步骤S8的注塑工序中，首先，进行步骤S1～S7，如图56所示，将固定(敛缝)了散热板4的状态下的布线基板31布置在上模具的模具51和下模具的模具52之间。接着如图57至图59所示，用模具51、52从上、下夹紧(固定)。此时，以布线基板31的上表面31a面朝上与模具(上模具)51相对、布线基板31的下表面31b面朝下与模具(下模具)52相对的方式，用模具51、52夹住布线基板31。
从图56至图59还可得知，在用模具51、52夹紧布线基板31时，最好设定成如利用吸附等将薄片(薄膜、叠层薄膜)53贴在模具(下模具)52的上表面(与模具51、布线基板31相对一侧的主面)的状态，且模具(下模具)52和布线基板31的下表面31b不直接接触，其间夹着薄片53。所述薄片53比模具(下模具)52更具有弹性，而且还具有经得住注塑工序的温度的耐热性，例如可用聚酰亚胺树脂等的树脂薄片构成。使用薄片53以后，布线基板31的下表面31b的各个半导体器件区域32的多个凸起焊盘LA与薄片53接触，能够防止多个凸起焊盘LA与模具52接触，因此能够防止布线基板31的下表面31b的多个凸起焊盘LA被高刚性的模具52划伤。薄片53能够通过辊54、55卷起、传送。
用模具51、52夹紧布线基板31之后，如图57至图62所示，在布线基板31的上表面31a和模具(上模具)51之间形成空腔CAV1，在布线基板31的下表面31b和模具(下模具)52之间形成空腔CAV2。空腔CAV1为封装部7c形成用空腔(空洞)；空腔CAV2为封装部8形成用空腔(空洞)。此外，由于封装部7c随后以每一个半导体器件区域32为单位进行分割而成为上述封装部7，所以也能够将空腔CAV1看成是用于形成封装部7的空腔。
空腔CAV2形成于布线基板31的下表面31b和模具(下模具)52之间，在使用薄片53的情况下，成为下述状态：即在沿着模具(下模具)52的上表面布置的薄片53和布线基板31的下表面31b之间形成有空腔CAV2的状态。
对于布线基板31的下表面31b的多个半导体器件区域32中的各个半导体器件区域32，各设置一个形成于布线基板31的下表面31b和模具(下模具)52之间的空腔CAV2。即在每一个半导体器件区域32设置有一个空腔CAV2。
另一方面，形成于布线基板31的上表面31a和模具(上模具)51之间的空腔CAV1，以内包布线基板31的上表面31a的整个多个半导体器件区域32的方式设置。即对多个半导体器件区域32设置有一个空腔CAV1。但是，散热板4的上述基材部11的背面11b与模具(上模具)51的下表面接触。
用模具51、52夹紧布线基板31以后，如图62所示，从树脂入口(树脂浇口、树脂注入口)56向形成于布线基板31的上表面31a和模具(上模具)51之间的空腔CAV1注入(引入)形成封装部7c、8的树脂材料MR。这里，树脂入口56布置在空腔CAV1的旁边，模具51、52是侧浇口(side gate)方式注塑模具。
图62所示的是树脂材料MR注入模具51、52空腔内的状态(阶段)剖面图(整体剖面图)；图63至图66所示的是树脂材料MR注入模具51、52的空腔内的状态(阶段)的主要部分剖面图；图63所示的是与图58相同的剖面(即在与上述A1-A1线、图40和图41的C1-C1线相对应的位置的剖面)；图64所示的是与图59相同的剖面(即在与上述A2-A2线、图40和图41的C2-C2线相对应的位置的剖面)；图65所示的是与图60相同的剖面；图66所示的是与图61相同的剖面。因此图65与图63中用圆圈围起的区域RG5、RG6的部分放大图相对应；图66与图64中用圆圈围起的区域RG7、RG8的部分放大图相对应。
如图59和图61所示，在布线基板31的各个通孔3的内壁和插在所述通孔3内的散热板4的凸部12的侧面12b之间至少一处(优选多处)，具有使通孔3的内壁和凸部12的侧面12b分开且连接(连通、贯通)布线基板31的上表面31a一侧和下表面31b一侧的间隙部15。而且，由于支撑部13的支撑面13a和布线基板31的上表面31a接触，所以在散热板4的基材部11的主面11a(凸部12和支撑部13均未设置的区域)和布线基板31的上表面31a之间形成有间隙18。所述间隙部15与间隙18在上述步骤S5中将散热板4的凸部12插入布线基板31的各个通孔3的阶段形成，所述状态在步骤S6得以固定，之后，到步骤S8的注塑工序中从树脂入口56注入树脂材料MR之前为止，间隙部15与间隙18保持着空洞状态。
因此，如果用模具51、52夹紧布线基板31，则空腔CAV1和空腔CAV2之间成为通过间隙18及间隙部15而连接的状态，其中，空腔CAV1形成于布线基板31的上表面31a和模具51之间，空腔CAV2形成于布线基板31的下表面31b和模具52之间，间隙18位于散热板4的基材部11的主面11a和布线基板31的上表面31a之间，间隙部15位于散热板4的凸部12的侧面12b和通孔3的内壁之间。
由于空腔CAV1和空腔CAV2之间通过间隙18和间隙部15连通，所以从树脂入口56注入空腔CAV1内的树脂材料MR，不仅遍及整个空腔CAV1，且填充在整个空腔CAV1内，还通过间隙18和间隙部15注入(引入)到形成于布线基板31的下表面31b和模具(下模具)52之间的空腔CAV2内。即，间隙18和间隙部15成为树脂材料MR的流通路径，通过将树脂材料MR从树脂入口56注入空腔CAV1内，则不仅能够将树脂材料MR填充在空腔CAV1内，还能够将树脂材料MR填充在空腔CAV2内。而且，在空腔CAV1中，散热板4的基材部11的主面11a和布线基板31的上表面31a之间的间隙18也成为填充有树脂材料MR的状态(被树脂材料MR充满的状态)。上述间隙部15也成为填充有树脂材料MR的状态(被树脂材料MR充满的状态)。
此外，随着树脂材料MR填充在空腔CAV1、CAV2内，空腔CAV1、CAV2内的空气将从空气口(气口、气体排出口)57漏出(排出)。树脂入口56与空气口57形成于上模具即模具51一侧，即布线基板31的上表面31a和模具(上模具)51之间。
所使用的树脂材料MR例如由热固化性树脂材料等组成，也可以含有填料等。例如可用含填料的环氧树脂等形成树脂材料MR，只要对树脂材料MR的流动性等进行调整，使注入空腔CAV1内的树脂材料MR通过上述间隙18和间隙部15也能流入空腔CAV2内即可。
在树脂材料MR含有填料的情况下，优选上述间隙18和间隙部15具有能够通过含在树脂材料MR中的填料的尺寸。由此，如将含填料的树脂材料MR引入空腔CAV1，就能够经过上述间隙18与间隙部15将含填料的树脂材料MR引入空腔CAV2。如上所述，由于空腔CAV1内的树脂材料MR和空腔CAV2内的树脂材料MR的成分(或者填料含有率)大致相等，所以能够使封装部7c(7)和封装部8的成分(或者填料含有率)大致相等。
树脂材料MR填充到空腔CAV1、CAV2内以后，通过加热等使空腔CAV1、CAV2内的树脂材料MR固化。空腔CAV1内的树脂材料MR固化后成为封装部7c，空腔CAV2内的树脂材料MR固化后成为封装部8，上述间隙部15成为充满了固化树脂材料MR的状态，上述间隙18也成为充满固化的树脂材料MR的状态，其中，充满所述间隙18的树脂材料MR也构成封装部7c的一部分。之后，将模具51、52脱模，取出形成有封装部7c、8的布线基板31。
封装部7c以覆盖布线基板31的上表面31a的整个多个半导体器件区域32的方式形成，各个散热板4的基材部11的背面11b从封装部7c的上表面露出。在各个散热板4的基材部11的背面11b上形成有树脂毛刺的情况下，只要在步骤S8的注塑工序以后进行毛刺除去工序即可。
另一方面，在布线基板31的下表面31b的各个半导体器件区域32中，在凸起焊盘LA的排列区域上未形成封装部8，在比凸起焊盘LA的排列区域更靠近中央的区域形成有封装部8。因此，封装部8形成为：在布线基板31的下表面31b的各个半导体器件区域32中，覆盖半导体芯片5、散热板4的凸部12的主面12a、焊线BW及焊接引线BL，但不覆盖凸起焊盘LA。
<关于主要特征>
在本实施方式中，通过使用散热板4，可提高半导体器件的散热特性。在制造半导体器件时，如果不将所述散热板4固定在布线基板31，则在线焊工序、注塑工序或者是工序间的运送过程中，散热板4有可能脱离布线基板31。因此，在制造半导体器件时，需要将散热板4固定在布线基板31上。
在本实施方式中，将散热板4固定在布线基板31上时不使用粘结材，而是通过将散热板4敛缝并固定到布线基板31上。即，在上述步骤S6中，将散热板4凸部12的主面12a上的槽16拓宽，使凸部12的侧面12a的一部分与布线基板31的通孔3的内壁直接接触，从而将散热板4敛缝并固定到布线基板31上。
与本实施方式不同，在使用粘结材将散热板4固定在布线基板3上的情况下，如果布线基板31的通孔3的尺寸(内尺寸)和散热板4的凸部12的尺寸(外形尺寸)发生变化，则会导致粘结材不足或者过剩，从而有可能导致散热板4的固定不良。而且，如果散热板4固定用的粘结材在布线基板31的下表面31b，溢出到通孔3的周围，附着到焊接引线BL上，就有可能导致线焊不良。在用粘结材进行固定的情况下，在将散热板4的凸部12插入布线基板31的通孔3内时，考虑到散热板4的插入性问题，在凸部12的侧面12b和通孔3的内壁之间形成间隙，所以有可能降低保持散热板4的力度。所述这些都将导致半导体器件的可靠性下降。
对此，在本实施方式中，通过拓宽凸部12的槽16来将散热板4敛缝(固定)到布线基板31上，所以即使布线基板31的通孔3的尺寸(内尺寸)和散热板4的凸部12的尺寸(外形尺寸)发生一些变化，也易于固定散热板4；由于不使用散热板4固定用粘结材，所以不会出现粘结材附着在焊接引线BL上的情况，结果，可防止出现线焊不良；与使用粘结材固定散热板4的情况相比，也可以将布线基板31的通孔3和散热板4的凸部12的尺寸精度(公差)设定得较低，从而能够降低半导体器件的制造成本。
在本实施方式中，由于通过拓宽散热板4的凸部12上的槽16来将散热板4敛缝(固定)到布线基板31，所以如图54与图60所示，凸部12的侧面12b中离主面11a近的区域与布线基板31的通孔3的内壁接触，但是离基材部11近的区域，在和布线基板31的通孔3的内壁之间存在若干间隙19。即除间隙部15以外的凸部12的侧面12b具有与布线基板31的通孔3的内壁接触的区域(离主面12a近的区域)和不接触的区域。因此，如果进行步骤S8的注塑工序，将如图65所示，树脂材料MR也将填充到散热板4凸部12的侧面12b和通孔3的内壁之间的间隙19中。即，在与散热板4的凸部12的侧面12b中，与通孔3的内壁不直接接触的部分和通孔3的内壁之间也会填充上树脂材料MR。对所述间隙19填充树脂材料MR，可以通过树脂材料MR从上述间隙18、上述间隙部15侵入间隙19来实现。因此，如果进行步骤S8的注塑工序来形成封装部7c、8，则会成为除间隙部15以外的散热板4的凸部12的侧面12b中，部分(离主面12a近的区域)区域与布线基板31的通孔3的内壁接触，其他部分固定的树脂材料MR存在于布线基板31的通孔3的内壁之间的状态，所述状态在制造的半导体器件1时也得以维持不变。间隙19的尺寸比上述间隙18、间隙部15的尺寸小，树脂材料MR所含的填料即使无法通过也没有问题。
如上所述，在本实施方式中，是通过拓宽凸部12的槽16来将散热板4敛缝(固定)到布线基板31上，而不是散热板4的凸部12的侧面12b全部与通孔3的内壁接触，所以可以因树脂材料MR进入(填充在)上述间隙19内，而提高散热板4和布线基板2(31)的紧密接触性。因此，所制造的半导体器件1中因能够改善散热板4和布线基板2的紧密接触性(粘结性)，所以能够将散热板4牢固地固定在布线基板2、封装部7、8上。结果，可提高半导体器件1的可靠性。
由于步骤S7的线焊工序是在使布线基板31的下表面31b面朝上的状态下进行，步骤S8的注塑工序是在使布线基板31的上表面31a面朝上的状态下进行，所以从步骤S7到步骤S8需要将布线基板31进行上下颠倒。在本实施方式中，通过拓宽散热板4凸部12的槽16将散热板4敛缝(固定)到布线基板31上，所以即使从步骤S7到步骤S8将布线基板31进行上下颠倒，在使布线基板31的上表面31a面朝上的状态下进行步骤S8的注塑工序，也能够防止散热板4脱离布线基板31。因此，可确实可靠地进行半导体器件的制造工序。
在本实施方式中，将半导体芯片5布置在形成外部连接端子(这里是指焊球9)一侧的主面即布线基板2的下表面2b一侧。因此，需要在布线基板2(31)的下表面2b(31b)侧形成封装部8，但是不可在外部端子形成用端子即凸起焊盘LA上形成封装部8。因此，需要对每一个半导体器件区域32分别形成布线基板2(31)的下表面2b(31b)一侧的封装部8。
因此，在本实施方式步骤S8的注塑工序中，将供给到布线基板31的上表面31a一侧(即空腔CAV1)的树脂材料MR，经过上述间隙部15(与上述间隙18)也供给到布线基板31下表面31b一侧(即空腔CAV2)，由此分别在布线基板31的上表面31a一侧形成了封装部7c，在布线基板31的下表面31b一侧形成了封装部8。由此，能够很容易且可靠地形成不覆盖凸起焊盘LA的布线基板31下表面31b一侧的封装部8。而且，由于可以一次形成布线基板31的上表面31a一侧的封装部7c和布线基板31的下表面31b一侧的封装部8，所以能够抑制半导体器件的制造工序数。
由于布线基板2的上表面2a一侧的封装部7和布线基板2的下表面2b一侧的封装部8，通过充满间隙部15内树脂材料MR而成为连为一体的状态，所以能够抑制或者防止半导体器件1的封装部7、8脱落(从布线基板2上脱落)。结果，可进一步提高半导体器件的可靠性。
将供给到布线基板31的上表面31a一侧(的空腔CAV1)的树脂材料MR，在经过上述间隙部15(与上述间隙18)供给布线基板31的下表面31b一侧(的空腔CAV2)时，由于树脂材料MR也容易填充在散热板4的凸部12的侧面12b和通孔3的内壁之间的上述间隙19，所以可提高散热板4和布线基板2(31)的紧密接触性。结果，可提高半导体器件1的可靠性。
对各个半导体器件区域32(即对一个散热板4)至少设置一个上述间隙部15，但最好是设置多个上述间隙部15。图67所示的是树脂材料MR部分填充到空腔CAV2中的阶段的剖面图。
从上述树脂入口56注入到空腔CAV1的树脂材料MR通过间隙18和间隙部15被引入空腔CAV2。此时，如果各个半导体器件区域32(的空腔CAV2)具有多个间隙部15，则树脂材料MR从多个间隙部15中离树脂入口56近的那一侧的间隙部15a被引入空腔CAV2，空腔CAV2内的空气则从其他间隙部(离空气口57近的间隙部)15b向空腔CAV1被排出，并进一步从上述空气口57排向模具51、52外。
因此，如果对各个半导体器件区域32(即对一个散热板4)设置多个上述间隙部15，则所述多个间隙部15中，对空腔CAV2具有树脂注入口(树脂入口)作用的间隙部和对空腔CAV2具有气体排出口(空气口)作用的间隙部，要确保各有一个以上。由此，经由间隙部15可确实地将注入空腔CAV1的树脂材料MR引入空腔CAV2内，从而能够可靠地形成封装部8。
对各个半导体器件区域32(即对一个散热板4)设置的多个间隙部15最好是具有大致相等的尺寸。这是由于从间隙部15(这里间隙部15a)引入空腔CAV2内的树脂材料MR，能够从其他间隙部15(这里间隙部15b)返回空腔CAV1，并用于形成封装部7c、其他封装部8。由此，易于形成封装部7c、8。因此，在树脂材料MR注入空腔CAV2时，作为树脂注入口(树脂入口)的间隙部15(这里是指间隙部15a)和作为气体排出口(空气口)的间隙部15(这里是指间隙部15b)的尺寸大致相等，封装部8利用通孔注塑(through mould)形成。另一方面，树脂材料MR能够通过上述树脂入口56，但是由于空气口57是用于排气的，树脂材料MR几乎不会通过，所以上述空气口57(的间隙)比上述树脂入口56、上述间隙部15以及上述间隙18都小。
更好的是使布线基板31(2)的通孔3的平面形状和散热板4的凸部12的平面形状分别为矩形形状，使间隙部15分别形成于所述矩形形状的四个角的位置(上述四个角17的位置)上。由此，能够使注入空腔CAV1的树脂材料MR经由间隙部15保持良好平衡地引入空腔CAV2，从而能够更加可靠地形成封装部8。
(实施方式2)
在上述实施方式1所说明的制造工序中，先将半导体芯片5安装在散热板4的凸部12上，接着再将安装了半导体芯片5的散热板4布置在布线基板31的通孔3内。在本实施方式中，在将半导体芯片5安装在散热板4的凸部12之前，先将散热板4布置在布线基板31的通孔3内，接着再将半导体芯片5安装到布置在布线基板31通孔3内的散热板4的凸部12上。下面参照图68至图74对所述情形进行说明。
图68所示的是本实施方式中半导体器件1的其他制造工序的工序流程图，与上述实施方式1的图22相对应。图69至图74为本实施方式半导体器件1的制造工序中的平面图或者剖面图。图69至图74中的图69、图71及图73为平面图，图70、图72及图74为剖面图。
首先，在步骤S1、S2中准备布线基板31与框41。可以先准备布线基板31，或者先准备框41，也可以是同时准备布线基板31与框41。
接下来，在本实施方式中，不进行贴片工序，而是在步骤S4中，将框41的框架42进行切割以分离框41的各个散热板4。由此将散热板4进行单片分割。
接下来，如图69与70所示，在步骤S5中，将散热板4(这里指尚未安装半导体芯片5的散热板4)的凸部12布置(插入)在布线基板31的各个半导体器件区域32的通孔3内，接着，在步骤S6中，将各个散热板4(的凸部12)敛缝到布线基板31(的各个通孔3)内，以将各个散热板4固定在布线基板31上。图69与图70所示的是完成步骤S6的阶段的平面图(图69)与剖面图(图70)。图69所示的是与图35相同的区域(即三个半导体器件区域32)，所示的是布线基板31的下表面31b一侧。图70所示的是与图37相对应的剖面图(即图69的C1-C1线的剖面图)。
除了在半导体芯片5尚未安装在散热板4上这一点上不同以外，步骤S5中散热板4的布置工序与步骤S6中散热板4的固定(敛缝)工序同样是按照上述实施方式1的所述方式进行的，所以这里不再进行详细说明。结果，在完成步骤S6中散热板4的固定(敛缝)工序的阶段，在被敛缝并固定到布线基板31上的各个散热板4的凸部12上尚未安装有半导体芯片5。
接下来，进行步骤S3的贴片工序，经由接合材14将半导体芯片5安装接合在各个散热板4的凸部12的主面12a上，其中，所述散热板4固定(敛缝)在布线基板31上。在本实施方式中，步骤S3的贴片工序可以如下进行。
即，如图71(与图69相同区域的平面图)及图72(与图70相对应的剖面图)所示，先将导电性膏材(优选银膏14b)涂布在各个散热板4的凸部12的主面12a上，其中，各个散热板4的凸部12的主面12a布置并固定在布线基板31的各个半导体器件区域32的通孔3内。接着，如图73(与图69、图71相同区域的平面图)、图74(与图70、图72相对应的剖面图)所示，经由银膏14b将半导体芯片5安装到各个散热板4的凸部12的主面12a上，其中，各个散热板4的凸部12的主面12a布置并固定在布线基板31的各个半导体器件区域32的通孔3内。之后，通过进行加热处理等使银膏14b固化。如上所述，在安装半导体芯片5时，先使膏状态的银膏14b固化，并利用固化的银膏14b将半导体芯片5接合并固定在散热板4的凸部12上。固化后的银膏14b将成为上述粘结材14。此外，由图71至图74也可得知，步骤S5的贴片工序是在布线基板31的下表面31b面朝上的状态下进行的。
此后的工序与实施方式1中所述的制造工序一样。即进行上述步骤S7的线焊工序、上述步骤S8的注塑工序、上述步骤S9的焊球9连接工序、及上述步骤S10的切割工序。由此便可制造出图1至图10所示的半导体器件1。
与利用金属材料形成的框41(散热板4)相比，由树脂基板构成的布线基板31对高温热处理的耐久性低。在上述实施方式1中所说明的制造工序中，由于在步骤S5、S6中将散热板4布置并固定在布线基板31之前，先在步骤S3中将半导体芯片5接合在散热板4上，所以在进行步骤S3的半导体芯片5接合工序的热处理时，布线基板31不被加热。因此，可以无需考虑布线基板31的耐热性，而可通过高温热处理进行步骤S3的半导体芯片5接合工序的热处理。所以，在步骤S3的半导体芯片5的接合工序的热处理为高温热处理的情况下，例如，在利用熔点比形成在凸起焊盘LA上的外部端子(这里是指焊球9)所用焊剂的熔点高的焊剂14a，并将半导体芯片5接合在散热板4上的情况下，如果应用在上述实施方式1所说明的制造工序，则在进行步骤S3的半导体芯片5的接合工序的焊接回流时，布线基板31不会受到损伤，因此很适于应用在上述实施方式1所说明的制造工序。
即，在焊球9使用无铅焊剂的情况下进行半导体器件1的安装时(安装到上述安装基板21等时)，焊接回流温度例如为220℃左右，在焊球9使用含铅焊剂的情况下进行半导体器件1的安装时(安装到上述安装基板21等时)，焊接回流温度例如为180℃左右。另一方面，焊剂14a为高温焊剂的情况下，步骤S3的焊接回流温度在350～400℃左右较理想，但是布线基板31可能经受不住所述高温，而在上述实施方式1所说明的制造工序中，由于在步骤S5、S6中将散热板4布置并固定在布线基板31之前，在步骤S3将半导体芯片5接合在散热板4上，所以进行焊接回流时，就不存在布线基板31的耐久性问题。
使用焊剂作为粘结材14，与使用银膏作为粘结材14的情况相比，粘结材14的热传导性提高。因此，可更进一步提高从半导体芯片5到散热板4的热传导性，从而可进一步提高半导体器件1的散热性。
另一方面，在本实施方式所说明的制造工序中，由于在步骤S5、S6将散热板4布置并固定在布线基板31以后，在步骤S3中将半导体芯片5接合在散热板4上，因此在进行步骤S3的半导体芯片5接合工序的热处理时，布线基板31会被加热。结果是，在进行本实施方式所说明的制造工序的情况下，最好是在步骤S3的半导体芯片5接合工序的热处理中不进行温度过高的热处理，如上所述，如果使用银膏14b将半导体芯片5接合在散热板4上，则在进行步骤S3的半导体芯片5接合工序的粘结材(银膏14b)的固化用热处理时，布线基板31不会受到损伤，因此最为理想。
(实施方式3)
图75、图76为本实施方式的半导体器件1a的剖面图(侧视剖面图)，分别与上述实施方式1的图1、图2相对应。
就上述实施方式1的半导体器件1而言，散热板4的凸部12的主面12a与布线基板2的下表面2b大致在同一个平面上，散热板4的凸部12的主面12a的高度位置和布线基板2的下表面2b的高度位置大致相同。
对此，在本实施方式的半导体器件1a中，散热板4的凸部12的主面12a与布线基板2的下表面2b不在同一个平面上，而是位于布线基板2的下表面2b和上表面2a之间的位置(高度位置)。即，在本实施方式的半导体器件1a中，散热板4凸部12的主面12a的高度位置与布线基板2下表面2b的高度位置不一致，而且与布线基板2上表面2a的高度位置也不一致，而是位于布线基板2的下表面2b和上表面2a之间的高度位置。这点可通过在散热板4中，使支撑部13的支撑面13a和凸部12的主面12a的高低差(高度之差)比布线基板2的厚度(即布线基板2的上表面2a和下表面2b的高低差)薄来实现。此时，散热板4凸部12的主面12a的高度位置、布线基板2下表面2b的高度位置以及与布线基板2上表面2a的高度位置指的是与所述主面12a、下表面2b及上表面2a垂直的方向上的高度位置。
本实施方式的半导体器件1a中，由于散热板4凸部12的主面12a的高度位置是布线基板2下表面2b和上表面2a之间的高度位置，所以与上述实施方式1的半导体器件1相比，半导体芯片5的表面5a的高度变低，其中，上述实施方式1的半导体器件1中散热板4的凸部12的主面12a的高度位置与布线基板2的下表面2b的高度位置一致。此外，此时以布线基板2的上表面2a为基准，将布线基板2的下表面2b一侧定为高度高的方向。因此，与上述实施方式1的半导体器件1相比，本实施方式的半导体器件1a能够使封装部8的厚度更薄。
由于本实施方式的半导体器件1a的其他结构与实施方式1的半导体器件1大致相同，所以这里省略掉详细的说明。而且，本实施方式的半导体器件1a的制造工序与上述半导体器件1的制造工序大致相同。因此，本实施方式的半导体器件1a也可按照上述实施方式1或者实施方式2所述方法制造。
本实施方式的半导体器件1a中，通过使散热板4凸部12的主面12a的高度位置成为比布线基板2的下表面2b低的位置(这里指以布线基板2的上表面2a为基准，以布线基板2的下表面2b一侧为高度高的方向)，来使半导体芯片5的表面5a的高度位置更低，从而能够使半导体芯片5的表面5a的高度位置接近布线基板2的下表面2b的高度位置。由于半导体芯片5的电极垫PD和布线基板2的焊接引线BL的高低差越小，线焊工序越容易进行，所以在本实施方式的半导体器件1a中，通过使半导体芯片5的表面5a的高度位置接近布线基板2的下表面2b的高度位置，易于进行上述步骤S7的线焊工序。
在本实施方式中，通过使半导体芯片5的表面5a的高度位置接近布线基板2的下表面2b的高度位置，能够使封装部8的厚度更薄，所以更利于半导体器件的薄型化。
另一方面，如实施方式1所述的半导体器件1一样，在使散热板4的凸部12的主面12a位于与布线基板2的下表面2b大致相同的高度位置的情况下，能够增大散热板4的凸部12的体积(甚至可以说是增大了散热板4的体积)，所以可进一步地提高半导体器件的散热性(散热特性)。
(实施方式4)
图77、图78所示的是本实施方式的半导体器件1b的剖面图(侧视剖面图)，分别与上述实施方式1的图1、图2相对应。图79是本实施方式的半导体器件1b的上表面图，与上述实施方式1的图5相对应；图80是本实施方式的半导体器件1b的下表面图，与上述实施方式1的图6相对应。图81是透视封装部8时的半导体器件1b的下表面侧的平面透视图(下表面图)，与上述实施方式1的图8相对应。图82是在图81中进一步除去(透视)焊线BW与半导体芯片5后的状态下的半导体器件1的平面透视图(下表面图)，与上述实施方式1的图10相对应。此外，图79至图82的A1-A1线的剖面与图77大致相对应，图79至图82的A2-A2线的剖面大致与图78相对应。而且，为了便于理解，用虚线表示图81中所透视的封装部8的外形位置。
在上述实施方式1的半导体器件1中，在布线基板2的上表面2a一侧形成封装部7，在布线基板2的下表面2b一侧形成封装部8。对此，在图77至图82所示的本实施方式的半导体器件1b中，在布线基板2的下表面2b一侧形成了封装部8，但是在布线基板2的上表面2a一侧未形成有相当于上述封装部7的部分。因此，在本实施方式的半导体器件1b中，不仅是散热板4的基材部11的背面11b露出，基材部11的侧面11c也露出。
由于未形成有相当于上述封装部7的部分，所以在本实施方式中，需要具有作为从上述布线基板31的上表面31a一侧到下表面31b一侧的树脂材料MR流通路径作用的上述间隙部15。因此，在本实施方式中，在布线基板2的通孔3的内壁和散热板4的凸部12的侧面12b之间未形成有上述间隙部15。而且，在上述实施方式1中，散热板4的基材部11的主面11a和布线基板2的上表面2a之间的上述间隙18也具有朝向上述间隙部15的树脂材料MR的流通路径的作用，但是在本实施方式中，不需要上述间隙部15和上述间隙18。因此，在本实施方式中，不需要在散热板4上设置上述支撑部13，最好是散热板4的基材部11的主面11a(未设置凸部12区域)与布线基板2的上表面2a接触。因此，在散热板4的基材部11的主面11a(未设置凸部12的区域)和布线基板2的上表面2a之间未填充有树脂材料MR。除此以外，本实施方式的半导体器件1b具有与上述实施方式1的半导体器件1基本相同的结构，所以这里不再进行说明。
接下来，对本实施方式的半导体器件1b的制造工序进行说明。图83至图86为本实施方式的半导体器件1b制造工序的说明图，是与图77相对应的剖面。
本实施方式的半导体器件的制造工序中，到上述步骤S8的注塑工序之前为止，基本上与上述实施方式1或者上述实施方式2相同。但是，由于不需要上述间隙部15，所以将散热板4的凸部12的形状(平面形状)和布线基板31的通孔3的形状(平面形状)加工成不会形成上述间隙部15的形状。例如，将布线基板31上的通孔3的平面形状和散热板4上的凸部12的平面形状都加工成四个角为近似直角的矩形即可。如果进行上述步骤S5、S6时将散热板4固定在布线基板31上，则布线基板31的通孔3的内壁和散热板4的凸部12的侧面12b大致会在整个区域相互接近，而不会形成上述间隙部15。而且，最好是在散热板4的基材部11的主面11a上设置凸部12，但不设置支撑部13，而且散热板4的基材部11的主面11a(未设置凸部12的区域整体)接近布线基板31的下表面31b。如上所述，基材部11的主面11a(未设置凸部12的区域整体)本身具有作为上述支撑部13的作用。
与上述实施方式1或上述实施方式2同样地进行到上述步骤S7的线焊工序，获得与图39相对应的图83的结构后，再利用注塑工序进行树脂封装以形成封装部8。因此，注塑工序的做法和上述第一、实施方式2不同。下面，对本实施方式的注塑工序(封装部8形成工序)进行说明。
首先，如图84所示，进行上述步骤S1～S7后，将固定(敛缝)有散热板4的布线基板31布置在上模具的模具61和下模具的模具62之间，并用模具61、62上下夹紧(固定)。
在上述实施方式1中，以布线基板31的上表面31a面朝上，与上模具(上述模具51)相对，布线基板31的下表面31b与下模具(模具52)相对的方式，用模具51、52夹住布线基板31并夹紧。对此，在本实施方式中，以布线基板31的下表面31b面朝上，并与上模具(模具61)对置，布线基板31的上表面31a与下模具(模具62)对置的方式，用模具61、62夹住布线基板31并夹紧。
如果用模具61、62夹紧布线基板31，则如图84所示，将在布线基板31的下表面31b和模具(上模具)61之间形成空腔CAV3。空腔CAV3是封装部8形成用空腔(空洞)，对于每一个半导体器件区域32形成一个空腔CAV3。
在用模具61、62夹紧布线基板31时，最好将薄片53贴在模具(上模具)61中与布线基板31的下表面31b接触的面上，并使薄片53介于模具(上模具)61和布线基板31之间，以保证模具(上模具)61和布线基板31的下表面31b不直接接触。此时，在薄片53上与形成封装部8用的空腔相对应的部分形成有开口部。由此，可经由形成于空腔CAV3上部(空腔的底面)的树脂入口63将树脂填充到空腔CAV3内。所述薄片53具有比模具(上模具)61更大的弹性，而且，具有经受得住注塑工序的温度的耐热性，例如，可用聚酰亚胺等树脂薄片构成。通过使用薄片53，布线基板31的下表面31b的各个半导体器件区域32的多个凸起焊盘LA虽与薄片53接触，但可防止所述多个凸起焊盘LA与模具61接触，由此可防止布线基板31的下表面31b的多个凸起焊盘LA被高刚性模具61损伤。此外，形成于凸起焊盘LA上的伤痕，只要保证与作为外部端子的焊球的接合性没有问题即可，所以并非一定要使用薄片53。
用模具61、62将布线基板31夹紧后，如图85所示，将封装部8形成用树脂材料MR从树脂入口(树脂浇口、树脂注入口)63注入(引入)形成于布线基板31的下表面31b和模具(上模具)61之间的空腔CAV3。此时，所述树脂入口63布置在空腔CAV3的上部，而模具61、62为上浇口(top gate)方式的注塑模具。
在树脂材料MR填充到空腔CAV3内后，通过加热等使空腔CAV3内的树脂材料MR固化，空腔CAV3内的树脂材料MR固化而成为封装部8。之后，使模具61、62脱模，如图86所示，取出形成有封装部8的布线基板31。
在布线基板31的下表面31b的多个半导体器件区域32的各个半导体器件区域32中，以覆盖半导体芯片5及焊线BW的方式形成封装部8，并使对于各个半导体器件区域32形成的封装部8之间相互分隔开。在布线基板31的下表面31b的各个半导体器件区域32，封装部8不形成于凸起焊盘LA的排列区域，而是形成于比凸起焊盘LA的配列区域更靠近中央的区域。因此，封装部8形成为：在布线基板31的下表面31b的各个半导体器件区域32，覆盖半导体芯片5、散热板4的凸部12的主面12a、焊线BW及焊接引线BL，但不覆盖凸起焊盘LA。
之后，进行上述步骤S9的焊球9的连接工序和上述步骤S10的布线基板31的切割工序。在本实施方式中，上述步骤S9的焊球9的连接工序也可以和上述实施方式1同样的方式进行。另一方面，在上述实施方式1的步骤S10的布线基板31的切割工序中，封装部7c和布线基板31将被切割，但在本实施方式中，由于未形成封装部7c，所以只需切割布线基板31即可。
在本实施方式是利用上浇口方式(从空腔CAV3上部的树脂入口63将树脂材料MR引入空腔CAV3内的方式)形成封装部8的情况。其他形态中，还可利用灌注的方式形成封装部8。在用灌注的方式形成封装部8的情况下，不可使树脂材料MR附着在布线基板31的下表面31b的凸起焊盘LA上，也不用封装部8覆盖凸起焊盘LA。
本实施方式与上述实施方式3一样，可使散热板4的凸部12的主面12a的高度位置成为布线基板2的下表面2b和上表面2a之间的高度位置。
在本实施方式中，由于不在布线基板2(31)的上表面2a(31a)侧形成封装树脂部，所以树脂材料(树脂毛刺等)不会附着在散热板4的基材部11的背面11b及侧面11c上，更易于使散热板4露出。因此，易于将半导体器件1b的散热板4连接在散热用的翅片(图中未示出)及上述罩体24上等。
另一方面，在上述实施方式1到实施方式3的半导体器件1、1a中，如上所述，供给到布线基板31的上表面31a一侧(的空腔CAV1)的树脂材料MR经过上述间隙18和上述间隙部15，还被供给到布线基板31的下表面31b一侧(的空腔CAV2)。因此，在上述实施方式1到实施方式3中，散热板4的基材部11的主面11a和布线基板2(31)的上表面2a(31a)之间的上述间隙18将被树脂材料MR填充，而且，散热板4的凸部12的侧面12b和通孔3的内壁之间的上述间隙部15也将被树脂材料MR填充。由此，由于散热板4牢固地固定在布线基板2上，所以可进一步提高半导体器件1、1a的可靠性。因此，从提高半导体器件1、1a、1b的散热板4的保持力度的观点来看，上述实施方式1至实施方式3中的半导体器件1、1a更为有利。
在上述实施方式1到实施方式3以及本实施方式中，如上所述，通过将散热板4的凸部12上的槽16拓宽将散热板4敛缝(固定)到布线基板31上，如图54与图60所示，凸部12的侧面12b中离主面11a近的区域与布线基板31的通孔3的内壁接触，但是在离基材部11近的区域和布线基板31的通孔3的内壁之间存在多个间隙19。在上述实施方式1到实施方式3中形成封装部7c、8，以及在本实施方式中形成封装部8时，树脂材料MR将被充填在所述间隙19内。由此，能够改善散热板4和布线基板2的紧密接触性(粘结性)，从而能够提高散热板4的保持力度。但是，上述间隙19形成于凸部12的侧面12b中的基材部11一侧，离主面11a近的区域与布线基板31的通孔3的内壁接触。因此，为了将树脂材料MR填充到上述间隙19内，与本实施方式的将树脂材料MR供给布线基板31的下表面31b一侧的方式相比，上述实施方式1到实施方式3中的从布线基板31的上表面31a一侧供给树脂材料的方式更为有利。即，与本实施方式相比，上述实施方式1到实施方式3的方式更易于提高上述间隙19的树脂材料MR的填充率。从所述观点出发，与本实施方式4的半导体器件1b相比，上述实施方式1到上述实施方式3中的半导体器件1、1a，也更能提高散热板4的保持力度。
(实施方式5)
本实施方式与上述实施方式1的变形例相对应。
图87与图88为本实施方式的半导体器件1c的剖面图(侧视剖面图)，分别与上述实施方式1的图1与图2相对应。图89所示的是本实施方式的半导体器件1c所用散热板4的下表面图(平面图)，与上述实施方式1的图14相对应。此外，图87的剖面是与图1相对应的剖面(在上述A1-A1线的剖面)，从散热板4方面来看，与图89的B1-B1线的剖面相对应。图88的剖面是与图2相对应的剖面(沿上述A2-A2线上的剖面)，从散热板4方面来看，与图89的B2-B2线的剖面相对应。
如上述实施方式1所述，散热板4具有形成为一体的基材部11、凸部12和支撑部13。所述基材部11具有与布线基板2的上表面2a对置的主面11a；所述凸部12位于基材部11的主面11a的中央部且从基材部11突出并被布置在布线基板2的通孔3内；所述支撑部13形成于基材部11的主面11a上且与布线基板2的上表面2a接触。散热板4中，凸部12从布线基板2的上表面2a一侧插入通孔3内，基材部11和支撑部13位于布线基板2的上表面2a一侧且位于通孔3的外部。支撑部13是为了通过使所述支撑部13的支撑面13a与布线基板2的上表面2a接触，而将基材部11的主面11a和布线基板2的上表面2a脱离(即形成间隙18)而设置的。所述间隙18与散热板4的凸部12的侧面12b和通孔3的内壁之间的间隙部15一起成为上述步骤S8的注塑工序中的树脂材料MR的流通路径。因此，散热板4的凸部12的侧面12b和通孔3的内壁之间的间隙部15，就需要经过散热板4的基材部11的主面11a和布线基板2的上表面2a之间的间隙18，连到基材部11的侧面11c。这一点与上述实施方式1一样。
但是，对图89和图14做一比较即可知道，本实施方式和上述实施方式1中，散热板4的基材部11的主面11a上的支撑部13的布局不同。除了散热板4的基材部11的主面11a上的支撑部13的布局以外，本实施方式的半导体器件1c还具有和上述实施方式1的半导体器件1大致相同的结构。
即，上述实施方式1中，如图14所示，将支撑部13布置在散热板4的基材部11的主面11a中，并且布置在与凸部12的四个侧面12b中的各个侧面相邻且避开间隙部15的位置(这里是指避开四个角17的位置)，而且，在基材部11的主面11a的外围区域既没布置有支撑部13，也没布置有凸部12。因此，与支撑部13的面积相比，基材部11的主面11a(既没布置有支撑部13，也没布置有凸部12的区域)的面积增大，形成有间隙18的平面区域(与从布线基板2的上表面2a平行的平面观看时所看到的平面区域相对应)的面积比连接布线基板2的上表面2a的支撑部13的支撑面13a的面积大。因此，在上述步骤S8的注塑工序中，可使供给到布线基板31的上表面31a一侧(的空腔CAV1)的树脂材料MR经过间隙18很容易地流入散热板4的凸部12的侧面12b和通孔3的内壁之间的间隙部15。因此，图14的布局非常适合于本实施方式。
但是，由于散热板4的基材部11的主面11a和布线基板2的上表面2a之间的间隙18作为树脂材料MR的流通路径而设置的，所以如果通过间隙18连接到基材部11的侧面11c，就可最低限度地保证间隙18具有作为树脂材料MR的流通路径的作用。其中，所述间隙18位于散热板4的基材部11的主面11a和布线基板2的上表面2a之间。，最因此，可对散热板4的基材部11的主面11a上的支撑部13的布局做各种各样的变更。也就是说，只需对支撑部13进行如下布局即可：位于散热板4的凸部12的侧面12b和通孔3的内壁之间的间隙部15，经由位于散热板4的基材部11的主面11a和布线基板2的上表面2a之间的间隙18，连到基材部11的侧面11c。
例如，如图89所示，也能够在散热板4的基材部11的主面11a(未形成有凸部12的区域)中，从凸部12的四个角17到基材部11的四个角呈放射状地设置比支撑部13更下凹的区域(即不与布线基板2的上表面2a接触的区域)71，并将之作为间隙18，而以所述下凹的区域71以外的主面11a整体作为支撑部13，并与布线基板2的上表面2a接触。此时，由图87至图89可知，由于从形成于凸部12的四个角17的上述间隙部15朝着基材部11的四个角呈放射状地形成有上述间隙18，所以在上述步骤S8的注塑工序中，能够通过间隙18和间隙部15将供给到布线基板31的上表面31a一侧(的空腔CAV1)的树脂材料MR供给到布线基板31的下表面31b一侧(的空腔CAV2)。
以上按照实施方式具体地说明了本案发明人所作的发明，但是本发明并不受到所述实施方式的限定，在不超出其要旨的范围下能够进行种种变更，在此无需赘言。
产业上的可利性
本发明非常适用于半导体封装体形态的半导体器件及其制造方法。

Claims (19)

1.一种半导体器件的制造方法，其特征在于，
包括以下工序：
工序a，即准备布线基板的工序，所述布线基板具有：第一主面、位于所述第一主面的相反一侧的第一背面、从所述第一主面到达所述第一背面地贯穿所述布线基板的通孔、形成在所述第一背面且在俯视图上的所述通孔周围的多条焊接引线、以及形成于所述第一背面且与所述多条焊接引线分别电连接的多个凸起焊盘；
工序b，即准备散热板的工序，所述散热板具有：基材部、凸部以及支撑部，其中，所述基材部具有第二主面和位于所述第二主面的相反一侧的第二背面，所述散热板的所述凸部位于所述基材部的所述第二主面的中央部位且从所述基材部突出，所述支撑部形成于所述基材部的所述第二主面上；
工序c，将具有形成了多个电极垫的第三主面的半导体芯片安装于所述散热板的所述凸部上；
工序d，以所述基材部的所述第二主面与所述布线基板的所述第一主面对置、所述凸部位于所述通孔内、且所述支撑部与所述布线基板的所述第一主面接触的方式，相对于所述布线基板的所述第一主面设置所述散热板；
工序e，在所述工序d之后，将所述散热板固定在所述布线基板上；
工序f，在所述工序e之后，通过各个导电性连接部件将所述半导体芯片的所述多个电极垫和所述布线基板的所述多条焊接引线电连接；以及
工序g，在所述工序f之后，用树脂材料对所述半导体芯片和所述多个导电性连接部件进行封装，
其中，在所述工序b中准备的所述散热板的所述凸部具有：形成有槽的第四主面、以及位于所述第四主面和所述基材部的所述第二主面之间的侧面，
其中，所述支撑部具有支撑面和侧面，该支撑面位于所述凸部的所述第四主面与所述基材部的所述第二主面之间，该侧面位于所述支撑面与所述基材部的所述第二主面之间，
在所述工序c中，将所述半导体芯片安装在所述凸部的所述第四主面上，
在所述工序d中，以使布置在所述通孔内的所述凸部的所述侧面与所述通孔的内壁对置的方式，相对于所述布线基板的所述第一主面设置所述散热板，
在所述工序e中，通过将所述凸部的所述第四主面上的所述槽拓宽，使所述凸部的所述侧面的一部分与所述通孔的所述内壁接触，将所述散热板固定在所述布线基板上。
2.根据权利要求1所记载的半导体器件的制造方法，其特征在于，
在所述工序e中，使用夹具将所述凸部的所述第四主面上的所述槽拓宽。
3.根据权利要求2所记载的半导体器件的制造方法，其特征在于，
所述散热板的所述凸部中，在所述第四主面的周围部分形成所述槽。
4.根据权利要求3所记载的半导体器件的制造方法，其特征在于，
在所述工序c中，将所述半导体芯片安装在所述凸部的所述第四主面上比所述槽更靠近所述凸部的中央的位置。
5.根据权利要求4所记载的半导体器件的制造方法，其特征在于，
在所述工序g后还包括工序h，即在所述布线基板的所述多个凸起焊盘上分别形成多个外部端子的工序。
6.根据权利要求5所记载的半导体器件的制造方法，其特征在于，
在所述工序e后，在所述凸部的所述侧面和所述通孔的所述内壁之间的至少一处，具有使所述凸部的所述侧面和所述通孔的所述内壁分离开且从所述布线基板的所述第一主面连通到所述第一背面的第一间隙部；
在所述工序g中，将树脂材料供给到所述布线基板的所述第一主面，并且通过所述第一间隙部也供给到所述布线基板的所述第一背面。
7.根据权利要求6所记载的半导体器件的制造方法，其特征在于，
在所述工序g中，使用所述树脂材料，在所述布线基板的所述第一背面形成第一封装部，在所述布线基板的所述第一主面形成第二封装部，
所述半导体芯片与所述多个导电性连接部件用所述第一封装部封装。
8.根据权利要求7所记载的半导体器件的制造方法，其特征在于，
在所述工序e后，在所述凸部的所述侧面和所述通孔的所述内壁之间的多处具有所述第一间隙部。
9.根据权利要求8所记载的半导体器件的制造方法，其特征在于，
在所述工序e后，所述支撑部与所述布线基板的所述第一主面接触，在所述基材部的所述第二主面和所述布线基板的所述第一主面之间形成有间隙，
在所述工序g中，通过所述间隙和所述第一间隙部将供给所述布线基板的所述第一主面一侧的所述树脂材料供给到所述布线基板的所述第一背面。
10.根据权利要求9所记载的半导体器件的制造方法，其特征在于，
在所述工序g中，在所述间隙与所述第一间隙部也填充有所述树脂材料。
11.根据权利要求10所记载的半导体器件的制造方法，其特征在于，
所述散热板的所述基材部的所述第二背面从所述第二封装部的上表面露出。
12.根据权利要求11所记载的半导体器件的制造方法，其特征在于，
在所述工序g中，所述树脂材料也填充在所述凸部的所述侧面中未与所述通孔的所述内壁直接接触的部分和所述通孔的所述内壁之间。
13.根据权利要求12所记载的半导体器件的制造方法，其特征在于，
在所述工序a中所准备的所述布线基板的所述通孔的平面形状和在所述工序b中所准备的所述散热板的所述凸部的平面形状分别为矩形形状，
其中，所述矩形形状各自的四个角的位置上均形成有相应的第一间隙部。
14.根据权利要求13所记载的半导体器件的制造方法，其特征在于，
在所述工序e中固定在所述布线基板上的所述散热板的所述凸部的所述第四主面位于所述布线基板的所述第一主面和所述第一背面之间的高度位置。
15.根据权利要求13所记载的半导体器件的制造方法，其特征在于，
在所述工序e中固定在所述布线基板上的所述散热板的所述凸部的所述第四主面位于与所述布线基板的所述第一主面大致相同的高度位置。
16.根据权利要求1所记载的半导体器件的制造方法，其特征在于，
在所述工序c后，进行所述工序d，
在所述工序d中，以使在其上安装有所述半导体芯片的所述凸部位于所述通孔内的方式，相对于所述布线基板的所述第一主面设置所述散热板。
17.根据权利要求16所记载的半导体器件的制造方法，其特征在于，
在所述工序c中，经由焊剂将所述半导体芯片安装接合在所述散热板的所述凸部的所述第四主面上。
18.根据权利要求1所记载的半导体器件的制造方法，其特征在于，
在所述工序c之前进行所述工序d。
19.根据权利要求18所记载的半导体器件的制造方法，其特征在于，
在所述工序c中，经由银膏将所述半导体芯片安装接合在所述散热板的所述凸部的所述第四主面上。
CN201010578397.4A 2009-12-08 2010-12-08 半导体器件及其制造方法 Expired - Fee Related CN102097339B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009-278214 2009-12-08
JP2009278214A JP5271886B2 (ja) 2009-12-08 2009-12-08 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN102097339A CN102097339A (zh) 2011-06-15
CN102097339B true CN102097339B (zh) 2015-02-18

Family

ID=44081216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010578397.4A Expired - Fee Related CN102097339B (zh) 2009-12-08 2010-12-08 半导体器件及其制造方法

Country Status (4)

Country Link
US (1) US8310044B2 (zh)
JP (1) JP5271886B2 (zh)
CN (1) CN102097339B (zh)
TW (1) TWI502665B (zh)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6129177B2 (ja) * 2012-08-03 2017-05-17 パナソニック株式会社 電子部品モジュールとその実装体
WO2015005181A1 (ja) * 2013-07-08 2015-01-15 株式会社 村田製作所 電力変換部品
DE102013110815B3 (de) 2013-09-30 2014-10-30 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitereinrichtung und Verfahren zur Herstellung einer Leistungshalbleitereinrichtung
DE102013220880B4 (de) * 2013-10-15 2016-08-18 Infineon Technologies Ag Elektronisches Halbleitergehäuse mit einer elektrisch isolierenden, thermischen Schnittstellenstruktur auf einer Diskontinuität einer Verkapselungsstruktur sowie ein Herstellungsverfahren dafür und eine elektronische Anordung dies aufweisend
CN104576411A (zh) * 2013-10-25 2015-04-29 飞思卡尔半导体公司 双角部顶部闸道模制
JP6190732B2 (ja) * 2014-01-30 2017-08-30 新光電気工業株式会社 放熱板及び半導体装置
US20150287697A1 (en) 2014-04-02 2015-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method
US9406650B2 (en) * 2014-01-31 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
JP6457206B2 (ja) * 2014-06-19 2019-01-23 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
TWI838943B (zh) * 2015-01-13 2024-04-11 日商迪睿合股份有限公司 各向異性導電膜、連接構造體、以及連接構造體的製造方法
JP6910630B2 (ja) * 2015-09-02 2021-07-28 株式会社ダイワ工業 配線基板積層体の製造方法および配線基板積層体
JP6283379B2 (ja) * 2016-01-29 2018-02-21 本田技研工業株式会社 コンデンサの配置構造
JP6817858B2 (ja) * 2017-03-17 2021-01-20 日本電波工業株式会社 表面実装型デバイス及びその製造方法
KR102391008B1 (ko) * 2017-08-08 2022-04-26 현대자동차주식회사 파워 모듈 및 그 파워 모듈을 포함하는 전력 변환 시스템
WO2019039258A1 (ja) * 2017-08-25 2019-02-28 京セラ株式会社 電子部品搭載用パッケージおよび電子装置
WO2019087911A1 (ja) * 2017-10-30 2019-05-09 日本精機株式会社 複合基板
CN108598048B (zh) * 2018-03-29 2020-07-28 番禺得意精密电子工业有限公司 散热器组件
JP6674501B2 (ja) * 2018-05-18 2020-04-01 本田技研工業株式会社 電力変換装置
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件
JP6644196B1 (ja) * 2019-02-01 2020-02-12 三菱電機株式会社 半導体装置およびその製造方法ならびに電力変換装置
US11004786B2 (en) * 2019-03-15 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same
TWI692846B (zh) * 2019-03-21 2020-05-01 旭德科技股份有限公司 散熱基板及其製作方法
JP7386435B2 (ja) 2019-03-28 2023-11-27 パナソニックＩｐマネジメント株式会社 配線基板および、その製造方法
JP7236930B2 (ja) * 2019-05-23 2023-03-10 三菱電機株式会社 放熱装置
CN112447614A (zh) * 2019-08-30 2021-03-05 朋程科技股份有限公司 功率器件封装结构
JP7269362B2 (ja) * 2019-10-07 2023-05-08 三菱電機株式会社 半導体製造装置およびそれを用いた半導体装置の製造方法ならびに半導体装置
CN115136300A (zh) * 2020-03-16 2022-09-30 华为技术有限公司 电子设备、芯片封装结构及其制作方法
JP6963269B1 (ja) * 2020-12-28 2021-11-05 エレファンテック株式会社 放熱基板及びその製造方法
US11804452B2 (en) * 2021-07-30 2023-10-31 Globalfoundries U.S. Inc. Pic structure having barrier surrounding opening for optical element to prevent stress damage

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101101881A (zh) * 2006-07-03 2008-01-09 矽品精密工业股份有限公司 散热型封装结构及其制法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS617039U (ja) * 1984-06-19 1986-01-16 住友軽金属工業株式会社 ヒ−トシンク
JPH0290655A (ja) * 1988-09-28 1990-03-30 Nec Corp 半導体用パッケージ
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
US5991156A (en) * 1993-12-20 1999-11-23 Stmicroelectronics, Inc. Ball grid array integrated circuit package with high thermal conductivity
JPH11163230A (ja) 1997-11-26 1999-06-18 Hitachi Ltd 半導体装置およびその製造方法ならびに実装構造
JP3220105B2 (ja) * 1998-02-25 2001-10-22 株式会社鈴木 半導体装置用ヒートスプレッダと半導体装置用パッケージ
JP3677403B2 (ja) * 1998-12-07 2005-08-03 パイオニア株式会社 発熱素子の放熱構造
JP2003197816A (ja) * 2001-12-26 2003-07-11 Hitachi Cable Ltd 半導体装置およびこれに使用されるテープキャリア
US6683795B1 (en) * 2002-04-10 2004-01-27 Amkor Technology, Inc. Shield cap and semiconductor package including shield cap
JP2005332937A (ja) * 2004-05-19 2005-12-02 Mitsui High Tec Inc 放熱部材付きリードフレーム及びその製造方法
JP2008071953A (ja) * 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101101881A (zh) * 2006-07-03 2008-01-09 矽品精密工业股份有限公司 散热型封装结构及其制法

Also Published As

Publication number Publication date
US20110133329A1 (en) 2011-06-09
JP5271886B2 (ja) 2013-08-21
JP2011124251A (ja) 2011-06-23
TWI502665B (zh) 2015-10-01
CN102097339A (zh) 2011-06-15
US8310044B2 (en) 2012-11-13
TW201133669A (en) 2011-10-01

Similar Documents

Publication Publication Date Title
CN102097339B (zh) 半导体器件及其制造方法
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US8222716B2 (en) Multiple leadframe package
TWI495082B (zh) 多層半導體封裝
JP5155890B2 (ja) 半導体装置およびその製造方法
CN108364918B (zh) 薄轮廓引线半导体封装
JP5420505B2 (ja) 半導体装置の製造方法
US9385072B2 (en) Method of manufacturing semiconductor device and semiconductor device
US20100258933A1 (en) Semiconductor device, method of forming the same, and electronic device
TWI419287B (zh) 用於四面扁平無引線封裝之方法及裝置
US11437326B2 (en) Semiconductor package
CN101355073A (zh) 引线框面板
JP2000269408A (ja) 半導体装置及びその製造方法
US8203199B2 (en) Tie bar and mold cavity bar arrangements for multiple leadframe stack package
JP2008159956A (ja) 電子部品内蔵基板
JP2002270638A (ja) 半導体装置および樹脂封止方法および樹脂封止装置
JP2012230981A (ja) 半導体装置及びその製造方法
US8873247B2 (en) Device and manufacturing method of the same
US8941237B2 (en) Semiconductor device
US20150021767A1 (en) Semiconductor device with plated conductive pillar coupling
JP2006253576A (ja) 半導体装置およびその製造方法
JP2002184791A (ja) 半導体デバイス
US20180301406A1 (en) Semiconductor package and method for manufacturing the same
JP2007165758A (ja) 半導体装置およびその製造方法
JP2009224636A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150218

Termination date: 20191208

CF01 Termination of patent right due to non-payment of annual fee