TW201603238A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201603238A
TW201603238A TW104126767A TW104126767A TW201603238A TW 201603238 A TW201603238 A TW 201603238A TW 104126767 A TW104126767 A TW 104126767A TW 104126767 A TW104126767 A TW 104126767A TW 201603238 A TW201603238 A TW 201603238A
Authority
TW
Taiwan
Prior art keywords
metal plate
semiconductor wafer
wafer
low
plating layer
Prior art date
Application number
TW104126767A
Other languages
English (en)
Other versions
TWI553826B (zh
Inventor
佐藤幸弘
宇野友彰
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201603238A publication Critical patent/TW201603238A/zh
Application granted granted Critical
Publication of TWI553826B publication Critical patent/TWI553826B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/112—Mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H01L2224/37599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4007—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48639—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73219—Layer and TAB connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8434—Bonding interfaces of the connector
    • H01L2224/84345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01041—Niobium [Nb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0134—Quaternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本發明公開了一種可提高半導體裝置之可靠性的技術。在半導體裝置SM1的封裝PA內包裝了形成有功率金氧半場效電晶體之半導體晶片4PH,4PL、和形成有控制其動作的控制電路之半導體晶片4D，半導體晶片4PH,4PL,4D各自被搭載在印模銲墊7D1,7D2,7D3之上。高側的半導體晶片4PH的源極電極用的接合銲墊12S1,12S2，經由金屬板8A與印模銲墊7D2電性連接。在印模銲墊7D2的上表面設有形成於搭載了半導體晶片4PL的區域的電鍍層9b、以及形成於接合有金屬板8A的區域的電鍍層9c，電鍍層9b和電鍍層9c經由未形成有電鍍層的區域被隔開。

Description

半導體裝置
本發明係有關一種半導體裝置，特別是有關適用含DC-DC轉換器的半導體裝置有效之技術。
近幾年來，為了達成電源電路等的小型化及高速應答對應，因此使用於電源電路之功率金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOS˙FET)的高頻化研究持續進展中。
特別是在桌面型或筆記本型個人電腦、服務器或遊戲機等的CPU和DSP等方面有著大電流化及高頻化之傾向。因此，為了能夠對應大電流及高頻，構成用於控制所述CPU(Central Processing Unit)和DSP(Digital Signal Processor)的電源之非絕緣型DC-DC轉換器的功率金氧半場效電晶體之技術開發也正在推展當中。
作為電源電路的一個例子被廣泛地使用的DC-DC轉換器具有高側開關用的功率金氧半場效電晶體和低側開關用功率金氧半場效電晶體被串聯構成之結構。高側開關用的功率金氧半場效電晶體具有DC-DC轉換器的控制用之開關機能，低側開關用的功率金氧半場效電晶體具有同步整流用的開關機能，根據這兩個功率金氧半場效電晶體同步同時交替地導通/截止來進行電源電壓的變換。
在日本公開特許公報特開2007-266218號公報(專利文獻1)公開了一種關於半導體裝置之技術，所述半導體裝置係在一個封裝(package)內包裝形成有高側開關用功率金氧半場效電晶體之半導體晶片、形成 有低側開關用的功率金氧半場效電晶體之半導體晶片、以及形成有控制其動作的控制電路之半導體晶片。
[專利文獻1]
日本公開特許公報特開2007-266218號公報
根據本案發明人之研討得知如下結果。
本案發明人對如下半導體裝置加以研究，所述半導體裝置係將形成有構成DC-DC轉換器的高側開關用的功率金氧半場效電晶體之半導體晶片、形成有低側開關用的功率金氧半場效電晶體之半導體晶片、以及形成有控制這些功率金氧半場效電晶體的動作的控制電路之半導體晶片密封於同一封裝。
在所述半導體裝置中，各半導體晶片各自被搭載於印模銲墊上。在DC-DC轉換器的電路結構上，有必要使得形成有高側開關用的功率金氧半場效電晶體的半導體晶片之源極電極與形成有低側開關用的功率金氧半場效電晶體的半導體晶片的汲極電極電性連接。這時，在形成有低側開關用的功率金氧半場效電晶體的半導體晶片，由於在半導體晶片背面形成有汲極背面電極，因此，宜為將半導體晶片銲接到印模銲墊上、並將所述印模銲墊與形成有高側開關用的功率金氧半場效電晶體的半導體晶片的源極電極用的接合銲墊(bonding pad)經由金屬板來電性連接。通過使用金屬板，比起使用接合導線(bonding wire)時更能降低導通損失，從而提高半導體裝置之電氣特性。
在將半導體晶片或是金屬板接合到印模銲墊上時，為了提高導電性和熱傳導性、以及提高接合強度等，宜為使用銲錫。如果在對印模銲墊銲接半導體晶片和金屬板時，宜為在印模銲墊預先形成電鍍層。特別是，印模銲墊有著容易加工、熱傳導性高、以及比較廉價這些優 點，因此，最好是以銅(Cu)或銅(Cu)合金來形成，不過由於銅(Cu)或銅(Cu)合金的銲錫可濕性(solder wettability)不好，因此，若是對銅(Cu)或銅(Cu)合金來直接進行銲接則有可能使得接合區域不穩定，因此，為了提高銲錫的可濕性最好預先形成電鍍層。
為此，在搭載形成有低側開關用的功率金氧半場效電晶體的半導體晶片並且接合了金屬板的印模銲墊的上表面，預先形成用來提高銲錫可濕性的電鍍層，在所述電鍍層上銲接形成有低側開關用的功率金氧半場效電晶體的半導體晶片並且銲接金屬板，以此使得接合區域穩定及提高接合強度。
然而，若是在印模銲墊上表面形成的電鍍層上來銲接形成有低側開關用的功率金氧半場效電晶體的半導體晶片並且銲接金屬板的情況下，將所述半導體晶片與印模銲墊接合的銲錫、和將金屬板與印模銲墊連接的銲錫，在銲錫回流(reflow)製程中有可能會在電鍍層上可濕性擴展相連而互相橋接。藉此，將形成有低側開關用的功率金氧半場效電晶體的半導體晶片接合到印模銲墊的銲錫厚度變薄，或是相反地將金屬板接合到印模銲墊的銲錫厚度變薄，或是隨著用來將金屬板接合到印模銲墊的銲錫的移動有可能造成金屬板也發生移動。
若是將形成有低側開關用的功率金氧半場效電晶體的半導體晶片接合到印模銲墊的銲錫厚度變薄，則所述半導體晶片的接合強度可能將會降低，或可能造成半導體晶片傾斜。並且，若是將金屬板接合到印模銲墊的銲錫厚度變薄，則金屬板的接合強度可能降低。並且，若是銲錫的厚度變薄，對熱應力的變形將變弱。並且，一旦金屬板移動，在半導體晶片中，金屬板可能接觸不必要接觸的部分而產生短路不良等。這些都可能使得半導體裝置的可靠性降低。
為了抑制銲錫的橋接，雖然也可考慮使在印模銲墊中形成有低側開關用的功率金氧半場效電晶體的半導體晶片之搭載位置與金屬板的 接合位置之間的距離加以隔開，但是，這將會導致半導體裝置的大型化(平面尺寸增大)。
本發明之目的在於：提供一種可提高半導體裝置之可靠性之技術。
本發明的前述內容及前述內容以外的目的和新特徵在本說明書的描述及附圖說明中寫明。
下面簡要說明關於本專利申請書中所公開之發明中具有代表性之實施方式之概要。
根據具有代表性的實施方式之半導體裝置包含形成有DC-DC轉換器的高側金氧半場效電晶體的高側用半導體晶片、形成有上述DC-DC轉換器的低側金氧半場效電晶體的低側用半導體晶片、以及形成有上述高側金氧半場效電晶體和上述低側金氧半場效電晶體的驅動器電路的驅動器用半導體晶片。上述高側用半導體晶片、上述低側用半導體晶片及上述驅動器用半導體晶片，各自被搭載在高側用晶片搭載部、低側用晶片搭載部及驅動器用晶片搭載部上，上述高側用半導體晶片的源極電極銲墊和上述低側用晶片搭載部通過金屬板被電性連接，並被密封體加以密封。在上述低側用晶片搭載部的上表面設置有：在搭載上述低側用半導體晶片的區域形成的低側晶片連接用電鍍層、和在上述金屬板被接合的區域被形成的金屬板連接用電鍍層，上述低側晶片連接用電鍍層和上述金屬板連接用電鍍層經由未形成電鍍層的區域加以隔開。
下面簡要說明關於本專利申請書中所公開之發明中具有代表性之實施方式之概要。
根據代表性的實施方式，能夠提高半導體裝置之可靠性。
1‧‧‧非絕緣型DC-DC轉換器(DC-DC轉 換器)
3‧‧‧控制電路
4D‧‧‧半導體晶片
4PH‧‧‧半導體晶片
4PL‧‧‧半導體晶片
7D1,7D2,7D3‧‧‧印模銲墊
7L,7L1,7L2,7L3,7L4,7L5‧‧‧引線
7LB‧‧‧引線配線
8A‧‧‧金屬板
8A1‧‧‧第1部分
8A2‧‧‧第2部分
8A3‧‧‧第3部分
8B‧‧‧金屬板
8B1‧‧‧第1部分
8B2‧‧‧第2部分
8B3‧‧‧第3部分
8B4‧‧‧第4部分
8B5‧‧‧第5部分
9,9a,9b,9c,9d,9e1,9e2,9f‧‧‧電鍍層
10‧‧‧電鍍層
11‧‧‧銲錫黏劑
11a,11b,11c‧‧‧接著層(銲錫)
12G‧‧‧接合銲墊(閘極用)
12S1,12S2,12S3,12S4‧‧‧接合銲墊(源極用)
13A,13B,13C,13D,13E,13F‧‧‧接合銲墊
15G‧‧‧接合銲墊(閘極用)
15S1,15S2,15S3,15S4‧‧‧接合銲墊(源極用)
21‧‧‧半導體基板
21a‧‧‧基板本體
21b‧‧‧磊晶層
22‧‧‧場效絕緣膜
23‧‧‧半導體區域
24‧‧‧半導體區域
25‧‧‧溝
26‧‧‧閘極絕緣膜
27‧‧‧閘極電極
27a‧‧‧閘極引出用的配線部
28‧‧‧絕緣膜
29a,29b‧‧‧接觸孔
30G‧‧‧閘極配線
30S‧‧‧源極配線
31‧‧‧半導體區域
32‧‧‧保護膜
33‧‧‧開口部
34,34a,34b‧‧‧金屬層
41‧‧‧配線基板
42a~42e‧‧‧配線
43‧‧‧引線
51‧‧‧引線框架
61,61a,61b‧‧‧開口部
71,71a,71b‧‧‧狹縫
81‧‧‧突起
91‧‧‧開口部
109‧‧‧電鍍層
111‧‧‧銲錫
BE‧‧‧背面電極
CA,CB,CC‧‧‧晶片零部件
Cin‧‧‧輸入電容器
Cout‧‧‧輸出電容器
D‧‧‧汲極
DR1,DR2‧‧‧驅動器電路
ET1‧‧‧端子
ET2‧‧‧端子
Dp1,Dp2‧‧‧寄生二極管
IM‧‧‧定位用的錐形
L‧‧‧線圈
LD‧‧‧負荷
N‧‧‧輸出節點
PA‧‧‧封裝(密封體)
PB,PC,PD,PE,PF,PG‧‧‧封裝
PWL1‧‧‧p型阱
QH1,QL1‧‧‧功率金氧半場效電晶體(功率電晶 體)
S‧‧‧源極
SM1‧‧‧半導體裝置
T‧‧‧脈衝週期
Ton‧‧‧脈衝寬度
VIN‧‧‧輸入電源
WA‧‧‧接合導線
圖1係一電路圖，示出本發明一實施方式中的半導體裝置之DC-DC轉換器之一例。
圖2係示出圖1的DC-DC轉換器之基本動作波形圖。
圖3係示出本發明一實施方式之半導體裝置之俯視圖。
圖4係示出本發明一實施方式之半導體裝置之底部圖(背面圖)。
圖5係示出本發明一實施方式之半導體裝置之側面圖。
圖6係示出本發明一實施方式之半導體裝置之平面透視圖。
圖7係示出本發明一實施方式之半導體裝置之剖面圖。
圖8係示出本發明一實施方式之半導體裝置之剖面圖。
圖9係示出本發明一實施方式之半導體裝置之剖面圖。
圖10係示出本發明一實施方式之半導體裝置之平面透視圖。
圖11係示出本發明一實施方式之半導體裝置之平面透視圖。
圖12係示出本發明一實施方式之半導體裝置之平面透視圖。
圖13係示出本發明一實施方式之半導體裝置之平面透視圖。
圖14係示出本發明一實施方式之半導體裝置所使用的金屬板之平面圖。
圖15係示出本發明一實施方式之半導體裝置所使用的金屬板之平面圖。
圖16係示出本發明一實施方式之半導體裝置所使用的半導體晶片之主要部分之剖面圖。
圖17係示出本發明一實施方式之半導體裝置所使用的半導體晶片之主要部分之剖面圖。
圖18係示出本發明一實施方式之半導體裝置所使用的半導體晶片之主要部分之剖面圖。
圖19係示出構成圖1的DC-DC轉換器的電子零部件的組裝例子之 主要部分之平面圖。
圖20係示出圖19之組裝例之側面圖。
圖21係示出本發明一實施方式之半導體裝置製程之一例之製程流程圖。
圖22係示出本發明一實施方式之半導體裝置製造過程中所使用之引線框架平面圖。
圖23係示出本發明一實施方式之半導體裝置製造中所使用之引線框架平面圖。
圖24係示出圖23的引線框架之剖面圖。
圖25係示出本發明一實施方式之半導體裝置之製程之平面圖。
圖26係示出與圖25相同的半導體裝置之製程之剖面圖。
圖27係示出接著圖25的半導體裝置之製程之平面圖。
圖28係示出與圖27相同的半導體裝置之製程之剖面圖。
圖29係示出接著圖28的半導體裝置之製程之剖面圖。
圖30係示出接著圖29的半導體裝置之製程之平面圖。
圖31係示出接著圖30的半導體裝置之製程之剖面圖。
圖32係示出接著圖31的半導體裝置之製程之剖面圖。
圖33係示出本案發明人所研討的比較例的半導體裝置之剖面圖。
圖34係示出本案發明人所研討的比較例的半導體裝置之平面透視圖。
圖35係一平面圖，示出本發明一實施方式之半導體裝置中金屬板被接合到半導體晶片之狀態。
圖36係一平面圖，示出本發明一實施方式之半導體裝置中金屬板被接合到半導體晶片之狀態。
圖37係一平面圖，示出本發明一實施方式之半導體裝置所使用的金屬板之變形例。
圖38係一平面圖，示出本發明一實施方式之半導體裝置所使用的金屬板之變形例。
圖39係示出使用圖37及圖38的金屬板之半導體裝置之平面透視圖。
圖40係一平面圖，示出本發明一實施方式之半導體裝置中圖37的金屬板被接合到半導體晶片的狀態。
圖41係一平面圖，示出本發明一實施方式之半導體裝置中圖38的金屬板被接合到半導體晶片的狀態。
圖42係一平面圖，示出本發明一實施方式之半導體裝置所使用的金屬板的其他變形例。
圖43係一平面圖，示出本發明一實施方式之半導體裝置所使用的金屬板的其他變形例。
圖44係示出使用圖42及圖43的金屬板的半導體裝置之剖面圖。
圖45係示出本發明其他實施方式之半導體裝置之平面透視圖。
圖46係示出圖45的半導體裝置所使用的金屬板之平面圖。
圖47係示出圖45的半導體裝置所使用的金屬板之平面圖。
圖48係一平面圖，示出圖45的半導體裝置中，圖46的金屬板被接合到半導體晶片的狀態。
圖49係一平面圖，示出圖45的半導體裝置中，圖47的金屬板被接合到半導體晶片的狀態。
在以下實施方式中，為了方便，在必要時將幾個部分或將實施方式分割來說明，除了需要特別說明的以外，這些都不是彼此獨立且無關係的，而係與其他一部分或者全部之變形例、詳細內容及補充說明等相互關聯的。另外，在以下實施方式中提及要素數等(包括個數、數值、量、範圍等)時，除了特別說明及原理上已經明確限定了特定 的數量等除外，前述之特定數並非指固定的數量，而係可大於等於該特定數或可小於等於該特定數。而且，在以下實施方式中，除了特別說明及原理上已經明確了是必要時除外，前述之構成要素(包括要素步驟等)也並非係必須之要素。同樣地，在以下實施方式中提及的構成要素等的形狀、位置關係等時，除了特別說明時及原理上已經明確了並非如此時，實質上包括與前述形狀等相近或者類似的。同理，前述的數值及範圍也同樣包括與其相近的。
以下根據附圖詳細說明本發明之實施方式。為了說明實施方式之所有圖中，原則上對具有同一功能之構件採用同一符號，省略掉重複的說明。另外，在除了需要特別說明的以外，對具有同一或同樣的部分原則上不進行重複說明。
另外，在實施方式所用的圖中，為了使圖面簡單易懂，有時會省略掉剖面圖的剖面線或者給平面圖加上剖面線。
並且，在本發明中，雖然將場效電晶體記載為金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor)或是單記載為金氧半，但是作為閘極絕緣膜也包括非氧化膜。
(實施方式1)
圖1係一電路圖，其示出具有本發明之一實施方式的半導體裝置(半導體封裝)SM1的DC-DC轉換器、於此為非絕緣型DC-DC轉換器(DC-DC轉換器)1之一個例子，圖2係分別示出圖1的非絕緣型DC-DC轉換器1之基本動作波形圖。
所述非絕緣型DC-DC轉換器1，譬如使用在桌面型個人電腦、筆記型個人電腦、服務器或是遊戲機等之類的電子機器的電源電路，其具有半導體裝置SM1、控制電路3、輸入電容器Cin、輸出電容器Cout、以及線圈L。並且，VIN符號表示輸入電源，GND表示基準電位(譬如接地電位為0V)，Iout表示表示輸出電流，Vout表示輸出電 壓。
半導體裝置SM1具有作為驅動電路的兩個驅動器電路(驅動電路)DR1,DR2兩個功率金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor：以下簡稱功率金氧半)QH1,QL1。所述驅動器電路DR1,DR2及功率金氧半場效電晶體QH1,QL1係被密封(收容)在一個同一封裝PA(構成半導體裝置SM1的封裝PA)。
驅動器電路(驅動電路)DR1,DR2係如下電路，即：按照從上述控制電路3所供給的脈波寬度調變(Pulse Width Modulation：PWM)信號，各自控制功率金氧半QH1,QL1閘極端子的電位，來控制功率金氧半QH1,QL1的動作。其一方的驅動器電路DR1的輸出電性連接到功率金氧半QH1的閘極端子。另一方的驅動器電路DR2的輸出電性連接到功率金氧半QL1的閘極端子。這兩個驅動器電路DR1,DR2形成於同一半導體晶片(驅動器用半導體晶片)4D。並且，VDIN表示驅動器電路DR1,DR2的輸入電源。
上述功率金氧半QH1,QL1係在輸入電源VIN的高電位(第1電源電位)供給用的端子(第1電源端子)ET1、和基準電位(第2電源電位)GND供給用的端子(第2電源端子)ET2之間串聯連接。即：功率金氧半QH1之源極‧汲極電極路徑在輸入電源VIN的高電位供給用端子ET1、和輸出節點(輸出端子)N之間串聯連接；功率金氧半QL1，其源極‧汲極電極路徑在輸出節點N和基準電位GND供給用端子ET2之間串聯連接。並且，符號的Dp1表示功率金氧半QH1的寄生二極管(內部二極管)，Dp2表示功率金氧半QL1的寄生二極管(內部二極管)。並且，符號D表示功率金氧半QH1,QL1的汲極電極，S表示功率金氧半QH1,QL1的源極。
功率金氧半(場效電晶體、功率電晶體)QH1為高側開關(高電位側：第1動作電壓；以下簡稱為高側)用場效電晶體，具有用來在上述 線圈L積蓄能源的開關機能。線圈L為向非絕緣型DC-DC轉換器1的輸出(負荷LD的輸入)供給電力的元件。
所述高側用的功率金氧半QH1，被形成在與上述半導體晶片4D不同的半導體晶片(高側用半導體晶片)4PH上。並且，所述功率金氧半場效電晶體QH1，係譬如通過n通道型場效電晶體來加以形成。於此，所述場效電晶體的通道被形成在半導體晶片4PH的厚度方向。此情況時，與沿著半導體晶片4PH的主面(與半導體晶片4PH的厚度方向垂直的面)來形成通道的場效電晶體相比，能夠增加每單位面積的通道寬度來降低導通電阻，因此能夠實現元件的小型化，從而使得封裝小型化。
另一方面，功率金氧半(場效電晶體，功率電晶體)QL1係低側開關(低電位側：第2動作電壓；以下簡稱為低側)用場效電晶體，具有與來自控制電路3的頻率同步而降低電晶體的電阻並加以整流的機能。即功率金氧半QL1為非絕緣型DC-DC轉換器1的整流用電晶體。
所述低側用的功率金氧半QL1被形成在與上述半導體晶片4D、4PH不同的半導體晶片(低側用半導體晶片)4PL上。所述功率金氧半QL1，係譬如通過n通道型的功率金氧半加以形成，與上述功率金氧半QH1一樣，通道形成在半導體晶片4PL的厚度方向上。通道使用在半導體晶片4PL的厚度方向上形成的功率金氧半之理由，如圖2的非絕緣型DC-DC轉換器1的基本動作波形所示，低側用的功率金氧半QL1的導通時間(施加有電壓的時間)長於高側用的功率金氧半QH1之導通時間，比起開關損失(switching loss)，導通電阻造成的損失看來更大。為此，通道使用在半導體晶片4PL的厚度方向來形成之場效電晶體，比起使用通道沿著半導體晶片4PL的主面來形成的場效電晶體，能夠增加每單位面積之通道寬度。換言之，經由以在半導體晶片4PL的厚度方向形成通道之場效電晶體來形成低側用的功率金氧半 QL1，能夠減低導通電阻，因此，即使流過非絕緣型DC-DC轉換器1的電流增大也能夠提高電壓變換效率。並且，在圖2中，Ton為高側用的功率金氧半QH1導通時的脈衝寬度，T表示脈衝週期。
另外，能夠將上述高側用的功率金氧半QH1視為在DC-DC轉換器(於此為非絕緣型DC-DC轉換器1)的高側金氧半場效電晶體(高側用金氧半場效電晶體)，而將上述低側用的功率金氧半QL1視為在DC-DC轉換器(於此為非絕緣型DC-DC轉換器1)的低側金氧半場效電晶體(低側用金氧半場效電晶體)。並且，能夠將上述驅動器電路DR1、DR2視為功率金氧半QH1、QL1的驅動器電路(驅動電路)。
上述控制電路3為控制功率金氧半QH1,QL1動作之電路，譬如以PWM(Pulse Width Modulation)電路來加以構成。所述PWM電路將指令信號和三角波的振幅進行比較並輸出PWM信號(控制信號)。通過所述PWM信號，控制著功率金氧半QH1,QL1(即非絕緣型DC-DC轉換器1)的輸出電壓(即功率金氧半QH1,QL1的電壓開關導通的寬度(導通時間))。
所述控制電路3之輸出被電性連接到驅動器電路DR1,DR2之輸入。驅動器電路DR1,DR2的各自輸出，分別被電性連接到功率金氧半QH1的閘極端子及功率金氧半QL1的閘極端子。
上述輸入電容器Cin係暫時地積蓄從輸入電源VIN所供給的能源(電荷)，並將所積蓄的能源供給到非絕緣型DC-DC轉換器1的主電路之電源，與輸入電源VIN並列電性連接。上述輸出電容器Cout係被電性連接在連接上述線圈L和負荷LD的輸出配線與基準電位GND供給用端子之間。
在連接非絕緣型DC-DC轉換器1的功率金氧半QH1的源極、和功率金氧半QL1的汲極的配線中，設置了向外部供給輸出用電源電位的上述輸出節點N。所述輸出節點N，經由輸出配線與線圈L電性連接， 並進一步經由輸出配線來與負荷LD電性連接。在所述負荷LD，譬如有硬碟驅動器HDD、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、擴張卡(PCI CARD)，記憶體(DDR記憶體、DRAM(Dynamic RAM)、快閃記憶體等)、CPU(Central Processing Unit)等。
在像這樣的非絕緣型DC-DC轉換器1，通過以功率金氧半QH1,QL1一邊進行同步並交替進行導通/截止來變換電源電壓。即：高側用的功率金氧半QH1導通時，從端子ET1經由功率金氧半QH1，電流(第1電流)I1流向輸出節點N。另一方面，高側用的功率金氧半QH1截止時，通過線圈L的逆電壓有電流I2流通。經由在所述電流I2流通時使得低側用的功率金氧半QL1導通，能夠減少電壓的下降。
其次，圖3係形成圖1半導體裝置SM1外觀的封裝PA的主面側的整體平面圖，圖4係圖3的封裝PA背面側的整體平面圖，圖5為圖3及圖4的封裝PA之側面圖。另外，符號X表示第1方向，符號Y表示與第1方向X垂直的第2方向。
本實施方式中，如上所述，係在一個半導體封裝組裝(packaging)有：形成有驅動器電路(驅動電路)DR1,DR2之半導體晶片4D、形成有高側開關用的場效電晶體的功率金氧半QH1之半導體晶片4PH、以及形成有低側開關用的場效電晶體的功率金氧半QL1之半導體晶片4PL；使其作為一個半導體裝置SM1。藉此，除了能夠實現非絕緣型DC-DC轉換器1的小型化、薄型化之外，由於能夠使得配線寄生電感(inductance)變小從而也能夠實現高頻化和高效率化。
如上所述，本實施方式之半導體裝置SM1係包含DC-DC轉換器(於此為非絕緣型DC-DC轉換器1)之半導體裝置。即：半導體裝置SM1係構成DC-DC轉換器(於此為非絕緣型DC-DC轉換器1)的至少一部分之半導體裝置，也包含著DC-DC轉換器(於此為非絕緣型DC-DC 轉換器1)的至少一部分。
本實施方式之半導體裝置SM1，具有譬如QFN(四側無引腳扁平封裝、Quad Flat Non-leaded package)型的面安裝型的封裝(密封體、密封樹脂體、密封樹脂)PA。即：構成半導體裝置SM1的封裝PA，其外觀係以彼此沿著厚度方向位於相反側的主面(第1主面)及背面(第2主面)、和與此交叉的側面所圍起的薄板狀。封裝PA的主面及背面的平面形狀，譬如形成為八角形。
封裝PA的材料(密封樹脂部的材料)，譬如由環氧系的樹脂構成，但是從謀求低應力化等理由，也可以使用譬如添加有苯酚系硬化劑、矽酮橡膠及填充劑等的聯苯(biphenyl)系之熱硬化性樹脂。
在所述封裝PA的側面及背面外周，沿著封裝PA的外周露出有複數的引線(外部端子)7L。於此，引線7L為不向封裝PA的外方大大突出的方式形成。
並且，在封裝PA的背面，譬如露出有大體為平面矩狀的3個印模銲墊(第1、第2、第3晶片搭載部)7D1,7D2,7D3的背面。其中，印模銲墊7D2的露出面積最大，其次為印模銲墊7D1的露出面積。在位於最小的印模銲墊7D3之一個角落的部分形成有定位用的錐形IM(index mark)。
但是，封裝PA的結構並不限定於QFN結構而能夠作各種變更，譬如可以使其為如同QFP(Quad Flat Package)結構和SOP(Small Out-line Package)結構等之類的另外的扁平封裝結構。為QFP結構的情況時，複數的引線7L以從封裝PA四周(側面及背面外周)向外側大大突出的狀態露出。為SOP結構時，複數的引線7L以從封裝PA的兩邊(側面及背面外周)向外側大大突出的狀態露出。
其次，圖6係圖1的半導體裝置SM1之平面透視圖，係示出透視封裝PA內部的整體平面圖。圖7~圖9係半導體裝置SM1之剖面圖(側面剖 面圖)，圖7係對應圖6之Y1-Y1線的剖面圖，圖8係對應圖6之X1-X1線的剖面圖，圖9係對應圖6之X2-X2線的剖面圖。圖10係在圖6中進一步卸下(透視)金屬板8A,8B狀態的半導體裝置SM1之平面透視圖。圖11係在圖10中進一步卸下(透視)半導體晶片4D,4PH,4PL狀態的半導體裝置SM1之平面透視圖。圖12係在圖11中透視了電鍍層9的狀態之半導體裝置SM1之平面透視圖。並且，雖然圖11及圖12為平面圖，為了使附圖易懂，在圖11中對電鍍層9付上剖面線，在圖12中對印模銲墊7D1,7D2,7D3引線配線7LB及引線7L付上剖面線。並且，圖13係在圖6中僅示出半導體晶片4PH,4PL,4D、金屬板8A,8B、接合導線WA及電鍍層9之平面透視圖。並且，圖14係金屬板8A之平面圖(俯視圖)，圖15係金屬板8B之平面圖(俯視圖)。另外，圖13~圖15中，雖然記載有表示在金屬板8A,8B上表面的段差線，但是在圖6中，為了使圖面簡單易懂，省略了表示在所述金屬板8A,8B上表面的段差線。
在封裝PA內部密封有：三個印模銲墊(欄標tab、晶片搭載部)7D1,7D2,7D3的一部分、在所述印模銲墊7D1~7D3各自的主面(上表面)上所搭載的上述半導體晶片4PH,4PL,4D、兩塊金屬板(導體板)8A,8B、接合導線(以下簡稱為導線)WA、上述複數引線7L的一部分、以及引線配線(配線部)7LB。即印模銲墊7D1的一部分、印模銲墊7D2的一部分、印模銲墊7D3的一部分、半導體晶片4PH,4PL,4D、金屬板8A,8B、複數的導線WA、引線配線7LB、以及複數的引線7L的一部分為被密封體PA所覆蓋密封。
印模銲墊7D1~7D3、上述引線7L和上述引線配線7LB係以銅(Cu)或是銅(Cu)合金之類的金屬(金屬材料)為主材料來加以形成。
印模銲墊7D1~7D3，以互相具有規定間隔分離的狀態被鄰接配置。印模銲墊7D1~7D3，其各自的中心被配置為偏離封裝PA中心。其中，印模銲墊7D2的整體面積最大，其次為印模銲墊7D1的整體面 積，印模銲墊7D3整體面積最小。印模銲墊7D1,7D2，其各自的長邊互相相沿地配置。印模銲墊7D3被配置為：其一邊沿著印模銲墊7D1的短邊，並且與印模銲墊7D3的上述一邊交叉之另外一邊被配置為沿著印模銲墊7D2的長邊。印模銲墊7D1係搭載半導體晶片4PH的晶片搭載部(高側用晶片搭載部)，印模銲墊7D2係搭載半導體晶片4PL的晶片搭載部(低側用晶片搭載部)，印模銲墊7D3係搭載半導體晶片4D的晶片搭載部(驅動器用晶片搭載部)。
上述的印模銲墊7D1~7D3背面(底部)的一部分，如上所述，從封裝PA的背面露出；半導體晶片4PH,4PL,4D動作時所產生的熱量，主要從半導體晶片4PH,4PL,4D背面(底部)經由印模銲墊7D1~7D3向外部散熱。因此，各印模銲墊7D1~7D3被形成為比被搭載在其上的各半導體晶片4PH,4PL,4D的面積還要大。藉此，可提高散熱性。
在像這樣的印模銲墊7D1~7D3、引線7L和在引線配線7LB的主面(上表面)、與半導體晶片4D,4PH,4PL所接觸的區域、與導線WA所接觸的區域、以及與金屬板8A,8B接觸的區域形成有由銀(Ag)等構成的電鍍層(電鍍層)9。另外，在圖11中，在電鍍層所形成的區域付上剖面線。
電鍍層9具有電鍍層9a(高側晶片連接用電鍍層)，所述電鍍層9a係形成在印模銲墊7D1主面(上表面)的搭載有半導體晶片4PH的區域。電鍍層9還具有電鍍層(低側晶片連接用電鍍層)9b和電鍍層(金屬板連接用電鍍層)9c，所述電鍍層9b係形成於印模銲墊7D2主面(上表面)中的搭載有半導體晶片4PL的區域，所述電鍍層9c係形成於印模銲墊7D2主面(上表面)中的接合有金屬板8A的區域。此外，電鍍層9還具有電鍍層(驅動器晶片連接用電鍍層)9d，所述電鍍層9d係形成於印模銲墊7D3主面(上表面)中的搭載有半導體晶片4D的區域。並且，電鍍層9還具有電鍍層(第2電鍍層)9e1和電鍍層(第2電鍍層)9e2，所述電鍍層 9e1形成於引線配線7LB的主面(上表面)中的接合有金屬板8B的第2部分8B2的區域，所述電鍍層9e2形成於引線配線7LB的主面(上表面)中的接合有金屬板8B的第3部分8B3的區域。電鍍層9進一步地還具有電鍍層9f，所述電鍍層9f係形成於引線7L的主面(上表面)中的連接有導線WA的區域。即電鍍層9具有電鍍層9a,9b,9c,9d,9e1,9e2,9f。
下面將進行詳細說明，在印模銲墊7D2的主面(上表面)，電鍍層(低側晶片連接用電鍍層)9b和電鍍層(金屬板連接用電鍍層)9c經由沒有形成電鍍層9的區域來互相隔開。並且，在引線配線7LB的主面(上表面)中，電鍍層(第1電鍍層)9e1和電鍍層(第2電鍍層)9e2經由沒有形成電鍍層9的區域來互相隔開。
印模銲墊7D1~7D3、引線7L和引線配線7LB通過金屬材料來加以形成，但是從容易加工、熱傳導性高、以及比較廉價的這一點上來看，宜以銅(Cu)或是銅(Cu)合金來加以形成。並且，若是以同樣的金屬材料(最好是銅或是銅合金)來形成印模銲墊7D1~7D3、引線7L和引線配線7LB，就能夠使用同樣的引線框架(對應於後述的引線框架51)來製造半導體裝置SM1，因此更為理想。然而，由於銅(Cu)或銅(Cu)合金的銲錫可濕性不佳，所以宜在銲接前預先在銲錫接合部形成電鍍層9。在印模銲墊7D1~7D3及引線配線7LB被形成的電鍍層9，比在印模銲墊7D1~7D3中的沒有形成電鍍層9的區域，其銲錫可濕性良好。
於此，將經由銲錫加以連接(接合)稱為銲接。由於在本實施方式中，後述的接著層11a,11b,11c係以銲錫形成，半導體晶片4PH,4PL,4D被各自銲接到印模銲墊7D1,7D2,7D3(電鍍層9a,9b,9d)。並且，如後所述，金屬板8A被銲接到半導體晶片4PH的銲墊12S1,12S2和印模銲墊7D2(電鍍層9c)，金屬板8B被銲接到半導體晶片4PL的銲墊15S1~15S3與引線配線7LB(電鍍層9e1,9e2)。
作為電鍍層9，能夠使用銀(Ag)電鍍層、鎳-鈀(Ni-Pd)電鍍層、金 (Au)電鍍層或鎳(Ni)電鍍層等，從提高銲錫可濕性的觀點來考慮，最好是銀(Ag)電鍍層或是金(Au)電鍍層，但是如果同時考慮低成本化，則銀(Ag)電鍍層最為理想。電鍍層9的厚度譬如為2~3μm左右。
經由在印模銲墊7D1~7D3及引線配線7LB的主面設置電鍍層9(9a,9b,9c,9d,9e1,9e2)，在印模銲墊7D1~7D3及引線配線7LB中，能夠抑制連接半導體晶片4D,4PH,4PL和金屬板8A,8B、以及印模銲墊7D1~7D3和引線配線7LB之銲錫可濕性擴展。藉此，能夠提高半導體晶片4D,4PH,4PL和金屬板8A,8B、以及印模銲墊7D1~7D3和引線配線7LB的接著性。
並且，經由在引線7L的主面的與導線WA接觸的區域設置電鍍層9(9f)，能夠提高導線WA和引線7L的壓接穩定性。
另外，所述印模銲墊7D1~7D3、引線配線7LB及引線7L背面側的一部分，其總厚度(與其他部分相比)變得相對薄。為此，封裝PA的密封材料(密封樹脂材料)滲入印模銲墊7D1~7D3、引線配線7LB及引線7L背面側的薄的部分。藉此，由於能夠提高印模銲墊7D1~7D3、引線配線7LB及引線7L和封裝PA的密封材料(密封樹脂材料)的貼緊性，從而能夠降低或是防止印模銲墊7D1~7D3、引線配線7LB及引線7L的剝離和變形不良。特別是在面積最大的印模銲墊7D2的外周，在與引線配線7LB的相對部及與兩個印模銲墊7D1,7D3的相對部形成了凹凸狀的圖案。藉此，能夠提高印模銲墊7D2和封裝PA的密封材料的貼緊性，從而能夠降低或防止面積最大的印模銲墊7D2的剝離或變形不良。
並且，在封裝PA的背面(底部)，雖然引線7L的底部及印模銲墊7D1,7D2,7D3的底部露出，但是，在封裝PA的背面露出的引線7L的底部及印模銲墊7D1,7D2,7D3的底部上，形成有電鍍層10。所述電鍍層10係封裝PA形成後形成的電鍍層，最好是銲錫電鍍層。電鍍層 10被設置為：在將半導體裝置SM1組裝到後述的配線基板41等時，將在封裝PA背面露出的引線7L的底部及印模銲墊7D1,7D2,7D3的底部容易銲接到後述的配線基板41的配線42a~42d。另一方面，上述電鍍層9，是在封裝PA形成前(半導體晶片4D,4PH,4PL的晶粒接合(die bonding)前)形成的電鍍層，被形成在印模銲墊7D1,7D2,7D3、引線配線7LB及引線7L的上表面，為封裝PA所覆蓋(即被密封在封裝PA內)。有關電鍍層9將在下面更進一步進行詳細說明。
印模銲墊(高側用晶片搭載部)7D1，被形成為第1方向X的長度長於第2方向Y的長度之平面矩狀。在印模銲墊7D1的互相交叉的兩邊(沿著封裝PA外周的兩邊)，上述複數的引線7L中的複數的引線7L1沿著互相交叉的兩邊被一體地連接。即印模銲墊7D1和複數的引線7L1一體形成。在所述複數的引線7L1中電性連接有上述端子ET1，使得供給有上述高電位的輸入電源VIN。
在所述印模銲墊7D1的主面(上表面)上，在上述功率電晶體用的半導體晶片(半導體晶片)4PH的主面(表面、上表面)朝上且背面(下表面)朝向印模銲墊7D1的狀態下進行搭載。
半導體晶片4PH被形成為比上述半導體晶片4D還要細長的平面長方狀，以使半導體晶片4PH的長邊沿著印模銲墊7D1的長度方向來配置。半導體晶片4PH的平面面積大於半導體晶片4D的平面面積。並且，半導體晶片4PH的長邊及短邊的總和大於上述半導體晶片4D的長邊及短邊的總和。
所述半導體晶片4PH的背面的電極經由導電性的接著層(銲錫)11a接合到印模銲墊7D1並被電性連接。所述半導體晶片4PH的背面的電極電性連接到形成於半導體晶片4PH內的上述高側用的功率金氧半QH1的汲極電極D。即半導體晶片4PH的背面的電極，與上述高側用的功率金氧半QH1的汲極電極對應，後述的背面電極BE與此對應。 上述接著層11a和後述的接著層11b,11c，係根據銲錫來形成，能夠使用譬如鉛(Pb)-錫(Sn)系的銲錫。
並且，在所述半導體晶片4PH的主面(表面、上表面)上配置了閘極電極用的接合銲墊(以下簡稱為銲墊)12G、源極電極用的銲墊12S1,12S2,12S3,12S4。其中，閘極電極用的銲墊12G、與源極電極用的銲墊12S3,12S4係導線WA連接用的電極(銲墊電極、電極銲墊)，源極電極用的銲墊12S1,12S2是金屬板8A連接用的電極(銲墊電極、電極銲墊)。
半導體晶片4PH的閘極電極用的銲墊12G被電性連接到形成在半導體晶片4PH內的上述高側用的功率金氧半QH1的閘極電極。即半導體晶片4PH的閘極電極用的銲墊12G與上述高側用的功率金氧半QH1的閘極電極用銲墊(接合銲墊)對應。所述閘極電極用的銲墊12G被配置在半導體晶片4PH的長度方向的一端側(與半導體晶片4D相對的一側的端部)。半導體晶片4PH，以上述閘極電極用的銲墊12G朝向上述半導體晶片4D一側的狀態來配置。閘極電極用的銲墊12G經由導線WA(單數或複數)與半導體晶片4D的主面的銲墊13A電性連接。導線WA由譬如金(Au)等的金屬細線來形成。
半導體晶片4PH的源極電極用的銲墊12S1,12S2,12S3,12S4電性連接到在半導體晶片4PH內形成的上述高側用的功率金氧半QH1的源極S。即半導體晶片4PH的源極電極用的銲墊12S1,12S2,12S3,12S4與上述高側用的功率金氧半QH1的源極電極用銲墊(接合銲墊)對應。源極電極用的銲墊12S1,12S2大於上述閘極電極用的銲墊12G和源極電極用的銲墊12S3,12S4，被形成為沿著半導體晶片4PH的長度方向(第1方向X)延伸的長方形。另一方面，源極電極用的銲墊12S3,12S4，被配置在配置有上述閘極電極用的銲墊12G的半導體晶片4PH的長度方向的一端側(與半導體晶片4D相對的一側的端部)。源極電極 用的銲墊12S1,12S2,12S3,12S4彼此根據半導體晶片4PH的最上層的保護膜(絕緣膜、與後述的保護膜32對應)被分離，但是如後所述，在保護膜(半導體晶片4PH的最上層的保護膜)的下層一體形成且電性連接。
半導體晶片4PH的源極電極用的銲墊12S1,12S2(即上述高側用的功率金氧半QH1的源極S)經由金屬板(高側用金屬板)8A電性連接到印模銲墊7D2。藉此，與以導線來連接半導體晶片4PH的源極電極用的銲墊12S1,12S2、和印模銲墊7D2時相比，能夠降低高側用的功率金氧半QH1的導通電阻。因此，能夠降低封裝電阻，從而能夠降低導通損失。
並且，金屬板8A經由導電性的接著層(銲錫)11b接合到在半導體晶片4PH的源極電極用的銲墊12S1,12S2,12S3,12S4當中的銲墊12S1,12S2，而在銲墊12S3,12S4則未被接合(以接著層11b接合)。然而，如上所述，銲墊12S1,12S2,12S3,12S4由於在保護膜(半導體晶片4PH的最上層的保護膜)的下層被一體形成而被電性連接，因此，銲墊12S3,12S4也經由銲墊12S1,12S2而與金屬板8A電性連接，還經由金屬板8A成為與印模銲墊7D2電性連接的狀態。
所述金屬板8A譬如以銅(Cu)、銅(Cu)合金、鋁(Al)或是鋁(Al)合金之類的導電性及熱傳導性高的金屬(金屬材料)來加以形成。在容易加工、熱傳導性高、以及比較廉價這些方面來考慮，若是以銅(Cu)或銅(Cu)合金來形成金屬板8A，則更為理想。像這樣地，經由使用比金廉價的金屬材料所形成的金屬板8A來取代以金(Au)形成的導線，能夠降低半導體裝置SM1的成本。金屬板8A的第1方向X和第2方向Y的尺寸(寬度)，分別大於導線WA的直徑。金屬板8A，一體地具有著如下的第1部分8A1、第2部分8A2和第3部分8A3。
第1部分(晶片接觸部、高側晶片接觸部)8A1係經由導電性的接著 層11b與源極電極用的銲墊12S1,12S2接合而被電性連接的部分，譬如是矩狀。如圖7及圖9所示，從斷面來看，第1部分8A1以沿著半導體晶片4PH的主面的方式被平坦地形成。
第2部分(搭載部接觸部、晶片搭載部接觸部)8A2係經由導電性的接著層(銲錫)11c與印模銲墊7D2(更具體來說是在印模銲墊7D2的上表面所設置的電鍍層9c)接合而電性連接的部分。第2部分8A2，與印模銲墊7D2的一部分(形成有電鍍層9c的區域)平面地重合。如圖7所示，從斷面看來，第2部分8A2以沿著印模銲墊7D2主面的方式平坦地形成。
第3部分(中間部)8A3係連接第1部分8A1和第2部分8A2(聯結)的部分。第3部分8A3，從第1部分8A1的長邊沿著與所述長邊交叉的第2方向Y延伸，而跨過半導體晶片4PH的長邊，延伸到(沿著延伸)印模銲墊7D2上的第2部分8A2。即第3部分8A3及第2部分8A2，以與第1部分8A1和印模銲墊7D2(電鍍層9c)連接的方式，設置成從第1部分8A1的長邊一側沿著第2方向Y來延伸。
並且，第3部分8A3，如圖7所示，從斷面來看，在半導體晶片4PH和印模銲墊7D2之間，遠離半導體晶片4PH的主面而高於第1部分8A1及第2部分8A2的高度。藉此，接著層11b的材料將難以漏出到半導體晶片4PH的側面側，因此，能夠降低因接著層11b的材料造成的半導體晶片4PH的主面(源極S)和背面(汲極D)的導通不良。
並且，於此所說的高度係指以印模銲墊7D1~7D3的背面為基準從那裡朝向封裝PA的厚度方向(相對於半導體晶片4PH的主面垂直交叉的方向)而隔開的位置為止的距離。並且，上述接著層11b,11c是用與上述接著層11a同樣材料(即銲錫)來加以形成。
半導體晶片4PH及半導體晶片4PL是平面矩狀，各自具有一組長邊和與此交叉的一組短邊，半導體晶片4PH和半導體晶片4PL的彼此 長邊互相相對，金屬板8A則被配置為與和半導體晶片4PL相對的半導體晶片4PH的長邊交叉。
所述金屬板8A被配置成覆蓋發熱源的半導體晶片4PH的主面的一部分。藉此，半導體晶片4PH為金屬板8A和印模銲墊7D1所夾。即半導體晶片4PH所產生的熱，除了從半導體晶片4PH的背面經由印模銲墊7D1擴散之外，也從半導體晶片4PH的主面經由金屬板8A來擴散。其結果是能提高半導體晶片4PH所產生的熱的擴散性。
但是，金屬板8A的第1部分8A1的面積，比起半導體晶片4PH的主面的面積或是比起源極電極用的銲墊12S1,12S2之配置區域的總面積都小。並且，金屬板8A被配置為：其第1部分8A1收納在半導體晶片4PH的主面內、而不會露出到半導體晶片4PH的外側。通過使金屬板8A的上述第1部分8A1面積小於半導體晶片4PH的主面的面積或是源極電極用的銲墊12S1,12S2的配置區域的面積，進而能夠使接著層11b的材料不會漏出到半導體晶片4PH的側面側，從而能夠降低接著層11b的材料所造成的半導體晶片4PH的主面(源極S)和背面(汲極D)的導通不良。
另外，使半導體晶片4PH的四個角不會被金屬板8A所覆蓋。即半導體晶片4PH的四個角的正上方並沒配置有金屬板8A，使半導體晶片4PH的四個角從金屬板8A露出。藉此，在金屬板8A的接合後的外表檢查中，能夠以半導體晶片4PH的四個角來觀測連接金屬板8A和半導體晶片4PH的接著層11b的情況。結果能提高半導體裝置SM1的可靠性及成品率。
並且，半導體晶片4PH的源極電極用的銲墊12S3(即上述高側用的功率金氧半QH1的源極S)經由導線WA(單數或是複數)與半導體晶片4D的主面的銲墊13B電性連接。即導線WA的一端被接合到半導體晶片4PH的源極電極用的銲墊12S3，導線WA的另一端被接合到半導體 晶片4D的銲墊13B。並且，半導體晶片4PH的源極電極用的銲墊12S4經由導線WA(單數或是複數)與複數的引線7L當中的、沒有與印模銲墊7D1,7D2,7D3連結的引線7L5的一條電性連接。
並且，半導體晶片4PH的源極電極用的銲墊12S1,12S2接合有金屬板8A，與導線WA沒有連接。然而，如上所述，源極電極用的銲墊12S1,12S2,12S3,12S4，由於是在保護膜(半導體晶片4PH的最上層的保護膜)的下層被一體形成而電性連接，因此銲墊12S1,12S2也經由銲墊12S3與被連接到銲墊12S3的導線WA電性連接，並經由所述導線WA成為與半導體晶片4D的銲墊13B電性連接的狀態。
印模銲墊(低側用晶片搭載部)7D2被形成為第1方向X的長度長於第2方向Y的長度之平面矩形。在印模銲墊7D2，一體性地連接有上述複數的引線7L當中的複數的引線7L2。即印模銲墊7D2和複數的引線7L2被一體形成。在所述複數的引線7L2上電性連接上述輸出節點N。
所述印模銲墊7D2的主面(上表面)上，上述功率電晶體用的半導體晶片4PL在主面(表面、上表面)朝上且背面(底部)朝向印模銲墊7D2的狀態下被搭載。
半導體晶片4PL被形成為平面長方形，被配置成使得半導體晶片4PL的長邊沿著印模銲墊7D2的長度方向。半導體晶片4PL的平面面積比上述半導體晶片4PH及半導體晶片4D的各個平面面積都大。並且，半導體晶片4PL的長邊及短邊都大於上述半導體晶片4PH的長邊及短邊。
所述半導體晶片4PL背面的電極，經由導電性的接著層11a與印模銲墊7D2接合而電性連接。所述半導體晶片4PL的背面的電極，被電性連接到在半導體晶片4PL內所形成的上述低側用的功率金氧半QL1的汲極電極D。即：半導體晶片4PL背面的電極與上述低側用的功率金氧半QL1的汲極電極對應，後述的背面電極BE與此對應。
並且，在所述半導體晶片4PL的主面(表面、上表面)上，配置了閘極電極用的接合銲墊(以下簡稱為銲墊)15G、和源極電極用的銲墊15S1,15S2,15S3,15S4。其中，閘極電極用的銲墊15G和源極電極用的銲墊15S4是導線WA連接用的電極(銲墊電極、電極銲墊)，源極電極用的銲墊15S1,15S2,15S3是金屬板8B連接用的電極(銲墊電極、電極銲墊)。
半導體晶片4PL的閘極電極用的銲墊15G電性連接到在半導體晶片4PL內形成的上述低側用的功率金氧半QL1的閘極電極。即半導體晶片4PL的閘極電極用的銲墊15G與上述低側用的功率金氧半QL1的閘極電極銲墊(接合銲墊)對應。所述閘極電極用的銲墊15G，被配置在半導體晶片4PL的長度方向的一端側的角部附近。半導體晶片4PL被配置成使上述閘極電極用的銲墊15G朝向上述半導體晶片4D一側的狀態。閘極電極用的銲墊15G，經由導線WA(單數或是複數)與上述半導體晶片4D的主面的銲墊13C電性連接。
半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3,15S4，與在半導體晶片4PL內所形成的上述低側用的功率金氧半QL1的源極S電性連接。即：半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3,15S4與上述低側用的功率金氧半QL1的源極電極用銲墊(接合銲墊)對應。源極電極用的銲墊15S1,15S2,15S3大於上述閘極電極用的銲墊15G和源極電極用的銲墊15S4，被形成為沿著半導體晶片4PL的長度方向(第1方向X)延伸的長方形。另一方面，源極電極用的銲墊15S4，被配置在配置有上述閘極電極用的銲墊15G的半導體晶片4PL的長度方向的一端側的角部附近。雖然源極電極用的銲墊15S1,15S2,15S3,15S4彼此根據半導體晶片4PL的最上層的保護膜(絕緣膜，對應後述的保護膜32)而被分離，但是如後所述，在保護膜(半導體晶片4PL的最上層的保護膜)的下層被一體形成並電性連接。
源極電極用的銲墊15S1,15S2,15S3(即上述低側用的功率金氧半QL1的源極S)，經由金屬板(低側用金屬板)8B與引線配線7LB電性連接。藉此，與以導線來連接源極電極用的銲墊15S1,15S2,15S3和引線配線7LB的情況相比，能夠降低低側用的功率金氧半QL1的導通電阻。因此，能夠降低封裝電阻，而能夠降低導通損失。
另外，金屬板8B經由導電性的接著層11b被接合到半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3,15S4當中的銲墊15S1,15S2,15S3，而沒有與銲墊15S4接合(經由接著層11b接合)。然而，如上所述，由於銲墊15S1,15S2,15S3,15S4在保護膜(半導體晶片4PL的最上層的保護膜)的下層一體形成並電性連接，因此，銲墊15S4也經由銲墊15S1,15S2,15S3而與金屬板8B電性連接，而且還經由金屬板8B成為與引線配線7LB電性連接的狀態。
所述金屬板8B最好是以與上述金屬板8A同樣的材料(金屬材料)來加以形成，譬如以銅(Cu)、銅(Cu)合金、鋁(Al)或是鋁(Al)合金等之類的導電性及熱傳導性高的金屬來加以形成。與上述金屬板8A同樣地，若是從容易加工、熱傳導性高、以及比較廉價這些方面來考慮，以銅(Cu)或是銅(Cu)合金來形成金屬板8B將更為理想。像這樣地，通過使用比金廉價的金屬材料所形成的金屬板8B來取代用金(Au)所形成的導線，能夠降低半導體裝置SM1的成本。金屬板8B的第1方向X和第2方向Y的尺寸(寬度)也各自大於導線WA的直徑。並且，金屬板8B的平面面積也大於金屬板8A的平面面積。金屬板8B一體地具有如下的第1部分8B1、第2部分8B2、第3部分8B3、第4部分8B4、以及第5部分8B5。
第1部分(晶片接觸部、低側晶片接觸部)8B1，是經由導電性的接著層11b與源極電極用的銲墊15S1,15S2,15S3接合並電性連接的部分，譬如是矩形。如圖7及圖8所示，從斷面來看，第1部分8B1以沿 著半導體晶片4PL的主面的方式被平坦地形成。
第2部分(第1接觸部)8B2及第3部分(第2接觸部)8B3分別為經由導電性的接著層11c而與引線配線7LB(更具體來說就是在印模銲墊7D2上表面設置的電鍍層9e1,9e2)接合並電性連接的部分。第2部分8B2及第3部分8B3，分別與引線配線7LB的一部分(形成有電鍍層9e1,9e2的區域)平面性重合。如圖7及圖8所示，從斷面來看，第2部分8B2及第3部分8B3以沿著引線配線7LB的主面的方式被平坦地形成。
第4部分(第1中間部)8B4為連接第1部分(低側晶片接觸部)8B1和第2部分(第1接觸部)8B2(聯結)的部分，第5部分(第2中間部)8B5為連接第1部分(低側晶片接觸部)8B1和第3部分(第2接觸部)8B3(聯結)的部分。第4部分8B4從第1部分8B1沿著與其短邊交叉的第1方向X延伸，並跨過半導體晶片4PL的短邊、延伸到引線配線7LB上的第2部分8B2。第5部分8B5從第1部分8B1的長邊沿著與其長邊交叉的第2方向Y延伸，並跨過半導體晶片4PL的長邊延伸到引線配線7LB上的第3部分8B3。
即第4部分8B4及第2部分8B2以連接第1部分8B1和引線配線7LB(電鍍層9e1)的方式，被設置成從第1部分8B1的短邊一側沿著第1方向X延伸。並且，第5部分8B5及第3部分8B3，以連接第1部分8B1和引線配線7LB(電鍍層9e2)的方式，被設置成從第1部分8B1的長邊一側沿著第2方向Y延伸。
並且，第4部分8B4及第5部分8B5如圖7及圖8所示，從斷面來看，在半導體晶片4PL和引線配線7LB之間，為了遠離半導體晶片4PL的主面而使其高度高於第1部分8B1的高度。藉此，接著層11b的材料將難以漏出到半導體晶片4PL側面側，從而能夠降低接著層11b的材料所造成的半導體晶片4PL的主面(源極S)和背面(汲極D)的導通不良。
所述金屬板8B被配置成覆蓋發熱起源的半導體晶片4PL的主面的 一部分。藉此，半導體晶片4PL，被金屬板8B和印模銲墊7D2所夾。即在半導體晶片4PL產生的熱，被除了從半導體晶片4PL背面經由印模銲墊7D2擴散之外，也從半導體晶片4PL的主面經由金屬板8B擴散。結果能提高半導體晶片4PL產生的熱之擴散性。
但是，金屬板8B的第1部分8B1的面積比半導體晶片4PL的主面的面積、或是源極電極用的銲墊15S1,15S2,15S3配置區域的總面積都小。並且，金屬板8B被配置成使其第1部分8B1收納在半導體晶片4PL的主面內而不會露出到半導體晶片4PL的外側。藉此，由於能夠使得接著層11b的材料不會漏出到半導體晶片4PL的側面側，從而能夠降低接著層11b的材料所造成的半導體晶片4PL的主面(源極S)和背面(汲極D)的導通不良。
並且，半導體晶片4PL的四個角不會被金屬板8B所覆蓋。即在半導體晶片4PL的四個角的正上方並未配置有金屬板8B，半導體晶片4PL的四個角從金屬板8B露出。藉此，在金屬板8B的接合後的外表檢查中，能從半導體晶片4PL的四個角來觀測連接金屬板8B和半導體晶片4PL的接著層11b的情況。結果能提高半導體裝置SM1的可靠性及成品率。
並且，半導體晶片4PL的源極電極用的銲墊15S4(即上述低側用的功率金氧半QL1的源極S)，經由導線WA(單數或是複數)與上述半導體晶片4D的主面的銲墊13D電性連接。即：導線WA的一端與半導體晶片4PL的源極電極用的銲墊15S4接合，導線WA的另一端與半導體晶片4D的銲墊13D接合。
另外，半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3,15S4當中，銲墊15S4與導線WA連接，銲墊15S1,15S2,15S3與金屬板8B連接而與導線WA沒有連接。然而，如上所述，源極電極用的銲墊15S1,15S2,15S3,15S4由於在保護膜(半導體晶片4PL的最上層的保護 膜)的下層一體地形成並被電性連接，因此銲墊15S1,15S2,15S3也經由銲墊15S4而與和銲墊15S4連接的導線WA電性連接，而且還經由所述導線WA成為與半導體晶片4D的銲墊13D電性連接的狀態。
上述引線配線7LB以偏離印模銲墊7D2的狀態鄰接配置在印模銲墊7D2之一個角部的附近。使得引線配線7LB的平面形狀為沿著夾著印模銲墊7D2之一個角部交叉的短邊和長邊延伸的平面L字形圖案。藉此，由於能夠縮短主電路的電流路徑，從而能夠降低電感。因此，能夠提高半導體裝置SM1之電氣特性。
並且，在引線配線7LB一體連接有上述複數的引線7L當中的複數條引線7L3。即引線配線7LB和複數條引線7L3為一體地形成。所述複數條引線7L3與上述端子ET2電性連接並被供給上述基準電位GND。因此，能夠將引線配線7LB及與其一體地連接的複數條引線7L3視為接地電位供給用的接地端子部。
如上所述，經由將複數條引線7L3匯集連接到引線配線7LB，與將複數條引線7L3分割的情況相比能夠增加其體積，因此能夠降低配線電阻，並能夠強化基準電位GND。所述結構係考慮了低側用的功率金氧半QL1的源極側的導通電阻增大對開關損失增大帶來很大影響之結構。即根據上述結構，能夠降低功率金氧半QL1的源極側的導通電阻，從而能夠降低功率金氧半QL1的導通損失。因此，能夠提高非絕緣型DC-DC轉換器1的電壓變換效率。並且，由於能夠強化基準電位GND，因此能夠提高非絕緣型DC-DC轉換器1的動作穩定性。
上述印模銲墊(驅動器用晶片搭載部)7D3還被形成為平面大略矩形。在所述印模銲墊7D3一體地連接有上述複數條引線7L當中的複數的引線7L4。即印模銲墊7D3和複數條引線7L4為一體地形成。在所述印模銲墊7D3的主面(上表面)上，使形成有上述驅動器電路DR1,DR2的半導體晶片4D以主面(表面、上表面)朝上，且背面(底部)朝向印模 銲墊7D3的狀態下來加以搭載。
所述半導體晶片4D也被形成為平面矩狀。三個半導體晶片4PH,4PL,4D各自的中心被配置為偏離封裝PA的中心。在半導體晶片4D的主面所形成的銲墊當中，以導線WA與半導體晶片4PH(功率金氧半QH1)連接的銲墊13A,13B，在半導體晶片4D的主面沿著與半導體晶片4PH鄰接的一側的邊來加以配置，以導線WA與半導體晶片4PL(功率金氧半QL1)連接的銲墊13C,13D，在半導體晶片4D的主面中沿著與半導體晶片4PL鄰接的一側的邊來加以配置。藉此，能夠進一步地縮短導線WA的長度，因此，能夠進一步地降低配線路徑上所產生的寄生電感。
另外，半導體晶片4D被配置成：使得半導體晶片4D和半導體晶片4PH的距離短於半導體晶片4D和半導體晶片4PL的距離。並且，電性連接半導體晶片4D和半導體晶片4PH(功率金氧半QH1源極、閘極)的導線WA的長度被形成為短於電性連接半導體晶片4D和半導體晶片4PL(功率金氧半QL1源極、閘極)的導線WA。藉此，能夠降低半導體晶片4PH的開關損失。
另外，在半導體晶片4D的主面，除了上述銲墊13A~13D之外，還配置有驅動器電路DR1,DR2的各個信號輸入、或是信號輸出電極用的銲墊13E和基準電位GND電極用的銲墊13F。所述銲墊13E，經由複數條的導線WA與複數的引線7L當中沒有連接印模銲墊7D1,7D2,7D3的引線7L5電性連接。並且，銲墊13F經由複數條的導線WA與上述引線7L4(7L)電性連接。
上述的半導體晶片4D,4PH,4PL的平面面積之差異有著以下理由。即具有驅動器電路DR1,DR2的半導體晶片4D，由於係作為控制功率金氧半QH1,QL1之閘極的控制電路，因此考慮封裝整體的尺寸而盡可能地縮小其外形尺寸。對此，在功率金氧半QH1,QL1盡可能 降低電晶體內上產生的導通電阻。為了降低導通電阻，能夠通過擴大每單位電晶體單元面積的通道寬度來實現。因此，半導體晶片4PH,4PL的外形尺寸被形成為大於半導體晶片4D的外形尺寸。並且，如圖2所示，低側用的功率金氧半QL1之導通時間長於高側用的功率金氧半QH1，因此比起功率金氧半QH1導通電阻，必須進一步降低功率金氧半QL1的導通電阻。因此，半導體晶片4PL的外形尺寸被形成為大於半導體晶片4PH的外形尺寸。
接下來，說明有關形成有上述功率金氧半QH1的半導體晶片4PH、及形成有上述功率金氧半QL1的半導體晶片4PL之結構。
圖16係半導體晶片4PH或是半導體晶片4PL的主要部分剖面圖。圖17係半導體晶片4PH或是半導體晶片4PL的其他主要部分剖面圖，示出比絕緣膜28還上層的結構。圖18係示出在圖17附加了金屬板8A(半導體晶片4PL時為金屬板8B)和導線WA的剖面圖。另外，參照圖16~圖18，對半導體晶片4PH的結構進行如下說明，說明的內容基本上也可適用於半導體晶片4PL的結構說明，這樣的情況下，只要將半導體晶片4PH、功率金氧半QH1、銲墊12G和將銲墊12S1~12S4分別替換為半導體晶片4PL、功率金氧半QL1、銲墊15G和銲墊15S1~15S4即可。
上述功率金氧半QH1被形成在構成半導體晶片4PH的半導體基板(以下簡稱為基板)21的主面。如圖16所示，基板21具有導入了譬如砷(As)的n+型的單結晶矽等所構成的基板本體(半導體基板、半導體晶圓)21a、和在基板本體21a的主面上形成的譬如由n-型的矽單結晶組成的磊晶層(epitaxial layer)(半導體層)21b。因此，基板21即所謂的磊晶晶圓。在所述磊晶層21b的主面形成有譬如由氧化矽等組成的場效絕緣膜(元件分離區域)22。在所述場效絕緣膜22和在其下層的p型阱(well)PWL1所圍起的活性區域形成了構成功率金氧半QH1的複數的單 位電晶體單元，功率金氧半QH1由這些複數的單位電晶體單元所並列連接而形成。各單位電晶體單元以譬如用溝槽式(trench)閘極構造的n通道型的功率金氧半來形成。
上述基板本體21a以及磊晶層21b具有作為上述單位電晶體單元的汲極電極區域的機能。在基板21(半導體晶片4PH)的背面形成有汲極電極用的背面電極(背面汲極電極、汲極電極)BE。所述背面電極BE，譬如從基板21背面按順序來層疊鈦(Ti)層、鎳(Ni)層及金(Au)層加以形成。在上述半導體裝置SM1中，半導體晶片4PH的所述背面電極BE，經由上述接著層11a與上述印模銲墊7D1(電鍍層9a)接合而被電性連接。另一方面，半導體晶片4PL的情況時，半導體晶片4PL的背面電極BE經由上述接著層11a與上述印模銲墊7D2(電鍍層9b)接合而被電性連接。
並且，在磊晶層21b內形成的p型半導體區域23具有作為上述單位電晶體單元的通道形成區域的機能。並且，在所述p型半導體區域23的上部形成的n+型的半導體區域24具有作為上述單位電晶體單元的源極區域的機能。因此，半導體區域24是源極用的半導體區域。
並且，在基板21形成有從其主面沿基板21厚度方向延伸的溝25。溝25被形成為從n+型的半導體區域24的上表面貫通n+型的半導體區域24及p型的半導體區域23，而在其下層的磊晶層21b內終止。在所述溝25的底面及側面形成有譬如由氧化矽構成的閘極絕緣膜26。並且，在溝25內部，經由上述閘極絕緣膜26填埋有閘極電極27。閘極電極27由譬如添加有n型雜質(譬如磷)的多晶矽膜構成。閘極電極27具有作為上述單位電晶體單元的閘極電極的機能。在場效絕緣膜22上的一部分，也形成有與閘極電極27為同一層的導電性膜構成的閘極引出用的配線部27a，閘極電極27和閘極引出用的配線部27a被一體形成而被互相電性連接。另外，在圖16的剖面圖中沒有顯示出的區域中，閘極電 極27和閘極引出用的配線部27a被一體地連接。閘極引出用的配線部27a，經由其上覆蓋的所述絕緣膜28上形成的接觸孔29a與閘極配線30G電性連接。
另一方面，源極配線30S經由在絕緣膜28所形成的接觸孔29b與源極用的n+型的半導體區域24被電性連接。並且，上述源極配線30S，與在p型的半導體區域23的上部而與n+型的半導體區域24鄰接形成的p+型的半導體區域31電性連接，藉此，與所述通道形成用的p型半導體區域23電性連接。閘極配線30G和源極配線30S以在形成有接觸孔29a,29b的絕緣膜28上形成用於填埋接觸孔29a,29b的方式形成金屬膜、譬如形成鋁膜(或是鋁合金膜)，而能夠通過將所述金屬膜(鋁膜或是鋁合金膜)加以圖案化而形成。因此，閘極配線30G和源極配線30S由鋁膜或是由鋁合金膜等構成。
閘極配線30G和源極配線30S係被由聚亞醯胺樹脂(polyimide)等構成的保護膜(絕緣膜)32所覆蓋。所述保護膜32為半導體晶片4PH的最上層的膜(絕緣膜)。
在保護膜32的一部分形成開口部33來使得其下層的閘極配線30G和源極配線30S的一部分露出，從所述開口部33露出的閘極配線30G的部分為閘極電極用的上述銲墊12G，從開口部33露出的源極配線30S的部分為源極電極用的上述銲墊12S1,12S2,12S3,12S4。如上所述，源極電極用的銲墊12S1,12S2,12S3,12S4為最上層的保護膜32所分離，但是，經由源極配線30S互相電性連接。
在銲墊12G,12S1,12S2,12S3,12S4的上表面(即在開口部33的底部露出的閘極配線30G的部分及源極配線30S的部分上)，以電鍍法等形成金屬層34。金屬層34由在閘極配線30G和源極配線30S上所形成的金屬層34a、以及在其上形成的金屬層34b的層積膜所形成。下層的金屬層34a，譬如由鎳(Ni)構成，主要具有抑制或是防止其基礎的閘 極配線30G和源極配線30S的鋁氧化的機能。並且，其上層的金屬層34b譬如由金(Au)構成，主要具有抑制或是防止其基礎的金屬層34a的鎳氧化的機能。
在半導體裝置SM1中，如圖18所示，經由接著層11b將金屬板8A接合到半導體晶片4PH的銲墊12S1,12S2，導線WA被連接到半導體晶片4PH的銲墊12G,12S4。另一方面，半導體晶片4PL經由接著層11b將金屬板8B接合到半導體晶片4PL的銲墊15S1,15S2,15S3，導線WA則被連接到半導體晶片4PL的銲墊15G。
經由在銲墊12G,12S1,12S2,12S3,12S4的上表面形成了金屬層34，能夠抑制或是防止閘極配線30G和源極配線30S上的鋁之表面的氧化。因此，能夠提高接著層11b對銲墊12S1,12S2的的接著性，而能夠提高金屬板8A和銲墊12S1,12S2的接著力。並且，能夠迴避在金屬板8A和銲墊12S1,12S2的連接部分的電阻值增大。
像這樣的高側用的功率金氧半QH1的單位電晶體之工作電流，沿著閘極電極27的側面(即溝25的側面)在汲極電極用的磊晶層21b和源極用的n+型的半導體區域24之間朝基板21的厚度方向流動。即在沿著半導體晶片4PH的厚度方向來形成通道。
如上所述，半導體晶片4PH,4PL係形成了具有溝槽型閘極結構的縱型金氧半場效電晶體(功率金氧半場效電晶體)之半導體晶片。於此，所謂縱型的金氧半場效電晶體係與源極‧汲極電極之間的電流在半導體基板(基板21)的厚度方向(與半導體基板的主面大體上垂直的方向)流過的金氧半場效電晶體對應。
其次，圖19係構成上述非絕緣型DC-DC轉換器1的電子部件的組裝例子之主要部分平面圖，圖20係從箭形符號40表示的方向來看圖19的非絕緣型DC-DC轉換器1之側面圖。
配線基板41，譬如由印刷線路板構成，在其主面搭載有封裝 PA、PF、PG及晶片零部件CA、CB、CC。另外，在圖19將封裝PA透視以使得配線基板41的配線42a~42d的情況能夠明瞭。並且，雖然圖19為平面圖，但是為了使得附圖容易看懂，在配線基板41之配線42a、42b、42c、42d、42e付上剖面線。
在封裝PF形成有上述控制電路3，在封裝PG形成有上述負荷LD。在晶片零部件CA形成有上述線圈L，在晶片零部件CB形成有上述輸入電容器Cin，在晶片零部件CC形成有上述輸出電容器Cout。
輸入電源VIN的供給用的端子ET1經由配線基板41的配線42a與封裝PA(半導體裝置SM1)的引線7L1及印模銲墊7D1電性連接。基準電位GND的供給用的端子ET2經由配線基板41之配線42b與封裝PA(半導體裝置SM1)的引線7L3電性連接。在配線42a、42b之間電性連接有晶片零部件CB(輸入電容器Cin)。
在封裝PA(半導體裝置SM1)的引線7L5，經由配線基板41的配線42c與封裝PF(控制電路3)的引線(端子)43電性連接。作為封裝PA(半導體裝置SM1)的輸出用的端子的引線7L2及印模銲墊7D2，經由配線基板41的配線42d與晶片零部件CA(線圈L)的一端電性連接。晶片零部件CA(線圈L)的其他端與配線基板41之配線42e電性連接。
在所述配線42e電性連接有封裝PG(負荷LD)的輸入用的引線(端子)。封裝PG(負荷LD)的基準電位用的引線(端子)與上述配線42b電性連接。並且，在配線42b,42e之間電性連接有上述晶片零部件CC(輸出電容器Cout)。
並且，半導體裝置SM1被銲錫組裝到配線基板41。即在半導體裝置SM1背面(底部)露出的引線7L和印模銲墊7D1,7D2經由銲錫與配線基板41的配線42a~42d接合並電性連接。在將半導體裝置SM1銲錫組裝到配線基板41時的銲錫回流時，為了不使構成半導體裝置SM1的接著層11a,11b,11c的銲錫溶融，最好預先使構成半導體裝置SM1內的 接著層11a,11b,11c的銲錫的熔點高於將半導體裝置SM1銲錫組裝到配線基板41時的銲錫回流溫度。譬如通過高熔點銲錫(譬如熔點320℃左右)來構成上述接著層11a,11b,11c，而在使得將半導體裝置SM1銲錫組裝到配線基板41時的銲錫回流溫度設為260℃左右即可。藉此，更能提高組裝到配線基板41後的半導體裝置SM1之可靠性。
下面說明有關本實施方式的半導體裝置SM1之製造方法之一例。
圖21係表示本實施方式的半導體裝置SM1製程的一個例子之製程流程圖(製程流程圖)。圖22及圖23係本實施方式的半導體裝置製造時所使用的引線框架51之平面圖(俯視圖)。圖24係圖23的Y2-Y2線的剖面圖，圖23的Y2-Y2線的位置與上述圖6的Y1-Y1線的位置對應。並且，雖然圖22及圖23示出有引線框架51的同樣區域，但是圖22係示出電鍍層9形成前之階段的引線框架51，圖23係示出電鍍層9形成後之階段的引線框架51。另外，圖23雖然是平面圖，為了使附圖簡單易懂，在圖23中的電鍍層9付上剖面線。並且，在圖22及圖23示出引線框架51當中的對應一個封裝PA(半導體裝置SM1)的區域(在這裡製造一個半導體裝置SM1的區域)。實際上，引線框架51係以圖22及圖23所示的結構為單位結構，所述單位結構被複數連接(被重複)的結構的多引線框架。
在製造半導體裝置SM1(封裝PA)時，首先準備引線框架51及半導體晶片4PH,4PL,4D(圖21之步驟S1)。
引線框架51雖然由金屬材料來形成，但是從容易加工、熱傳導性高、以及比較廉價這幾個方面來考慮，最好是以銅或是銅合金來形成。引線框架51能夠如下所示進行準備。
即：首先通過使用微影及蝕刻技術等來加工由銅或是銅合金所構成的金屬，其次，如圖22所示，製造構成半導體裝置SM1所需的、一體性地具有印模銲墊7D1~7D3、引線7L和引線配線7LB的引線框架 51。印模銲墊7D1~7D3、引線7L和引線配線7LB係被連結到引線框架51的框架框(圖中略)等而被保持。然後，如圖23及圖24所示，在引線框架51的印模銲墊7D1~7D3、引線7L和在引線配線7LB的上表面形成上述電鍍層9。此時，在引線框架51中，通過以抗蝕膜覆蓋未形成電鍍層9的區域之後再實施電鍍處理(最好是電解電鍍處理)，在引線框架51的印模銲墊7D1~7D3、引線7L和引線配線7LB之上表面形成上述電鍍層9、即形成上述電鍍層9a,9b,9c,9d,9e1,9e2,9f。並且，也能使用橡膠光罩等來代替抗蝕膜形成電鍍層9。另外，若是形成電鍍層9時使用抗蝕膜，更能提高電鍍層9的圖案精度。在印模銲墊7D1~7D3、引線7L和在引線配線7LB的上表面中，形成上述電鍍層9a,9b,9c,9d,9e1,9e2,9f中的哪個區域的方法如上所述，所以於此不再重複說明。如上所述，來準備形成有電鍍層9(9a,9b,9c,9d,9e1,9e2,9f)的引線框架51。
另外，半導體晶片4PH,4PL,4D係各自在半導體晶圓(半導體基板)形成必要的半導體元件等之後，通過切割等將半導體晶圓分離為各半導體晶片等來加以準備。另外，半導體晶片4D,4PH,4PL各自使用不同的半導體晶圓來加以形成。
在步驟S1中，可以先準備引線框架51之後再準備半導體晶片4PH,4PL,4D，或是先準備半導體晶片4PH,4PL,4D之後再準備引線框架51，或者也可以同時準備引線框架51和半導體晶片4PH,4PL,4D。
在步驟S1準備了引線框架51及半導體晶片4PH,4PL,4D之後，在引線框架51的印模銲墊7D1,7D2,7D3之上表面，將半導體晶片4PH,4PL,4D進行晶粒接合(圖21的步驟S2)。圖25及圖26為分別進行步驟S2的晶粒接合製程之步驟的平面圖(圖25)及剖面圖(圖26)，示出與上述圖23及圖24對應的平面圖及剖面圖。
在步驟S2的晶粒接合製程中，在印模銲墊7D1上表面的電鍍層9a 上、印模銲墊7D2之上表面的電鍍層9b上、印模銲墊7D3之上表面的電鍍層9d上，各自配置(塗佈、供給)銲錫黏劑11之後，在印模銲墊7D1,7D2,7D3之上表面的電鍍層9a,9b,9d上，經由銲錫黏劑11來搭載(配置)半導體晶片4PH,4PL,4D。即在印模銲墊7D1上表面的電鍍層9a上、印模銲墊7D2之上表面的電鍍層9b上、和印模銲墊7D3之上表面的電鍍層9d上，各自經由銲錫黏劑11來搭載半導體晶片4PH,4PL,4D。另外，半導體晶片4PH,4PL,4D以主面(接合銲墊形成側的主面)朝上並且背面與印模銲墊7D1,7D2,7D3相對的狀態下，經由銲錫黏劑11搭載到印模銲墊7D1,7D2,7D3之上表面的電鍍層9a,9b,9d上。由於銲錫黏劑11的接著性，半導體晶片4PH,4PL,4D暫時接著(暫時固定)在印模銲墊7D1,7D2,7D3(電鍍層9a,9b,9d)。銲錫黏劑11，譬如以鉛(Pb)-錫(Sn)系的銲錫(譬如由鉛-錫-銀-銅合金等構成的銲錫)為主材料加以形成。
在步驟S2的晶粒接合製程之後，經由銲錫黏劑11將金屬板8A,8B搭載(配置)在半導體晶片4PH,4PL上(圖21的步驟S3)。圖27及圖28係各自進行步驟S3的金屬板8A,8B搭載製程的步驟之平面圖(圖27)及剖面圖(圖28)，示出對應上述圖23及圖24的平面圖及剖面圖。
在步驟S3的金屬板8A,8B搭載製程中，首先在半導體晶片4PH的源極電極用的銲墊12S1,12S2上、半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3上、印模銲墊7D2之上表面的電鍍層9c上、和引線配線7LB上表面的電鍍層9e1,9e2上，各自配置(塗佈、供給)銲錫黏劑11。然後，使金屬板8A,8B與半導體晶片4PH,4PL的平面位置對準，在半導體晶片4PH,4PL上，通過銲錫黏劑11搭載(配置)金屬板8A,8B。由於銲錫黏劑11具有接著性，將金屬板8A暫時接著(暫時固定)到半導體晶片4PH及印模銲墊7D2(電鍍層9c)，將金屬板8B暫時接著(暫時固定)到半導體晶片4PL及引線配線7LB(電鍍層9e1,9e2)。
在步驟S3的金屬板8A,8B搭載製程之後，進行銲錫回流處理(熱處理)(圖21的步驟S4)。圖29係進行步驟S4的銲錫回流處理步驟時的剖面圖，示出與上述圖24對應的剖面圖。
通過步驟S4的銲錫回流處理，銲錫黏劑11溶融、固化(再固化)而成為上述接著層11a,11b,11c。即在步驟S2的晶粒接合製程中，介於半導體晶片4PH,4PL,4D之背面和印模銲墊7D1,7D2,7D3之上表面的電鍍層9a,9b,9d之間的銲錫黏劑11，於步驟S4的銲錫回流處理中溶融、固化(再固化)而成為上述接著層11a。並且，在步驟S3的金屬板8A,8B的搭載製程中，介於金屬板8A和半導體晶片4PH的源極電極用的銲墊12S1,12S2之間、以及介於金屬板8B和半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3之間的銲錫黏劑11，經由步驟S4的銲錫回流處理溶融、固化(再固化)而成為上述接著層11b。並且，在步驟S3的金屬板8A,8B搭載製程中，介在於金屬板8A和印模銲墊7D2之上表面的電鍍層9c之間、和金屬板8B與引線配線7LB上表面的電鍍層9e1,9e2之間的銲錫黏劑11，經由步驟S4之銲錫回流處理溶融、固化(再固化)而成為上述接著層11c。譬如，能將步驟S4的銲錫回流的溫度設定為340~350℃左右。並且，構成銲錫黏劑11的銲錫的熔點能夠設定為譬如320℃左右。
通過步驟S4的銲錫回流處理，半導體晶片4PH,4PL,4D被固著(接合)到印模銲墊7D1~7D3，並且金屬板8A,8B被固著(接合)到半導體晶片4PH,4PL、印模銲墊7D2及引線配線7LB。於此，金屬板8A的第1部分8A1的背面(底部)經由接著層11b被接合(黏接)到半導體晶片4PH的主面的源極電極用的銲墊12S1,12S2，金屬板8A的第2部分8A2的背面(底部)經由接著層11c被接合(黏接)到印模銲墊7D2(電鍍層9c)。並且，金屬板8B的第1部分8B1的背面(底部)經由接著層11b被接合(黏接)到半導體晶片4PL的主面的源極電極用的銲墊15S1,15S2,15S3， 金屬板8B的第2部分8B2及第3部分8B3的背面(底部)經由接著層11c被接合(黏接)到引線配線7LB(電鍍層9e1,9e2)。
在步驟S4的銲錫回流處理之後，實施清洗處理(圖21的步驟S5)。步驟S5的清洗處理中，譬如經由將步驟S4的銲錫回流處理產生的焊劑浸漬到酒精溶液來加以除去之後，實施電漿清洗處理來使得半導體晶片4D的接合銲墊和引線框架51的引線7L之電鍍層9f的金屬面露出。
在步驟S5的清洗製程之後，進行導線結合(wire bonding)製程(圖21的步驟S6)。圖30係進行步驟S6的導線結合製程之步驟的平面圖，示出與上述圖23對應的平面圖。
在步驟S6的導線結合製程中，通過導線WA電性連接半導體晶片4PH,4PL,4D的銲墊之間、以及半導體晶片4PH,4D的銲墊和引線7L上的電鍍層9f之間。這時，如上所述，以導線WA連接導體晶片4PH的銲墊12G和半導體晶片4D的銲墊13A之間，並以導線WA連接半導體晶片4PH的銲墊12S3和半導體晶片4D的銲墊13B之間。並且，以導線WA連接半導體晶片4PL的銲墊15G和半導體晶片4D的銲墊13C之間，以導線WA連接半導體晶片4PL的銲墊15S4和半導體晶片4D的銲墊13D之間。並且，以導線WA連接半導體晶片4D的上述銲墊13E,13F和引線7L上的電鍍層9f之間，以導線WA連接半導體晶片4PH的銲墊12S4和引線7L上的電鍍層9f之間。
在進行步驟S6的導線結合製程之後，進行成型製程(樹脂密封製程、譬如轉移成型製程)，用構成封裝PA的樹脂來密封半導體晶片4D,4PH,4PL及金屬板8A,8B(圖21的步驟S7)。圖31為進行步驟S7的成型製程之步驟的剖面圖，示出與上述圖24對應的剖面圖。
在步驟S7的成型製程之後，在從封裝PA露出的引線框架51(引線7L和印模銲墊7D1~7D3)之表面形成電鍍層(銲錫電鍍層)10(圖21的步驟S8)。
在步驟S8的電鍍處理之後，切斷、去除從封裝PA突出的引線框架51(引線7L)(圖21的步驟S9)。圖32為進行步驟S9的切斷製程之步驟的剖面圖，示出與上述圖24對應的剖面圖。圖32相當於上述圖7。
如上所述，來製造半導體裝置SM1。
其次，更進一步詳細說明在本實施方式的半導體裝置SM1中，有關印模銲墊7D1~7D3、引線7L和引線配線7LB的主面(上表面)形成的電鍍層9。
在本實施方式的半導體裝置SM1中，如上述圖11等所示，在印模銲墊7D1~7D3、引線7L和引線配線7LB的主面(上表面)部分地形成有電鍍層9。
其中，在引線7L的上表面形成的電鍍層9(即電鍍層9f)係用來提高導線WA和引線7L的連接(壓接)的穩定性而設置。因此，半導體裝置SM1所具有的複數的引線7L當中，連接有導線WA的引線7L的上表面(連接有導線WA的區域)形成了電鍍層9f，未連接導線WA的引線7L的上表面則沒有形成電鍍層9。
在印模銲墊7D1的上表面形成的電鍍層9(即電鍍層9a)，係用來提高在其上所搭載的半導體晶片4PH和印模銲墊7D1的接著層(銲錫)11a的連接的穩定性，或是用來將半導體晶片4PH和印模銲墊7D1接合的接著層(銲錫)11a的可濕性擴展抑制在電鍍層9a內而設置。為此，在印模銲墊7D1上表面當中，在搭載有半導體晶片4PH的區域形成了電鍍層9a，印模銲墊7D1的上表面被搭載的電鍍層9a的平面尺寸稍大於半導體晶片4PH的平面尺寸，印模銲墊7D1的上表面的電鍍層9a，將其上所搭載的半導體晶片4PH包在一平面內。譬如，在印模銲墊7D1上表面中，從半導體晶片4PH背面的四邊各自擴展到100μm左右外側的區域形成有電鍍層9a。藉此，能夠更進一步提高印模銲墊7D1上的半導體晶片4PH之接合可靠性。
在引線配線7LB的上表面形成的電鍍層9(即電鍍層9e1,9e2)係用來提高金屬板8B(的第2部分8B2及第3部分8B3)與引線配線7LB的接著層(銲錫)11c的接合穩定性、或是用來將接合金屬板8B(的第2部分8B2及第3部分8B3)與引線配線7LB的接著層(銲錫)11c的可濕性擴展抑制在電鍍層9e1,9e2內而設置。為此，引線配線7LB的上表面當中，分別在經由接著層(銲錫)11c接合金屬板8B的第2部分8B2的區域、經由接著層(銲錫)11c接合金屬板8B的第3部分8B3的區域，各自形成電鍍層9e1,9e2，在引線配線7LB的上表面的其他區域沒有形成電鍍層9。
於此，在引線配線7LB的上表面形成的電鍍層9上具有電鍍層9e1和電鍍層9e2，所述電鍍層9e1係形成在經由接著層(銲錫)11c接合有金屬板8B的第2部分8B2的區域，所述電鍍層9e係形成在經由接著層(銲錫)11c接合有金屬板8B的第3部分8B3的區域。接合有金屬板8B的第2部分8B2的引線配線7LB的上表面的電鍍層9e1、與接合有金屬板8B的第3部分8B3的引線配線7LB的上表面的電鍍層9e2，經由在引線配線7LB的上表面中沒有形成電鍍層9的區域而互相隔開。引線配線7LB的上表面的電鍍層9e1的平面尺寸稍大於金屬板8B的第2部分8B2的平面尺寸，引線配線7LB的上表面的電鍍層9e1將被接合到那裡的金屬板8B的第2部分8B2包在一平面內。並且，引線配線7LB的上表面的電鍍層9e2的平面尺寸稍大於金屬板8B的第3部分8B3的平面尺寸，引線配線7LB上表面的電鍍層9e2將被接合到那裡的金屬板8B的第3部分8B3包在一平面內。
並且，在印模銲墊7D2的上表面，在搭載有半導體晶片4PL的區域、以及金屬板8A的第2部分8A2經由接著層(銲錫)11c被接合的區域，各自形成有電鍍層9(即電鍍層9b,9c)，印模銲墊7D2之上表面的其他區域未形成電鍍層9。於此，在印模銲墊7D2之上表面形成的電鍍層9上具有電鍍層9b和電鍍層9c，所述電鍍層9b係形成在經由接著 層(銲錫)11a接合(搭載)有半導體晶片4PL的區域，所述電鍍層9c係形成在經由接著層(銲錫)11c接合有金屬板8A的第2部分8A2的區域。接合有金屬板8A的第2部分8A2的印模銲墊7D2的上表面的電鍍層9c、和搭載(接合)有半導體晶片4PL的印模銲墊7D2之上表面的電鍍層9b之間，經由在印模銲墊7D2的上表面中未形成電鍍層9的區域互相隔開。
在印模銲墊7D2的上表面形成的電鍍層9b係設置用來提高在其上所搭載的半導體晶片4PL、與印模銲墊7D2的通過接著層(銲錫)11a之接合穩定性、或是用來將半導體晶片4PL和印模銲墊7D2的接著層(銲錫)11a接合的可濕性擴展抑制在電鍍層9b內而設置。為此，印模銲墊7D2之上表面當中，在搭載有半導體晶片4PL的區域形成了電鍍層9b，印模銲墊7D2之上表面的電鍍層9b的平面尺寸稍大於半導體晶片4PL的平面尺寸，印模銲墊7D2之上表面的電鍍層9b將被搭載的半導體晶片4PL包在一平面內。譬如，在印模銲墊7D2之上表面中，從半導體晶片4PL背面四邊各自擴展到100μm左右外側的區域內形成有電鍍層9b。藉此，更能提高印模銲墊7D2上的半導體晶片4PL之接合可靠性。
並且，在印模銲墊7D2的上表面所形成的電鍍層9c係用來提高金屬板8A(的第2部分8A2)與印模銲墊7D2的接著層(銲錫)11c之接合穩定性、或是用來將金屬板8A(的第2部分8A2)與印模銲墊7D2的接著層(銲錫)11c的可濕性擴展抑制在電鍍層9c內而設置。印模銲墊7D2之上表面的電鍍層9c的平面尺寸稍大於金屬板8A的第2部分8A2的平面尺寸，印模銲墊7D2之上表面的電鍍層9c將被接合到那裡的金屬板8A的第2部分8A2包在一平面內。
本實施方式中，在印模銲墊7D2之上表面(主面)中，將搭載半導體晶片4PL的電鍍層9b和接合有金屬板8A(的第2部分8A2的)之電鍍層 9c各自獨立設置而互相分離。
在印模銲墊7D3之上表面形成的電鍍層9(即電鍍層9d)係用來提高搭載的半導體晶片4D和印模銲墊7D3的接著層(銲錫)11a的接合穩定性、或是將接合半導體晶片4D和印模銲墊7D3的接著層(銲錫)11a的可濕性擴展抑制在電鍍層9d內而設置。為此，在印模銲墊7D3的上表面，在搭載有半導體晶片4D的區域形成電鍍層9d，印模銲墊7D3之上表面的電鍍層9d的平面尺寸稍大於半導體晶片4D的平面尺寸，印模銲墊7D3之上表面的電鍍層9d將被搭載於其上的半導體晶片4D包在一平面內。譬如，在印模銲墊7D3的上表面中，從半導體晶片4D背面的四邊各自擴展到100μm左右外側的區域內形成有電鍍層9d。藉此，更能提高印模銲墊7D3之上表面的半導體晶片4D的接合可靠性。
圖33及圖34係本案發明者所研討的比較例的半導體裝置之剖面圖(圖33)及平面透視圖(圖34)，係分別對應本實施方式的上述圖7及圖11。另外，雖然圖34為平面圖，但是為了使得附圖簡單易懂，與上述圖11一樣，也在圖34中對電鍍層109付上了剖面線。
圖33及圖34的比較例之半導體裝置中，形成有相當於本實施方式的電鍍層9之電鍍層109，但是，與本實施方式不同，在印模銲墊7D2的上表面中，連結了搭載有半導體晶片4PL的區域的電鍍層109和接合金屬板8A的區域的電鍍層109，形成一個大面積圖案的電鍍層109。並且，與本實施方式不同，在引線配線7LB上表面中連結了接合有金屬板8B的第2部分8B2的區域的電鍍層109、和接合有金屬板8B的第3部分8B3的區域的電鍍層109而形成著一個圖案的電鍍層109。此時，如圖33及圖34所示，在印模銲墊7D2之上表面的相同的電鍍層109中，以銲錫111接合半導體晶片4PL並且以銲錫111接合金屬板8A。在此比較例之時，根據本案發明人的研討結果，明確了还存在如下問題。
即：在印模銲墊7D2之上表面的同一電鍍層109，分別以銲錫111來接合半導體晶片4PL與金屬板8A的情況下，在與銲錫回流製程(與上述步驟S4所對應的製程)中，將半導體晶片4PL接合在印模銲墊7D2的銲錫111、與將金屬板8A接合在印模銲墊7D2的銲錫111在印模銲墊7D2上的同一電鍍層109上面可能可濕性擴展相連而互相橋接。為此，將會使得將半導體晶片4PL接合到印模銲墊7D2的銲錫111的厚度變薄，或是相反地使得將金屬板8A接合到印模銲墊7D2的銲錫111厚度變薄，或是隨著將金屬板8A接合到印模銲墊7D2的銲錫111之移動、可能造成金屬板8A的移動。
若是將半導體晶片4PL接合到印模銲墊7D2的銲錫111之厚度變薄，將導致半導體晶片4PL的接合強度下降，或可能造成半導體晶片4PL的傾斜。並且，若是將金屬板8A接合到印模銲墊7D2的銲錫111的厚度變薄，則可能使得金屬板8A的接合強度下降。並且，一旦銲錫111厚度變薄，則熱應力變形將變弱。並且，若是金屬板8A移動，金屬板8A可能會接觸半導體晶片4PH中沒必要接觸的部分而造成短路不良等。這些將會降低半導體裝置的可靠性。
特別是由於在印模銲墊7D2的金屬板8A接合部和半導體晶片4PL之搭載部相當接近，如圖33及圖34的比較例所示，如果將金屬板8A和半導體晶片4PL共通地銲接到電鍍層109，在銲錫回流製程(與上述步驟S4銲錫回流對應的製程)中，接合半導體晶片4PL的銲錫111和接合金屬板8A的銲錫111互相連結容易而互相橋接。為了抑制銲錫111的橋接，若是對於在印模銲墊7D2之上表面的共通的電鍍層109銲接金屬板8A和半導體晶片4PL的這一點不加改變，而想要隔開在印模銲墊7D2之上表面的金屬板8A接合部與半導體晶片4PL搭載部之間的距離，將會導致半導體裝置的大型化(平面尺寸的增大)。
對此，本實施方式中的印模銲墊7D2之上表面中，不連結電鍍層 9b和電鍍層9c而將其各自獨立地設置。即：在印模銲墊7D2之上表面中，接合金屬板8A(的第2部分8A2)的電鍍層9c、和搭載(接合)半導體晶片4PL的電鍍層9b，經由在印模銲墊7D2之上表面中沒有形成電鍍層9的區域來加以分離(隔開)。
為此，將半導體晶片4PL接合到印模銲墊7D2的接著層(銲錫)11a雖然能夠在電鍍層9b上可濕性擴展，但是可濕性擴展被限制在電鍍層9b的區域內，因此可濕性擴展無法擴展到電鍍層9b上的區域外部。因此，將半導體晶片4PL接合到印模銲墊7D2的接著層(銲錫)11a無法移動到接合有金屬板8A(的第2部分8A2)的電鍍層9c上。同樣地，將金屬板8A(的第2部分8A2)接合到印模銲墊7D2的接著層(銲錫)11c，雖然能夠在電鍍層9c上可濕性擴展，但是可濕性擴展被限制在電鍍層9c的區域內，可濕性擴展無法擴展到電鍍層9c上的區域外部。因此，將金屬板8A(的第2部分8A2)接合到印模銲墊7D2的接著層(銲錫)11c無法移動到接合有半導體晶片4PL之電鍍層9b上。
為此，將半導體晶片4PL接合到印模銲墊7D2(電鍍層9b)的接著層(銲錫)11a之厚度，根據在半導體晶片4PL的晶粒接合前賦予印模銲墊7D2的電鍍層9b上的銲錫量(對電鍍層9b上供給上述銲錫黏劑11之供給量)來規定，從而能夠抑制或是防止將半導體晶片4PL接合到印模銲墊7D2(電鍍層9b)的接著層(銲錫)11a的厚度變動。因此，能夠防止將半導體晶片4PL接合到印模銲墊7D2(電鍍層9b)的接著層(銲錫)11a的厚度變薄。同樣地，將金屬板8A(的第2部分8A2)接合到印模銲墊7D2(電鍍層9c)的接著層(銲錫)11c之厚度，根據在金屬板8A的接合前賦予印模銲墊7D2電鍍層9c上的銲錫量(對電鍍層9c上供給上述銲錫黏劑11之供給量)來規定，能夠抑制或是防止接合有金屬板8A(的第2部分8A2)的印模銲墊7D2(電鍍層9c)的接著層(銲錫)11c的厚度變動。因此，能夠防止接合有金屬板8A(的第2部分8A2)的印模銲墊7D2(電鍍 層9c)的接著層(銲錫)11c的厚度變薄。藉此，能夠提高半導體晶片4PL的接合強度，而能夠防止半導體晶片4PL傾斜，並能夠提高金屬板8A(的第2部分8A2)的接合強度。並且，由於能夠防止接著層11a,11c的厚度變薄，因此能夠提高對熱應力變形之耐久性。此外，還能夠抑制或是防止金屬板8A的移動，從而能夠防止出現短路不良。因此，能夠提高半導體裝置SM1及使用了半導體裝置SM1的DC-DC轉換器(於此為非絕緣型DC-DC轉換器1)之可靠性。
另外，如上所述，由於銲錫的可濕性擴展受到電鍍層9b和電鍍層9c的限制，因此在半導體裝置SM1中，在印模銲墊7D2之上表面中、在電鍍層9b和電鍍層9c之間沒有形成電鍍層9的區域上成為沒有配置接著層(銲錫)11c的狀態。
並且，如圖11所示的電鍍層9b和電鍍層9c之間之間隔(距離)W1至少應為100μm(即W1≧100μm)。藉此，在上述步驟S4的銲錫回流製程中，能夠確實地防止將半導體晶片4PL接合到印模銲墊7D2(電鍍層9b)的接著層(銲錫)11a、與將金屬板8A印接合到模銲墊7D2(電鍍層9c)的接著層(銲錫)11c連結而互相橋接。
並且，圖11中所示的電鍍層9b和電鍍層9c之間的間隔(距離)W1最大可為1mm(即W1≦1mm)。藉此，能夠抑制半導體裝置SM1之大型化(大面積化)並且抑制電阻增大。
並且，本實施方式中的引線配線7LB之上表面中，沒有連結電鍍層9e1和電鍍層9e2，而將其各自獨立地設置。即：在引線配線7LB之上表面中，接合有金屬板8B的第2部分8B2之電鍍層9e1、與接合有金屬板8B的第3部分8B3之電鍍層9e2，經由在引線配線7LB之上表面中沒有形成電鍍層9的區域而被分離(隔開)。
為此，雖然將金屬板8B的第2部分8B2接合到引線配線7LB的接著層(銲錫)11c在電鍍層9e1上可進行可濕性擴展，但是可濕性擴展被限 制在電鍍層9e1的區域內，而不會擴展到電鍍層9e1上的區域的外部。因此，將金屬板8B的第2部分8B2接合到引線配線7LB的接著層(銲錫)11c無法移動到接合有金屬板8B的第3部分8B3的電鍍層9e2上。同樣地，將金屬板8B的第3部分8B3接合到引線配線7LB的接著層(銲錫)11c雖然在在電鍍層9e2上可進行可濕性擴展，但是可濕性擴展被限制在電鍍層9e2區域內，而不會擴展到電鍍層9e2上的區域的外部。因此，將金屬板8B的第3部分8B3接合到引線配線7LB的接著層(銲錫)11c無法移動到接合有金屬板8B的第2部分8B2的電鍍層9e1上。
為此，將金屬板8B的第2部分8B2接合到引線配線7LB(電鍍層9e1)的接著層(銲錫)11c的厚度，根據金屬板8B的接合前賦予引線配線7LB的電鍍層9e1上的銲錫量(供給電鍍層9e1上的上述銲錫黏劑11之供給量)來規定，因此，能夠抑制或是防止將金屬板8B的第2部分8B2接合到引線配線7LB(電鍍層9e1)的接著層(銲錫)11c的厚度變動。因此，能夠防止將金屬板8B的第2部分8B2接合到引線配線7LB(電鍍層9e1)的接著層(銲錫)11c之厚度變薄。同樣地，將金屬板8B的第3部分8B3接合到引線配線7LB(電鍍層9e2)的接著層(銲錫)11c的厚度，根據金屬板8B的接合前賦予引線配線7LB的電鍍層9e2的上的銲錫量(供給電鍍層9e2上的上述銲錫黏劑11之供給量)來規定，還能夠抑制或是防止將金屬板8B的第3部分8B3接合到引線配線7LB(電鍍層9e2)的接著層(銲錫)11c的厚度變動。還能夠防止將金屬板8B的第3部分8B3接合到引線配線7LB(電鍍層9e2)的接著層(銲錫)11c的厚度變薄。藉此，能夠提高金屬板8B(的第2部分8B2及第3部分8B3)的接合強度，並且，還由於能夠防止接著層11c的厚度變薄，從而能夠提高熱應力變形的耐久性。並且，能夠抑制或是防止金屬板8B的移動，從而能夠防止短路不良。因此，能夠提高半導體裝置SM1及使用了半導體裝置SM1的DC-DC轉換器(於此為非絕緣型DC-DC轉換器1)之可靠性。
下面，進一步地詳細說明有關本實施方式所使用的金屬板8A,8B之形狀。
圖35係示出在半導體裝置SM1中金屬板8A被接合到半導體晶片4PH的狀態之平面圖(俯視圖)。在上述圖6中僅挑出半導體晶片4PH及金屬板8A加以擴大表示而省略了其他部件之圖示，這相當於圖35。並且，圖36係示出在半導體裝置SM1中金屬板8B被接合到半導體晶片4PL的狀態之平面圖(俯視圖)。在上述圖6中僅挑出半導體晶片4PL及金屬板8B加以擴大而省略了其他部件的圖示，相當於圖36。
如上所述，金屬板8A由第1部分(高側晶片接觸部)8A1、第2部分(搭載部接觸部)8A2和第3部分(中間部)8A3構成，所述第1部分8A1係連接(銲接)了在半導體晶片4PH表面(上表面)所設置的源極電極用的銲墊12S1,12S2，所述第2部分8A2係連接(銲接)設在印模銲墊7D2上的電鍍層9c，第3部分(中間部)8A3則是聯繫兩者之部分。第3部分(中間部)8A3具有如下形狀，即：不與半導體晶片4PH的周端部接觸地來遠離半導體晶片4PH而被隔開。
若是在金屬板8A的第1部分8A1的底部(接合有半導體晶片4PH的源極電極用的銲墊12S1,12S2的區域)、與金屬板8A的第2部分8A2的底部(接合有印模銲墊7D2上的電鍍層9c的區域)，形成電鍍層(圖略)將更為理想。作為所述電鍍層理想的材料(金屬材料)為與有關電鍍層9之理想的材料(金屬材料)所示例的相同。經由在金屬板8A的第1部分8A1的底部與第2部分8A2之底部設置電鍍層(最好是銀電鍍層)，能夠提高金屬板8A和半導體晶片4PH的銲墊12S1,12S2及和印模銲墊7D2(電鍍層9c)之接合強度。
在金屬板8A的第3部分(中間部)8A3形成有開口部(第1開口部)61。在金屬板8A的第3部分(中間部)8A3中，使得開口部61形成為從第1部分8A1的一側向著第2部分8A2的一側(即沿著第2方向Y)來延 伸，最好是，具有第2方向Y的尺寸大於第1方向X的尺寸之長方形平面形狀。雖然在金屬板8A中至少形成一個開口部61，但是若是形成為複數(於此為兩個)個將更為理想。
由於通過設置開口部61，金屬板8A將因熱應力而容易變形，因此，能夠降低金屬板8A和半導體晶片4PH的接合部(接著層11b)、以及金屬板8A和印模銲墊7D2的接合部(接著層11c)的負擔。即：由於能夠降低應力變形，更能提高半導體裝置SM1之可靠性。
在本實施方式中，如圖35所示，在將金屬板8A接合到半導體晶片4PH的狀態(上述步驟S4的銲錫回流製程之後)下，在金屬板8A設置的開口部61，與在半導體晶片4PH之表面(上表面)設置的源極電極用的銲墊12S1,12S2一部分平面性地重合。即：從半導體晶片4PH之上方來看，為半導體晶片4PH的源極電極用的銲墊12S1,12S2的一部分從金屬板8A的開口部61露出的狀態。圖35時，金屬板8A的開口部61與半導體晶片4PH的源極電極用的銲墊12S1一部分平面地重合，從半導體晶片4PH上方來看，為半導體晶片4PH的源極電極用的銲墊12S1一部分從金屬板8A的開口部61露出的狀態。即：從平面角度看，為金屬板8A的開口部61橫切過半導體晶片4PH的長邊(與半導體晶片4PL相對的一側的長邊)延伸到半導體晶片4PH的源極電極用的銲墊(於此為銲墊12S1)。
為了能夠達成上述的結構，只要使得在金屬板8A的第3部分(中間部)8A3形成的開口部61也進入(延長)到金屬板8A的第1部分8A1的一部分即可。即：只要使得開口部61也延長(形成)到金屬板8A的第1部分8A1的一部分，從金屬板8A的第3部分8A3到第1部分8A1的一部分來形成開口部61、使得開口部61的一方端部位於第1部分8A1即可。藉此，金屬板8A的第1部分8A1被接合到半導體晶片4PH的源極電極用的銲墊12S1,12S2、並且使得半導體晶片4PH的源極電極用的銲墊 12S1,12S2的一部分(於此為銲墊12S1的一部分)從金屬板8A的開口部61露出。
在本實施方式中，以將金屬板8A接合到半導體晶片4PH的狀態下，從半導體晶片4PH的上方來看，為半導體晶片4PH的源極電極用的銲墊12S1,12S2的一部分從金屬板8A的開口部61露出的狀態。為此，進行上述步驟S7的成型(樹脂密封)製程之前(最好是在上述步驟S4銲錫回流製程之後對上述步驟S6之導線結合製程前)，能從金屬板8A的開口部61根據外表檢查觀察接合金屬板8A的第1部分8A1和半導體晶片4PH的源極電極用的銲墊12S1,12S2的接著層11b之狀態和量。 即：可從金屬板8A的開口部61觀察(確認)接著層11b是否過剩(接著層11b是否溢出到銲墊12S1,12S2上表面的區域的外部)。如果根據從金屬板8A的開口部61的觀察判斷接著層11b為過剩，由於半導體晶片4PH之上表面的源極電極的銲墊12S1,12S2和半導體晶片4PH之側面(所述側面成為汲極電極電位)經由導電性的接著層11b可能發生短路，則將其加以選擇區分去除即可，在其後的製程中，只送出被判斷為狀態和量良好的接著層11b。藉此，更能提高半導體裝置SM1之可靠性，並且，即使未到組裝的最後製程也能夠發現半導體裝置SM1的製造過程中的短路等的不良之發生，因此能夠降低半導體裝置SM1之製造成本，從而提高半導體裝置SM1之製造成品率。
在金屬板8A的開口部61和半導體晶片4PH的源極電極用的銲墊12S1,12S2(於此為銲墊12S1)的重合區域之第2方向Y的長度L1(即從半導體晶片4PH上方來看，從金屬板8A的開口部61露出的源極電極用的銲墊12S1,12S2的第2方向Y的長度L1)，最好是在100~200μm左右(參照圖35)。藉此，能夠從金屬板8A的開口部61容易地觀察(確認)到接著層11b是否過剩。
並且，如上所述，金屬板8B具有第1部分(低側晶片接觸部)8B1、 第2部分(第1接觸部)8B2以及第4部分(第1中間部)8B4，所述第1部分8B1連接(銲接)了設在半導體晶片4PL之上表面的源極電極用的銲墊15S1,15S2,15S3，所述第2部分8B2連接(銲接)了設在引線配線(接地端子部)7LB上的電鍍層(第1電鍍層)9e1，所述第4部分8B4為連結第1部分8B1和第2部分8B2之部分。第4部分(第1中間部)8B4具有如下形狀，即：不與半導體晶片4PL的周端部接觸、遠離半導體晶片4PL而被隔開。並且，金屬板8B還具有第3部分(第2接觸部)8B3與第5部分(第2中間部)8B5，所述第3部分(第2接觸部)8B3連接(銲接)了設在引線配線(接地端子部)7LB上的電鍍層(第2電鍍層)9e2，所述第5部分(第2中間部)8B5連結第1部分8B1及第3部分8B3之間。第5部分(第2中間部)8B5具有使得不與半導體晶片4PL的周端部接觸地遠離半導體晶片4PL隔開的形狀。通過所述第1~第5部分8B1~8B5來構成金屬板8B。
與金屬板8A的情況相同，在金屬板8B的第1部分8B1的底部(接合了半導體晶片4PL的源極電極用的銲墊15S1~15S3的區域)、和第2部分8B2及第3部分8B3的底部(接合了引線配線7LB上的電鍍層9e1,9e2的區域)，若是形成電鍍層(圖略)將更為理想。作為所述電鍍層理想的材料(金屬材料)係與有關電鍍層9之理想的材料(金屬材料)所示例的相同。藉此，能夠提高金屬板8B和半導體晶片4PL的銲墊15S1~15S3以及和引線配線7LB(電鍍層9e1,9e2)的接合強度。
在金屬板8B的第4部分(中間部)8B4形成有開口部(第2開口部)61a，在金屬板8B的第5部分(中間部)8B5形成有開口部(第2開口部)61b。在金屬板8B的第4部分(中間部)8B4中，開口部61a被形成為從第1部分8B1的一側向著第2部分8B2的一側(即沿著第1方向X)延伸，最好是具有第1方向X的尺寸大於第2方向Y的尺寸的長方形平面形狀。並且，在金屬板8B的第5部分(中間部)8B5中，開口部61b被形成為從第1部分8B1的一側向著第3部分8B3的一側(即沿著第2方向Y) 延伸，最好是具有第2方向Y的尺寸大於第1方向X的尺寸的長方形平面形狀。在金屬板8B中至少形成一個開口部61a,61b，但是若是形成為複數(於此為一個開口部61a和三個開口部61b)將更為理想。
與上述金屬板8A的情況相同，通過設置開口部61a,61b，金屬板8B將容易因熱應力變形，因此，能夠降低金屬板8B和半導體晶片4PL的接合部(接著層11b)、及金屬板8B和引線配線7LB的接合部(接著層11c)的負擔。即：由於能夠降低應力變形，從而更能提高半導體裝置SM1之可靠性。
在本實施方式中，如圖36所示，在將金屬板8B接合到半導體晶片4PL的狀態(上述步驟S4的銲錫回流製程之後)下，在金屬板8B所設置的開口部61a,61b與在半導體晶片4PL上表面設置的源極電極用的銲墊15S1,15S2,15S3之一部分平面性地重合。即：從半導體晶片4PL之上方來看，為半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3之一部分從金屬板8B的開口部61a,61b露出的狀態。圖36的情況下，金屬板8B的開口部61a與半導體晶片4PL的源極電極用的銲墊15S2一部分平面地重合，從半導體晶片4PL上方來看，為半導體晶片4PL的源極電極用的銲墊15S2的一部分從金屬板8B的開口部61a露出的狀態。並且，圖36的情況下，金屬板8B的開口部61b與半導體晶片4PL的源極電極用的銲墊15S3一部分平面地重合，從半導體晶片4PL上方來看，係半導體晶片4PL的源極電極用的銲墊15S3的一部分從金屬板8B的開口部61b露出的狀態。即：從平面角度來看，金屬板8B的開口部61a橫切過半導體晶片4PL的短邊(與引線配線7LB相對的一側的短邊)並延伸到半導體晶片4PL的源極電極用的銲墊(於此為銲墊15S2)。並且，金屬板8B的開口部61b橫切過半導體晶片4PL的長邊(與引線配線7LB相對的一側的長邊)並延伸到半導體晶片4PL的源極電極用的銲墊(於此為銲墊15S3)。
為了達成上述的結構，只要使得在金屬板8B的第4部分(第1中間部)8B4形成的開口部61a也進入(延長)金屬板8B的第1部分8B1之一部分即可。即：開口部61a也延長(形成)到金屬板8B的第1部分8B1的一部分，從金屬板8B的第4部分8B4到第1部分8B1的一部分來形成開口部61a，使得開口部61a的一方端部位於第1部分8B1即可。同樣地，使得在金屬板8B的第5部分(第2中間部)8B5形成的開口部61b也進入(延長)金屬板8B的第1部分8B1的一部分即可。即：開口部61b也延長(形成)到金屬板8B的第1部分8B1的一部分，從金屬板8B的第5部分8B5到第1部分8B1的一部分來形成開口部61b，使開口部61b的一方端部位於第1部分8B1即可。藉此，金屬板8B的第1部分8B1被接合到半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3，並且使得半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3的一部分(於此為銲墊15S2的一部分和銲墊15S3的一部分)從金屬板8B的開口部61a,61b露出。
本實施方式中，在將金屬板8B接合到半導體晶片4PL的狀態下，從半導體晶片4PL上方來看，為半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3的一部分從金屬板8B的開口部61a,61b露出的狀態。為此，進行上述步驟S7的成型(樹脂密封)製程之前(最好是在上述步驟S4的銲錫回流製程後而在上述步驟S6的導線結合製程之前)，從金屬板8B的開口部61a,61b通過外表檢查觀察接合了金屬板8B的第1部分8B1和半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3的接著層11b之狀態和量。即：能夠從金屬板8B的開口部61a,61b來觀察(確認)接著層11b是否為過剩(接著層11b是否溢出到銲墊15S1,15S2,15S3上表面的區域的外部)。從此外表檢查能夠與從上述金屬板8A的開口部61觀察接著層11b的外表檢查同時進行。根據從金屬板8B的開口部61a,61b的觀察判斷接著層11b為過剩時，由於半導體晶片4PL之上表面的源極電極用的銲墊15S1~15S3和半導體晶片4PL之側面(所述側面 成為汲極電極電位)經由導電性的接著層11b可能帶來短路，因此只要加以選擇區分除去即可，在其後的製程時，只要送出被判斷為狀態和量良好的接著層11b。藉此，能夠更為提高半導體裝置SM1之可靠性，即使未到組裝最後製程，也能發現半導體裝置SM1的製造過程中短路等的不良之發生，因此能夠減低半導體裝置SM1之製造成本，從而提高半導體裝置SM1之製造成品率。
在金屬板8B的開口部61a和半導體晶片4PL的源極電極用的銲墊15S1~15S3的重合區域的第1方向X的長度L2和金屬板8B的開口部61b和半導體晶片4PL的源極電極用的銲墊15S1~15S3的重合區域的第2方向Y的長度L3，最好是分別為100~200μm左右(參照圖36)。藉此，能夠從金屬板8B之開口部61a,61b容易觀察(確認)到接著層11b是否成為過剩。
圖37係金屬板8A的變形例之平面圖，圖38係金屬板8B的變形例之平面圖，其各自對應上述圖14及圖15。圖39係使用了圖37及圖38之變形例的金屬板8A,8B時的半導體裝置SM1之平面透視圖，與上述圖6對應。圖40係在對半導體裝置SM1中示出圖37的金屬板8A接合到半導體晶片4PH的狀態之平面圖(俯視圖)，與上述圖35對應。圖41係在半導體裝置SM1中示出圖38的金屬板8B接合到半導體晶片4PL的狀態之平面圖(俯視圖)，與上述圖36對應。
在圖37所示之變形例的金屬板8A上，在第2部分8A2及第3部分8A3設置狹縫(切入、分割溝)71來取代上述開口部61。即通過在金屬板8A中延伸上述開口部61使得其完全橫切過金屬板8A的第2部分8A2，形成狹縫71來代替開口部61。藉此，通過狹縫71分割金屬板8A的第2部分8A2及第3部分8A3為複數部分，使其為平面梳子齒狀。
同樣地，在如圖38所示的變形例的金屬板8B中，在第2部分8B2及第4部分8B4設置狹縫(切入、分割溝)71a來取代上述開口部61a，在 第3部分8B3及第5部分8B3設置著狹縫(切入、分割溝)71b來取代上述開口部61b。即：在金屬板8B中，通過延伸上述開口部61a直到完全橫切過金屬板8B的第2部分8B2，形成狹縫71a來代替開口部61a，通過延伸上述開口部61b直到完全橫切過金屬板8B的第3部分8B3，形成狹縫71b來代替開口部61b。藉此，通過狹縫71a將金屬板8B的第2部分8B2及第4部分8B4分割為複數的部分以使其成為平面梳子的齒狀，通過狹縫71b將金屬板8B的第3部分8B3及第5部分8B5分割為複數的部分以使其成為平面梳子的齒狀。
於此，如圖14及圖15所示，開口部61,61a,61b的周圍為構成金屬板8A,8B的金屬板圍起，如圖37及圖38所示，狹縫71,71a,71b的一方的端部不被構成金屬板8A,8B的金屬板包圍而開放。
通過在金屬板8A,8B中設置狹縫71,71a,71b，造成金屬板8A,8B將因熱應力而容易變形，因此能夠降低金屬板8A,8B與半導體晶片4PH,4PL的接合部(接著層11b)、以及金屬板8A,8B與印模銲墊7D2或是與引線配線7LB的接合部(接著層11c)的負擔。即：由於能夠降低應力變形，因此更能提高半導體裝置SM1之可靠性。
並且，如圖40所示，在將金屬板8A接合到半導體晶片4PH的狀態下，在金屬板8A設置的狹縫71與在半導體晶片4PH表面(上表面)設置的源極電極用的銲墊12S1,12S2的一部分平面地重合。即：從半導體晶片4PH上方來看，為半導體晶片4PH的源極電極用的銲墊12S1,12S2的一部分(於此為銲墊12S1一部分)從金屬板8A的狹縫71被露出的狀態。即：從平面角度來看，金屬板8A的狹縫71橫切過半導體晶片4PH的長邊(與半導體晶片4PL相對的一側的長邊)，一直延伸到半導體晶片4PH的源極電極用的銲墊(於此為銲墊12S1)。
為了達成上述的結構，只要使得在金屬板8A形成的狹縫71也進入(延長)金屬板8A的第1部分8A1的一部分即可。即：從金屬板8A的 第2部分8A2及第3部分8A3到第1部分8A1的一部分來形成狹縫71，以使狹縫71也延長(形成)到金屬板8A的第1部分8A1的一部分，並使得狹縫71的端部位於第1部分8A1即可。
有關金屬板8B也是同樣，如圖41所示，在將金屬板8B接合到半導體晶片4PL的狀態下，設置於金屬板8B的狹縫71a,71b將與在半導體晶片4PL表面(上表面)設置的源極電極用的銲墊15S1~15S3的一部分平面地重合。即：從半導體晶片4PL之上方來看，為半導體晶片4PL的源極電極用的銲墊15S1~15S3的一部分從金屬板8B的狹縫71a,71b露出的狀態。即：從平面角度看，金屬板8B的狹縫71a橫切過半導體晶片4PL的短邊(與引線配線7LB相對的一側的短邊)並延伸到半導體晶片4PL的源極電極用的銲墊(於此為銲墊15S2)。並且，金屬板8B的狹縫71b橫切過半導體晶片4PL的長邊(與引線配線7LB相對的一側的長邊)並延伸到半導體晶片4PL的源極電極用的銲墊(於此為銲墊15S3)。
為了達成上述的結構，使得形成於金屬板8B的狹縫71a,71b也進入(延長)金屬板8B的第1部分8B1的一部分即可。即：使得狹縫71a也延長(形成)到金屬板8B的第1部分8B1一部分，在從金屬板8B的第2部分8B2及第4部分8B4到第1部分8B1一部分形成狹縫71a，使得狹縫71a的端部位於第1部分8B1即可。並且，使得狹縫71b也延長(形成)在金屬板8B的第1部分8B1之一部分，從金屬板8B的第3部分8B3及第5部分8B5到第1部分8B1的一部分形成狹縫71b，使得狹縫71b的端部位於第1部分8B1即可。
藉此，如上述開口部61,61a,61b時的說明一樣，狹縫的情況也是在進行上述步驟S7成型製程之前，能夠從金屬板8A,8B的狹縫71,71a,71b通過外表檢查觀察接合金屬板8A,8B的第1部分8A1,8B1與半導體晶片4PH,4PL的源極電極用的銲墊12S1,12S2,15S1~15S3的接著 層11b的狀態和量。所述外表檢查最好是在上述步驟S4的銲錫回流製程之後而在上述步驟S6的導線結合製程前加以進行。如果通過所述的外表檢查判斷了接著層11b為過剩時，如上所述有可能造成短路不良，所以可加以選擇區分除去，以使得在其後的製程中只送出狀態和量被判斷良好的接著層11b。藉此，能夠更為提高半導體裝置SM1之可靠性，並且，即使未到組裝的最後製程，也能發現半導體裝置SM1的製造過程中的短路等不良等，因此，能夠降低半導體裝置SM1的製造成本，從而提高半導體裝置SM1之製造成品率。
並且，根據本案發明人的研討結果得知：通過金屬板8A,8B連接半導體晶片4PH,4PL的源極電極銲墊和印模銲墊7D2及引線配線7LB時，在步驟S4的銲錫回流中接合印模銲墊7D2與引線配線7LB以及金屬板8A,8B的銲錫(構成接著層11c的銲錫)可能順著金屬板8A,8B的底部(背面)移動到半導體晶片4PH,4PL。銲錫(構成接著層11c的銲錫)順著金屬板8A,8B的底部移動到半導體晶片4PH,4PL，且付著在半導體晶片4PH,4PL的側面(所述側面為汲極電極電位)，則可能導致形成於半導體晶片4PH,4PL的功率金氧半QH1,QL1的源極-汲極電極之間產生短路。這樣的情況下有可能產生在接合印模銲墊7D2與金屬板8A的銲錫、或是接合引線配線7LB與金屬板8B的銲錫(即構成接著層11c的銲錫)的量有過剩之現象。
在本實施方式中，如上所述，通過使電鍍層9b和電鍍層9c隔開、或是使電鍍層9e1和電鍍層9e2隔開來防止在電鍍層9b和電鍍層9c之間、以及在電鍍層9e1和電鍍層9e2之間的銲錫的橋接，因此能夠防止接合印模銲墊7D2與金屬板8A的銲錫和接合引線配線7LB與金屬板8B的銲錫(即構成接著層11c的銲錫)的量變得過剩。為此，能夠抑制或是防止構成接著層11c的銲錫順著金屬板8A的底部移動到半導體晶片4PH。因此，能夠抑制構成接著層11c的銲錫順著金屬板8A,8B的底部 移動到半導體晶片4PH,4PL。
然而，為了更能提高半導體裝置SM1之可靠性，最好是使得能夠通過外表檢查來確認構成接著層11c的銲錫是否順著金屬板8A,8B的底部移動到半導體晶片4PH,4PL。為此，通過在金屬板8A,8B中設置開口部61,61a,61b或是設置狹縫71,71a,71b，而在上述外表檢查時能夠從金屬板8A,8B的開口部61,61a,61b或是狹縫71,71a,71b來確認(觀察)構成接著層11c的銲錫是否順著金屬板8A,8B的底部移動到半導體晶片4PH,4PL。藉此，更能提高半導體裝置SM1之可靠性，並且，即使未到組裝的最後製程也能更能準確地找出製造半導體裝置SM1過程中短路等不良的產生，因此，更進一步地降低半導體裝置SM1之製造成本，從而更能提高半導體裝置SM1之製造成品率。
並且，如上所述，雖然說明了在金屬板8A,8B設置開口部61,61a,61b、以及設置狹縫71,71a,71b的情況，與在金屬板8A,8B中設置狹縫71,71a,71b的情況相比，若是在金屬板8A,8B中設置開口部61,61a,61b，能夠獲得如下的優點。
即：如圖37~圖41所示，在金屬板8A設置狹縫71時，接合到印模銲墊7D2(電鍍層9c)的金屬板8A的第2部分8A2根據狹縫71被分割為複數部分。為此，根據對印模銲墊7D2的電鍍層9c上的銲錫黏劑11的塗佈狀態不同，在金屬板8A的第2部分8A2的被分割成複數的部分中，彼此可能發生銲錫(接著層11c)的量少和量多者，這對於提高金屬板8A和印模銲墊7D2的接合強度將產生不利。金屬板8A的第2部分8A2被分割成複數的部分中，若是銲錫(接著層11c)的量少與量多的混在一起，可能使得熱應力變形容易集中，從而造成半導體裝置之可靠性的降低。在金屬板8B設置狹縫71a,71b時也同樣。
相對於此，如圖6、圖13、圖14及圖35所示，在金屬板8A不是設置狹縫71而是設置開口部61時，接合到印模銲墊7D2(電鍍層9c)的金 屬板8A的第2部分8A2將不會被分割為複數的部分，而是構成為一體的部分。為此，對印模銲墊7D2的電鍍層9c上的銲錫黏劑11塗佈狀態即使存在不均勻，在步驟S4的銲錫回流處理中，金屬板8A的第2部分8A2的底部整體為銲錫潤濕，金屬板8A的第2部分8A2的底部整體也經由接著層11c(銲錫)穩定接合到印模銲墊7D2(電鍍層9c)。藉此，能夠提高金屬板8A與印模銲墊7D2的接合強度，並且，能夠提高對熱應力變形的抗性。因此，更能提高半導體裝置SM1之可靠性。金屬板8B之情況也是相同。即：如圖6、圖13、圖15及圖36所示，若是在金屬板8B不是設置狹縫71a而是設置開口部61a時，接合到引線配線7LB(電鍍層9e1)的金屬板8B的第2部分8B2不會被分割為複數的部分，而是構成為一體的部分。同樣地，若是在金屬板8B不是設置狹縫71b而是設置開口部61b時，接合到引線配線7LB(電鍍層9e2)的金屬板8B的第3部分8B3將不會被分割為複數的部分，而是構成為一體的部分。為此，即使接合到引線配線7LB的電鍍層9e1,9e2上表面的銲錫黏劑11的塗佈狀態存在不均勻，在步驟S4的銲錫回流處理中，金屬板8B的第2部分8B2的底部整體和第3部分8B3的底部整體銲錫潤濕，並經由接著層11c(銲錫)穩定地接合到引線配線7LB(電鍍層9e1,9e2)。藉此，能夠提高金屬板8B和引線配線7LB的接合強度，而能夠提高熱應力變形的抗性，更能提高半導體裝置SM1之可靠性。
圖42係金屬板8A的其他變形例之平面圖，圖43係金屬板8B的其他變形例之平面圖，其各自與上述圖14及圖15對應。圖44係使用了圖42及圖43變形例的金屬板8A,8B之半導體裝置SM1之剖面圖，與上述圖7對應。另外，圖44示出通過金屬板8A,8B的突起81之斷面。
圖42及圖43之變形例的金屬板8A,8B中，在金屬板8A的第1部分8A1的底部(與半導體晶片4PH相對的面)以及金屬板8B的第1部分8B1的底部(與半導體晶片4PL相對的面)分別形成有突起(突起部、突出 部、凸部)81。通過在金屬板8A的第1部分8A1的底部和金屬板8B的第1部分8B1的底部來設置突起81，強制地確保了接著層11b的厚度。藉此，能夠使得金屬板8A,8B(第1部分8A1,8B1)與半導體晶片4PH,4PL的相對面之間的接著層11b變厚，從而使得接著層11b的厚度在金屬板8A,8B(第1部分8A1,8B1)與半導體晶片4PH,4PL的相對面內為均一。為此，能夠抑制或是防止金屬板8A,8B相對於半導體晶片4PH,4PL的主面傾斜，並且，更能提高金屬板8A,8B與半導體晶片4PH,4PL的接合力。
突起81，最好是在金屬板8A的第1部分8A1的底部和金屬板8B的第1部分8B1的底部各自配置兩個以上，並且，在金屬板8A,8B之中，最好是各自的突起81的高度相同，藉此，能夠使得金屬板8A,8B相對半導體晶片4PH,4PL的主面不會傾斜。
並且，也能夠在上述圖37~圖41的金屬板8A,8B中設置突起81，並且，也能夠在後述的實施方式2的金屬板8A,8B中來設置突起81。
(實施方式2)
圖45係本實施方式的半導體裝置SM1之平面透視圖，與上述實施方式1的圖6對應。圖46係使用於圖45的半導體裝置SM1的金屬板8A之平面圖(俯視圖)，圖47係使用於圖45的半導體裝置SM1的金屬板8B之平面圖(俯視圖)，其各自與上述實施方式1的圖14及圖15對應。圖48係示出圖45的半導體裝置SM1中，圖46的金屬板8A接合到半導體晶片4PH的狀態之平面圖(俯視圖)，與上述圖35對應。圖49係示出圖45的半導體裝置SM1中，圖47的金屬板8B接合到半導體晶片4PL的狀態之平面圖(俯視圖)，與上述圖36對應。
將圖45~圖49與圖6、圖14、圖15、圖35和圖36相比可以得知，如圖45所示的本實施方式的半導體裝置SM1與上述實施方式1的半導體裝置SM1相比，金屬板8A,8B的形狀有如下不同。除此之外，本實施 方式與上述實施方式1大體上相同，下面僅說明相異點。
本實施方式中，如圖45、圖46及圖48所示，在金屬板8A的開口部61的長度(Y方向的尺寸)，與上述實施方式1(圖14)的金屬板8A的情況相比變短。即：在上述實施方式1中，如圖14等所示，金屬板8A的開口部61的一方的端部(靠近第2部分8A2的一側的端部)抵達金屬板8A的第2部分8A2，相對於此，在本實施方式中，如圖45等所示，金屬板8A的開口部61的一方端部(靠近第2部分8A2的一側的端部)沒有抵達金屬板8A的第2部分8A2而是位於金屬板8A的第3部分8A3的途中。本實施方式中，由於縮短了金屬板8A的開口部61的長度(Y方向的尺寸)，因此能夠提高金屬板8A的強度。
但是，本實施方式中，如圖48所示，從平面角度來看，金屬板8A的開口部61橫切過半導體晶片4PH的長邊(與半導體晶片4PL相對的一側的長邊)，並延伸到金屬板8A的第3部分8A3的途中。為此，與上述實施方式1同樣地，在本實施方式中，從平面角度來看，半導體晶片4PH的長邊(與半導體晶片4PL相對的一側的長邊)橫切過金屬板8A的開口部61。並且，在金屬板8A的開口部61的另一方的端部(靠近第1部分8A1的一側的端部)的位置，上述實施方式1(參照圖14)和本實施方式2(參照圖46)相同。
為此，與上述實施方式1相同，在本實施方式中，如圖48所示，在半導體晶片4PH接合有金屬板8A的狀態(上述步驟S4的銲錫回流製程之後)下，在金屬板8A設置的開口部61與設在半導體晶片4PH的表面(上表面)設置的源極電極用的銲墊12S1,12S2的一部分平面地重合。即從半導體晶片4PH的上方來看，為半導體晶片4PH的源極電極用的銲墊12S1,12S2的一部分從金屬板8A的開口部61露出的狀態。
因此，與上述實施方式1同樣地，本實施方式的情況也是在上述步驟S7成型製程之前(最好是在上述步驟S4的銲錫回流製程之後並在 上述步驟S6的導線結合製程之前)，能夠從金屬板8A的開口部61通過外表檢查觀察接合金屬板8A的第1部分8A1和半導體晶片4PH的源極電極用的銲墊12S1,12S2的接著層11b的狀態和量。藉此，更能提高半導體裝置SM1之可靠性，並且，即使未到組裝的最後製程，也能夠發現製造半導體裝置SM1過程中發生的短路等不良，因此，能夠降低半導體裝置SM1之製造成本，提高半導體裝置SM1之製造成品率。
有關金屬板8B的開口部61a,61b，大體上也是相同。即：本實施方式中，如圖45、圖47及圖49所示，在金屬板8B的開口部61a的長度(X方向的尺寸)及開口部61b的長度(Y方向的尺寸)，比上述實施方式1(圖15)的金屬板8B之情況變短。
即：在上述實施方式1中，如圖15等所示，金屬板8B的開口部61a的一方的端部(靠近第2部分8B2的一側的端部)抵達金屬板8B的第2部分8B2，金屬板8B的開口部61b的一方的端部(靠近第3部分8B3的一側的端部)抵達金屬板8B的第3部分8B3。對此，本實施方式中，如圖47等所示，在金屬板8B的開口部61a的一方的端部(靠近第2部分8B2的一側的端部)不抵達金屬板8B的第2部分8B2，而是位於金屬板8B的第4部分8B4的途中，金屬板8B的開口部61b的一方的端部(靠近第3部分8B3的一側的端部)不抵達金屬板8B的第3部分8B3，而是位於金屬板8B的第5部分8B5的途中。在本實施方式中，通過縮短金屬板8B的開口部61a,61b之長度，能夠提高金屬板8B的強度。
但是，在本實施方式中，如圖49所示，從平面角度來看，金屬板8B的開口部61a橫切過半導體晶片4PL的短邊(與引線配線7LB相對的一側的短邊)並延伸到金屬板8B的第4部分8B4的途中，並且，金屬板8B的開口部61b橫切過半導體晶片4PL的長邊(與引線配線7LB相對的一側的長邊)並延伸到金屬板8B的第5部分8B5的途中。為此，與上述實施方式1相同，在本實施方式中，從平面角度來看，半導體晶片 4PL的短邊(與引線配線7LB相對的一側的短邊)橫切過金屬板8B的開口部61a，半導體晶片4PL的長邊(與引線配線7LB相對的一側的長邊)橫切過金屬板8B的開口部61b。並且，在金屬板8B的開口部61a,61b的另一方的端部(靠近第1部分8B1的一側的端部)的位置，與上述實施方式1(參照圖15)和本實施方式2(參照圖47)相同。
為此，與上述實施方式1相同，在本實施方式中，如圖49所示，在半導體晶片4PL接合有金屬板8B的狀態(上述步驟S4的銲錫回流製程之後)下，在金屬板8B設置的開口部61a,61b與在半導體晶片4PL之上表面設置的源極電極用的銲墊15S1,15S2,15S3一部分平面地重合。即：從半導體晶片4PL之上方來看，係半導體晶片4PL的源極電極用的銲墊15S1,15S2,15S3的一部分從金屬板8B的開口部61a,61b露出的狀態。
因此，與上述實施方式1相同，本實施方式中，在進行上述步驟S7的成型製程之前(最好是在上述步驟S4的銲錫回流製程後而在上述步驟S6的導線結合製程前)，能夠從金屬板8B的開口部61a,61b，通過外表檢查觀察接合金屬板8B的第1部分8B1和半導體晶片4PL的源極電極用的銲墊15S1~15S3的接著層11b的狀態和量。藉此，更能提高半導體裝置SM1之可靠性，並且，即使未到組裝的最後製程，也能夠發現半導體裝置SM1的製造過程中發生的短路等的不良，因此，能夠降低半導體裝置SM1的製造成本，從而提高半導體裝置SM1之製造成品率。
並且，在本實施方式中，如圖45、圖46及圖48所示，使得金屬板8A的第2部分8A2的寬度(X方向的尺寸)小於金屬板8A的第1部分8A1及第3部分8A3的寬度(X方向的尺寸)。並且，在本實施方式中，如圖45、圖47及圖49所示，在金屬板8B中，使得第2部分8B2的寬度(Y方向的尺寸)小於第4部分8B4的寬度(Y方向的尺寸)，使得第3部分8B3的 寬度(X方向的尺寸)小於第5部分8B5的寬度(X方向的尺寸)。藉此，能夠縮小在印模銲墊7D2的電鍍層9c上、引線配線7LB的電鍍層9e1上、和引線配線7LB的電鍍層9e2上所塗佈的上述銲錫黏劑11的塗佈面積。
並且，在本實施方式，如圖45、圖47及圖49所示，在金屬板8B中，在鄰接第3部分8B3之區域的第5部分8B5設置了開口部91。經由在金屬板8B設置開口部91來取代縮短金屬板8B的開口部61a,61b的長度，從而能夠取得提高金屬板8B的強度和熱應力的金屬板8B的容易變形之間的平衡。若是不需要，也能夠省略開口部91之形成。
並且，與上述圖42~圖44的變形例相同，即使在如圖45~圖49所示的本實施方式中，在金屬板8A的第1部分8A1的底部(與半導體晶片4PH相對的面)、和金屬板8B的第1部分8B1的底部(與半導體晶片4PL相對的面)，譬如各自形成兩個如上述圖42及圖43的變形例的金屬板8A,8B中的突起81相同的突起81。突起81的高度(從金屬板8A的第1部分8A1的底部或是金屬板8B的第1部分8B1底部的高度)譬如為0.05mm左右。有關通過金屬板8A,8B的突起81之剖面圖，由於與上述圖44相同，所以於此省略其圖示。即使在本實施方式中，在金屬板8A,8B中設置了突起81的效果也是與在上述圖42~圖44之變形例的金屬板8A,8B的情況相同，經由在金屬板8A,8B中設置突起81，能夠更能準確地確保接著層11b的厚度和實現接著層11b的厚度均一化。
並且，在上述實施方式1的上述圖6等中，在半導體晶片4PH的銲墊12S3,12S4,12G和半導體晶片4PL的銲墊15S4,15G的各自連接有複數條的導線WA(於此為兩條)，但是，也能夠使得連接到這些各個銲墊的導線WA的數量各自為一條。在圖45的半導體裝置SM1示出連接到半導體晶片4PH的銲墊12S3,12S4,12G和半導體晶片4PL的銲墊15S4,15G的導線WA的數量為一條的情況。藉此，能夠減少導線WA 的總數，從而降低半導體裝置的成本。
以上按照實施方式具體地說明了本案發明人所作的發明，但是本發明並不受到上述實施方式之限定，在不超出其要旨的範圍下能夠進行種種變更，在此無需贅言。
本案發明為適用於半導體裝置有效的技術。
4D‧‧‧半導體晶片
4PH‧‧‧半導體晶片
4PL‧‧‧半導體晶片
7D1,7D2,7D3‧‧‧印模銲墊
7L,7L1,7L2,7L3,7L4,7L5‧‧‧引線
7LB‧‧‧引線配線
8A‧‧‧金屬板
8A1‧‧‧第1部分
8A2‧‧‧第2部分
8A3‧‧‧第3部分
8B‧‧‧金屬板
8B1‧‧‧第1部分
8B2‧‧‧第2部分
8B3‧‧‧第3部分
8B4‧‧‧第4部分
8B5‧‧‧第5部分
9,9a,9b,9c,9d,9e1,9e2,9f‧‧‧電鍍層
12G‧‧‧接合銲墊(閘極用)
12S1,12S2,12S3,12S4‧‧‧接合銲墊(源極用)
13A,13B,13C,13D‧‧‧接合銲墊
15G‧‧‧接合銲墊(閘極用)
15S1,15S2,15S3,15S4‧‧‧接合銲墊(源極用)
ET1‧‧‧端子
ET2‧‧‧端子
GND‧‧‧基準電位
N‧‧‧輸出節點
PA‧‧‧封裝(密封體)
SM1‧‧‧半導體裝置
VIN‧‧‧輸入電源
WA‧‧‧接合導線

Claims (21)

  1. 一種半導體裝置，其特徵在於：包含DC-DC轉換器，且具備：(a)高側用半導體晶片，形成有上述DC-DC轉換器的高側金氧半場效電晶體(MOSFET)，並具有上述高側金氧半場效電晶體的閘極電極用銲墊、源極電極用銲墊及汲極電極，(b)低側用半導體晶片，形成有上述DC-DC轉換器的低側金氧半場效電晶體，並具有上述低側金氧半場效電晶體的閘極電極用銲墊、源極電極用銲墊及汲極電極，(c)驅動器用半導體晶片，形成有上述高側金氧半場效電晶體及上述低側金氧半場效電晶體的驅動器電路，(d)高側用晶片搭載部，搭載上述高側用半導體晶片，(e)低側用晶片搭載部，搭載上述低側用半導體晶片，(f)驅動器用晶片搭載部，搭載上述驅動器用半導體晶片，(g)高側用金屬板，將上述高側用半導體晶片中所設的上述高側金氧半場效電晶體的源極電極用銲墊和上述低側用晶片搭載部電性連接，以及(h)密封體，覆蓋上述高側用晶片搭載部的一部分、上述低側用晶片搭載部的一部分、上述驅動器用晶片搭載部的一部分、上述高側用半導體晶片、上述低側用半導體晶片、上述驅動器用半導體晶片及上述高側用金屬板；在上述低側用晶片搭載部的上表面設有低側晶片連接用電鍍層和金屬板連接用電鍍層，所述低側晶片連接用電鍍層形成在搭載上述低側用半導體晶片之區域，所述金屬板連接用電鍍層形成於接合有上述高側用金屬板之區域；上述低側晶片連接用電鍍層和上述金屬板連接用電鍍層被隔 開。
  2. 如請求項1之半導體裝置，其中：上述低側用半導體晶片係被銲接在上述低側用晶片搭載部的上述低側晶片連接用電鍍層上，上述高側用金屬板係被銲接在上述低側用晶片搭載部的上述金屬板連接用電鍍層上。
  3. 如請求項2之半導體裝置，其中：上述低側金氧半場效電晶體的閘極電極用銲墊及源極電極用銲墊係被形成在上述低側用半導體晶片的表面，上述低側金氧半場效電晶體的汲極電極係被形成在上述低側用半導體晶片的背面，並被銲接到上述低側用晶片搭載部。
  4. 如請求項3之半導體裝置，其中：上述高側用晶片搭載部及上述低側用晶片搭載部包含銅或銅合金。
  5. 如請求項4之半導體裝置，其中：上述低側晶片連接用電鍍層及上述金屬板連接用電鍍層分別包含銀電鍍層。
  6. 如請求項5之半導體裝置，其中：上述高側用金屬板包含銅或銅合金。
  7. 如請求項6之半導體裝置，其中：上述高側用金屬板被銲接在設於上述高側用半導體晶片的上述高側金氧半場效電晶體之源極電極用銲墊。
  8. 如請求項7之半導體裝置，其中：在上述高側用晶片搭載部的上表面，在搭載上述高側用半導體晶片的區域設置有高側晶片連接用電鍍層，上述高側用半導體晶片被銲接在上述高側用晶片搭載部的上述高側晶片連接用電鍍層上。
  9. 如請求項8之半導體裝置，其中：上述高側金氧半場效電晶體的閘極電極用銲墊及源極電極用銲墊係形成於上述高側用半導體晶片的表面，上述高側金氧半場效電晶體的汲極電極係被形成在上述高側用半導體晶片的背面，並被銲接到上述高側用晶片搭載部。
  10. 如請求項9之半導體裝置，其中：進一步具有複數條接合引線，所述接合引線係將設於上述高側用半導體晶片的上述高側金氧半場效電晶體的閘極電極用銲墊和源極電極用銲墊、以及設於上述低側用半導體晶片的上述低側金氧半場效電晶體的閘極電極用銲墊和源極電極用銲墊分別電性連接到上述驅動器用半導體晶片之複數銲墊，且上述複數條接合引線被上述密封體所覆蓋。
  11. 如請求項10之半導體裝置，其中：述高側用金屬板之寬度大於上述複數條接合引線各條的直徑。
  12. 如請求項11之半導體裝置，其中：上述高側金氧半場效電晶體的源極電極用銲墊具有連接有上述高側用金屬板的銲墊、和連接有上述接合引線的銲墊。
  13. 如請求項12之半導體裝置，其中：上述高側用半導體晶片及上述低側用半導體晶片分別具有一組長邊、和與所述長邊交叉的一組短邊；上述高側用半導體晶片和上述低側用半導體晶片，彼此的長邊互相相對；上述高側用金屬板被配置為和與上述低側用半導體晶片相對的上述高側用半導體晶片的長邊交叉。
  14. 如請求項13之半導體裝置，其中：上述高側用金屬板具有：被銲接到設在上述高側用半導體晶片的上述高側金氧半場效電晶體的源極電極用銲墊之高側晶片接觸 部、被銲接到上述低側用晶片搭載部的上述金屬板連接用電鍍層之搭載部接觸部、以及連接上述高側晶片接觸部和上述搭載部接觸部之中間部。
  15. 如請求項14之半導體裝置，其中：在上述高側用金屬板的上述中間部形成有一或複數個第1開口部，上述第1開口部進一步地被形成為延長到上述高側用金屬板的上述高側晶片接觸部的一部分，上述第1開口部係與設在上述高側用半導體晶片中的上述高側金氧半場效電晶體的源極電極用銲墊的一部分平面地重合。
  16. 如請求項14之半導體裝置，其中：在上述高側用金屬板的上述搭載部接觸部及上述中間部形成有一或複數條第1狹縫，上述第1狹縫進一步地被形成為延長到上述高側用金屬板的上述高側晶片接觸部的一部分，上述第1狹縫係與設在上述高側用半導體晶片中的上述高側金氧半場效電晶體的源極電極用銲墊的一部分平面地重合。
  17. 如請求項12之半導體裝置，其中：進一步具備接地電位供給用之接地端子部、以及將設在上述低側用半導體晶片中的上述低側金氧半場效電晶體的源極電極用銲墊與上述接地端子部電性連接之低側用金屬板，上述接地端子部的一部分及上述低側用金屬板為上述密封體所覆蓋。
  18. 如請求項17之半導體裝置，其中：上述低側金氧半場效電晶體的源極電極用銲墊具有連接了上述低側用金屬板的銲墊、和連接了上述接合引線的銲墊。
  19. 如請求項18之半導體裝置，其中：在上述接地端子部的上表面形成有互相隔開的第1電鍍層和第2電鍍層， 上述低側用金屬板具有：與設在上述低側用半導體晶片的上述低側金氧半場效電晶體的源極電極用銲墊銲接之低側晶片接觸部、與上述接地端子部的上述第1電鍍層銲接之第1接觸部、與上述接地端子部的上述第2電鍍層銲接之第2接觸部、連接上述低側晶片接觸部和上述第1接觸部之第1中間部、以及連接上述低側晶片接觸部和上述第2接觸部之第2中間部；上述第1中間部和上述第1接觸部、上述第2中間部和上述第2接觸部係以各自跨過上述低側用半導體晶片的交叉兩邊之方式配置。
  20. 如請求項19項之半導體裝置，其中：在上述低側用金屬板的上述第1中間部及上述第2中間部分別形成有一或複數個第2開口部，上述第2開口部進一步地被形成為延長到上述低側用金屬板的上述低側晶片接觸部的一部分，上述第2開口部係與設在上述低側用半導體晶片的上述低側金氧半場效電晶體的源極電極用銲墊的一部分平面地重合。
  21. 如請求項19之半導體裝置，其中：在上述低側用金屬板的上述第1接觸部和上述第1中間部、以及上述第2接觸部和上述第2中間部，分別形成有一或複數條第2狹縫，上述第2狹縫進一步地被形成為延長到上述低側用金屬板的上述低側晶片接觸部的一部分，上述第2狹縫係與設在上述低側用半導體晶片的上述低側金氧半場效電晶體的源極電極用銲墊的一部分平面地重合。
TW104126767A 2008-09-10 2009-07-29 Semiconductor device TWI553826B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008231978A JP5107839B2 (ja) 2008-09-10 2008-09-10 半導体装置

Publications (2)

Publication Number Publication Date
TW201603238A true TW201603238A (zh) 2016-01-16
TWI553826B TWI553826B (zh) 2016-10-11

Family

ID=41798508

Family Applications (3)

Application Number Title Priority Date Filing Date
TW098125554A TWI505438B (zh) 2008-09-10 2009-07-29 Semiconductor device
TW104126767A TWI553826B (zh) 2008-09-10 2009-07-29 Semiconductor device
TW105127121A TWI573243B (zh) 2008-09-10 2009-07-29 Semiconductor device

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW098125554A TWI505438B (zh) 2008-09-10 2009-07-29 Semiconductor device

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW105127121A TWI573243B (zh) 2008-09-10 2009-07-29 Semiconductor device

Country Status (4)

Country Link
US (3) US8040708B2 (zh)
JP (1) JP5107839B2 (zh)
CN (3) CN101673729B (zh)
TW (3) TWI505438B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI735748B (zh) * 2017-03-21 2021-08-11 日商瑞薩電子股份有限公司 半導體裝置之製造方法及半導體裝置

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4426955B2 (ja) * 2004-11-30 2010-03-03 株式会社ルネサステクノロジ 半導体装置
US8063472B2 (en) * 2008-01-28 2011-11-22 Fairchild Semiconductor Corporation Semiconductor package with stacked dice for a buck converter
JP2010258366A (ja) * 2009-04-28 2010-11-11 Renesas Electronics Corp 半導体装置
US8154108B2 (en) * 2010-03-29 2012-04-10 Alpha And Omega Semiconductor Incorporated Dual-leadframe multi-chip package and method of manufacture
MY163694A (en) 2010-06-02 2017-10-13 Semiconductor Components Ind Llc Semiconductor component and method of manufacture
US9711437B2 (en) 2010-12-13 2017-07-18 Infineon Technologies Americas Corp. Semiconductor package having multi-phase power inverter with internal temperature sensor
US9659845B2 (en) 2010-12-13 2017-05-23 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package in a single shunt inverter circuit
US8587101B2 (en) 2010-12-13 2013-11-19 International Rectifier Corporation Multi-chip module (MCM) power quad flat no-lead (PQFN) semiconductor package utilizing a leadframe for electrical interconnections
US9620954B2 (en) 2010-12-13 2017-04-11 Infineon Technologies Americas Corp. Semiconductor package having an over-temperature protection circuit utilizing multiple temperature threshold values
US9355995B2 (en) 2010-12-13 2016-05-31 Infineon Technologies Americas Corp. Semiconductor packages utilizing leadframe panels with grooves in connecting bars
US9449957B2 (en) 2010-12-13 2016-09-20 Infineon Technologies Americas Corp. Control and driver circuits on a power quad flat no-lead (PQFN) leadframe
US9524928B2 (en) 2010-12-13 2016-12-20 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package having control and driver circuits
US9362215B2 (en) 2010-12-13 2016-06-07 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) semiconductor package with leadframe islands for multi-phase power inverter
US9443795B2 (en) 2010-12-13 2016-09-13 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package having bootstrap diodes on a common integrated circuit (IC)
US20120146111A1 (en) * 2010-12-14 2012-06-14 Shu-Ming Chang Chip package and manufacturing method thereof
US8558522B2 (en) * 2010-12-18 2013-10-15 Semiconductor Components Industries, Llc Method for scaling a drive signal and circuit therefor
US9117688B2 (en) * 2011-04-18 2015-08-25 Mitsubishi Electric Corporation Semiconductor device, inverter device provided with semiconductor device, and in-vehicle rotating electrical machine provided with semiconductor device and inverter device
JP5396436B2 (ja) * 2011-06-29 2014-01-22 日立オートモティブシステムズ株式会社 半導体装置ならびに半導体装置の製造方法
JP5868043B2 (ja) * 2011-07-04 2016-02-24 ルネサスエレクトロニクス株式会社 半導体装置
US8513787B2 (en) * 2011-08-16 2013-08-20 Advanced Analogic Technologies, Incorporated Multi-die semiconductor package with one or more embedded die pads
TWM422161U (en) * 2011-08-18 2012-02-01 Ks Terminals Inc Improved diode structure
TW201310585A (zh) * 2011-08-29 2013-03-01 Fortune Semiconductor Corp 封裝結構
JP2013055150A (ja) * 2011-09-01 2013-03-21 Toshiba Corp 半導体装置及びその製造方法
US9018744B2 (en) * 2012-09-25 2015-04-28 Infineon Technologies Ag Semiconductor device having a clip contact
JP5943795B2 (ja) * 2012-09-26 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6161251B2 (ja) * 2012-10-17 2017-07-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN103811446B (zh) * 2012-11-15 2016-08-10 万国半导体(开曼)股份有限公司 一种半导体器件中的铜线键接结构及其制造方法
EP2985614A4 (en) * 2013-04-11 2016-12-21 Renesas Electronics Corp METHOD OF MANUFACTURING A SEMICONDUCTOR COMPONENT
JP6147588B2 (ja) 2013-07-01 2017-06-14 ルネサスエレクトロニクス株式会社 半導体装置
WO2015001676A1 (ja) * 2013-07-05 2015-01-08 ルネサスエレクトロニクス株式会社 半導体装置
KR101538543B1 (ko) * 2013-08-13 2015-07-22 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置
JP6086055B2 (ja) * 2013-11-26 2017-03-01 トヨタ自動車株式会社 半導体装置
JP6328056B2 (ja) 2014-01-31 2018-05-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置および電源システム
DE102014102018B3 (de) * 2014-02-18 2015-02-19 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit niederinduktiv ausgestalteten modulinternen Last- und Hilfsverbindungseinrichtungen
CN105097753B (zh) * 2014-05-05 2019-01-15 上海酷蓝电子科技有限公司 一种分段式线性恒流控制器及其封装方法
US9269699B2 (en) * 2014-05-09 2016-02-23 Alpha And Omega Semiconductor Incorporated Embedded package and method thereof
JP6263108B2 (ja) * 2014-09-11 2018-01-17 株式会社日立製作所 半導体装置、並びにそれを用いたオルタネータ及び電力変換装置
TW201618448A (zh) * 2014-11-07 2016-05-16 Taiwan Semiconductor Co Ltd 可藉由外部引腳調整操作模式之驅動電路
JP2017017822A (ja) * 2015-06-30 2017-01-19 ルネサスエレクトロニクス株式会社 半導体装置および故障検出方法
JP6631114B2 (ja) * 2015-09-17 2020-01-15 富士電機株式会社 半導体装置及び半導体装置の計測方法
US10083888B2 (en) * 2015-11-19 2018-09-25 Advanced Semiconductor Engineering, Inc. Semiconductor device package
JP6261625B2 (ja) * 2016-01-14 2018-01-17 三菱電機株式会社 電子回路装置
CN105552075B (zh) * 2016-01-22 2018-06-22 成都芯源系统有限公司 一种减少系统环路寄生电感的半导体器件
US10050025B2 (en) * 2016-02-09 2018-08-14 Texas Instruments Incorporated Power converter monolithically integrating transistors, carrier, and components
CN105633041A (zh) * 2016-03-14 2016-06-01 江苏捷捷微电子股份有限公司 一种大功率可控硅封装结构及其制造方法
JP6636846B2 (ja) * 2016-04-14 2020-01-29 ローム株式会社 半導体装置および半導体装置の製造方法
JP6689708B2 (ja) * 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置
JP6685414B2 (ja) * 2016-09-23 2020-04-22 三菱電機株式会社 電力用半導体モジュール及び電力用半導体装置
US9941193B1 (en) * 2016-09-30 2018-04-10 Infineon Technologies Americas Corp. Semiconductor device package having solder-mounted conductive clip on leadframe
JP6663340B2 (ja) * 2016-10-28 2020-03-11 ルネサスエレクトロニクス株式会社 半導体装置
WO2018109069A1 (en) * 2016-12-16 2018-06-21 Abb Schweiz Ag Power semiconductor module with low gate path inductance
CN108282092B (zh) * 2017-01-05 2020-08-14 罗姆股份有限公司 整流ic以及使用该整流ic的绝缘型开关电源
US10262928B2 (en) * 2017-03-23 2019-04-16 Rohm Co., Ltd. Semiconductor device
US10147703B2 (en) * 2017-03-24 2018-12-04 Infineon Technologies Ag Semiconductor package for multiphase circuitry device
EP3385981A1 (en) * 2017-04-04 2018-10-10 Nexperia B.V. Power apparatus
JP2019165133A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置及びその製造方法
FR3079664B1 (fr) * 2018-03-30 2020-04-24 Institut Vedecom Element modulaire de commutation de puissance et ensemble demontable de plusieurs elements modulaires
US10600725B2 (en) * 2018-05-29 2020-03-24 Shindengen Electric Manufacturing Co., Ltd. Semiconductor module having a grooved clip frame
US10777489B2 (en) * 2018-05-29 2020-09-15 Katoh Electric Co., Ltd. Semiconductor module
CN111448656B (zh) * 2018-06-18 2023-08-11 富士电机株式会社 半导体装置
EP3584832A1 (en) * 2018-06-20 2019-12-25 Nexperia B.V. A lead frame assembly for a semiconductor device
US10354943B1 (en) * 2018-07-12 2019-07-16 Infineon Technologies Ag Multi-branch terminal for integrated circuit (IC) package
DE112019005065T5 (de) * 2018-11-08 2021-07-01 Rohm Co., Ltd. Leistungswandlungsbauteil
DE212019000115U1 (de) 2018-11-08 2020-03-31 Rohm Co., Ltd. Leistungswandler
JP7199214B2 (ja) * 2018-12-17 2023-01-05 ローム株式会社 半導体装置および電力変換装置
DE112018008231T5 (de) * 2018-12-27 2021-09-09 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
EP3703123A1 (en) * 2019-02-27 2020-09-02 Infineon Technologies Austria AG Semiconductor component and semiconductor package
JP7313197B2 (ja) * 2019-06-11 2023-07-24 ローム株式会社 半導体装置
CN110571198A (zh) * 2019-08-16 2019-12-13 天津大学 一种带有铜质台阶和梳状通道设计的铜夹键合结构
CN110534495A (zh) * 2019-08-16 2019-12-03 天津大学 一种带有铜质台阶和开孔设计的铜夹键合封装结构
US11309233B2 (en) * 2019-09-18 2022-04-19 Alpha And Omega Semiconductor (Cayman), Ltd. Power semiconductor package having integrated inductor, resistor and capacitor
JP7278986B2 (ja) * 2020-03-18 2023-05-22 株式会社東芝 半導体装置
JP2022061757A (ja) * 2020-10-07 2022-04-19 株式会社村田製作所 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63114027A (ja) 1986-10-29 1988-05-18 Mitsubishi Electric Corp カラ−陰極線管蛍光面作成用露光装置
JPS63114027U (zh) * 1987-01-20 1988-07-22
US4990976A (en) * 1987-11-24 1991-02-05 Nec Corporation Semiconductor device including a field effect transistor having a protective diode between source and drain thereof
US5593527A (en) 1993-07-30 1997-01-14 Snap-Tite, Inc. Double jacketed fire hose and a method for making a double jacketed fire hose
US6249041B1 (en) 1998-06-02 2001-06-19 Siliconix Incorporated IC chip package with directly connected leads
US6040626A (en) 1998-09-25 2000-03-21 International Rectifier Corp. Semiconductor package
JP3575339B2 (ja) * 1999-07-08 2004-10-13 富士電機デバイステクノロジー株式会社 Ｄｃ−ｄｃコンバータ
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP4150508B2 (ja) * 2001-04-03 2008-09-17 三菱電機株式会社 電力用半導体装置
US6593527B1 (en) * 2002-04-17 2003-07-15 Delphi Technologies, Inc. Integrated circuit assembly with bar bond attachment
CN100508175C (zh) * 2002-06-05 2009-07-01 株式会社瑞萨科技 半导体器件
JP4115882B2 (ja) * 2003-05-14 2008-07-09 株式会社ルネサステクノロジ 半導体装置
JP2005011986A (ja) * 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
JP4489485B2 (ja) * 2004-03-31 2010-06-23 株式会社ルネサステクノロジ 半導体装置
JP4565879B2 (ja) * 2004-04-19 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
JP4445351B2 (ja) * 2004-08-31 2010-04-07 株式会社東芝 半導体モジュール
US20070164428A1 (en) * 2006-01-18 2007-07-19 Alan Elbanhawy High power module with open frame package
JP4916745B2 (ja) 2006-03-28 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5165214B2 (ja) * 2006-06-26 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US7531893B2 (en) * 2006-07-19 2009-05-12 Texas Instruments Incorporated Power semiconductor devices having integrated inductor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI735748B (zh) * 2017-03-21 2021-08-11 日商瑞薩電子股份有限公司 半導體裝置之製造方法及半導體裝置

Also Published As

Publication number Publication date
US20130147064A1 (en) 2013-06-13
TWI573243B (zh) 2017-03-01
US8395364B2 (en) 2013-03-12
CN101673729B (zh) 2013-10-30
CN103219330B (zh) 2016-06-22
TWI553826B (zh) 2016-10-11
TWI505438B (zh) 2015-10-21
US9478483B2 (en) 2016-10-25
JP5107839B2 (ja) 2012-12-26
US20120001342A1 (en) 2012-01-05
TW201011889A (en) 2010-03-16
CN105762145B (zh) 2019-05-07
US20100059875A1 (en) 2010-03-11
JP2010067755A (ja) 2010-03-25
CN101673729A (zh) 2010-03-17
US8040708B2 (en) 2011-10-18
CN105762145A (zh) 2016-07-13
CN103219330A (zh) 2013-07-24
TW201642438A (zh) 2016-12-01

Similar Documents

Publication Publication Date Title
TWI553826B (zh) Semiconductor device
JP4916745B2 (ja) 半導体装置の製造方法
US9355991B2 (en) Integrating multi-output devices having vertically stacked semiconductor chips
JP5443837B2 (ja) 半導体装置
JP4426955B2 (ja) 半導体装置
KR20150056531A (ko) 반도체 장치의 제조 방법 및 반도체 장치
TW201413892A (zh) 半導體裝置及其製造方法
JP5493021B2 (ja) 半導体装置
JP2012235164A (ja) 半導体装置
JP5254398B2 (ja) 半導体装置
US9362221B2 (en) Surface mountable power components
JP5431406B2 (ja) 半導体装置