CN105047641A - 一种半导体芯片集成元件 - Google Patents

Abstract

本申请实施例公开一种半导体芯片集成元件，包括第一引线结构、第二引线结构和层叠在上述两个引线结构间的N个第三引线结构，每相邻两个引线结构的芯片托盘之间连接一半导体芯片，可集成封装多个半导体芯片构成一半导体芯片集成元件；且第一引线结构的芯片托盘的下表面设置有与半导体芯片的电极匹配连接的第一凸台，第二引线结构的芯片托盘的上表面设置有与半导体芯片的电极匹配连接的第二凸台，每一个第三引线结构的芯片托盘的上表面和下表面分别设置有与半导体芯片的电极匹配连接的第三凸台，可实现各种结构的半导体芯片的封装，解决了半导体芯片封装时的错位连接和焊料溢流的问题。

Description

一种半导体芯片集成元件

技术领域

本申请涉及半导体芯片集成元件领域，具体为一种半导体芯片集成元件。

背景技术

晶闸管电涌抑制器(ThyristorSurgeSuppressor，TSS)，又称为固体放电管或者半导体放电管,是通信领域中防雷击器件的尖端产品，当外加雷电感应电压上升到其击穿电压时，半导体放电管呈雪崩三极管的曲线动作，可以流过很大的浪涌电流或脉冲电流，其击穿电压的范围为过压保护范围。

在本技术领域中构成半导体放电管的芯片根据物理特性分为三种结构，分别是图1a示出的内沟槽芯片，图1b示出的外沟槽芯片和图1c示出的平面芯片，其中T1和T2为金属电极。现有的半导体放电管的封装结构一般为贴片封装，即通过两个引线结构分别引出芯片中的2个电极，以将芯片的电极部位连接至外部电路，与电极连接的结构为引线结构的芯片托盘，由于半导体放电管的芯片体积很小，芯片托盘与芯片电极在焊接时很容易出现移动错位连接，导致芯片的电极没有被引出，或者焊接时多余焊料溢流，焊料堆积导致芯片的非电极部位与焊料连接，非电极部位被错误引出，进而影响到芯片的物理特性，进一步影响到半导体放电管的过压保护性能。因此，一般在芯片托盘的中央进行打滚花工艺以实现网格状结构，具体结构可参照图2所示的现有的芯片托盘的网格状结构，采用此结构后的平面芯片的封装错位连接现象稍有改善，错位连接出现的频率还是很高，封装效率还是很低，且三种芯片的焊料溢出现象仍然很明显。而且设置有网格的引线结构仅能封装一个外沟槽芯片或者一个内沟槽芯片，或者仅能封装一个平面芯片，若多封装一个及多个平面芯片时，焊料很容易溢出且芯片容易错位，则很容易导致芯片上不应连接至外部电路的部位会被错误引出，且会发生焊料溢流，严重影响或者损坏芯片的物理特性，导致半导体放电管的过压保护机制失效，不能实现过压保护功能。

发明内容

本申请实施例提供了一种半导体芯片集成元件，解决了现有的半导体芯片集成元件封装半导体芯片时的错位连接、焊料溢流现象严重，异常封装结构多致使产品合格率低的问题。

第一方面，本申请实施例提供一种半导体芯片集成元件，所述半导体芯片集成元件由上而下包括第一引线结构、第二引线结构和层叠在所述第一引线结构和所述第二引线结构之间的N个第三引线结构，所述N为大于或者等于0的整数；所述第一引线结构、所述第二引线结构和每一个所述第三引线结构分别包括一导电引脚和连接至所述导电引脚的首端的一芯片托盘，以及，所述半导体芯片集成元件还包括N+1个半导体芯片，每一个所述半导体芯片包括设置在所述每一个所述半导体芯片的上表面的电极和设置在所述每一个所述半导体芯片的下表面的电极；所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个所述半导体芯片，所述每相邻的两个引线结构中的位于上层的引线结构的芯片托盘连接至所述半导体芯片的上表面的电极，所述每相邻的两个引线结构中的位于下层的引线结构的芯片托盘连接至所述半导体芯片的下表面的电极，所述第一引线结构、所述第二引线结构以及所述每一个第三引线结构的导电引脚的末端弯折延伸至与所述第二引线结构连接的所述半导体芯片的下方。

结合第一方面，在第一种可能的实现方式中，所述第一引线结构的芯片托盘包括设置在所述第一引线结构的芯片托盘的下表面的第一凸台，用于匹配连接至与所述第一引线结构的芯片托盘连接的所述半导体芯片的上表面的电极。

结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述第二引线结构的芯片托盘包括设置在所述第二引线结构的芯片托盘的上表面的第二凸台，用于匹配连接至与所述第二引线结构的芯片托盘连接的所述半导体芯片的下表面的电极。

结合第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述每一个所述第三引线结构包括设置在所述每一个所述第三引线结构的上表面的第三凸台，用于匹配连接至与所述每一个所述第三引线结构的芯片托盘的上表面连接的所述半导体芯片的下表面的电极；

所述每一个所述第三引线结构还包括设置在所述每一个所述第三引线结构的下表面的第四凸台，用于匹配连接至与所述每一个所述第三引线结构的芯片托盘的下表面连接的所述半导体芯片的上表面的电极。

结合第一方面的第三种可能的实现方式，在第四种可能的实现方式中，所述第一凸台、所述第二凸台、所述第三凸台和所述第四凸台的横截面形状为：方形或者圆形或者菱形或者梯形。

结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，所述第一凸台为冲压或者腐蚀粘接而成的所述第一凸台；或者，

所述第二凸台为冲压或者腐蚀或者粘接而成的所述第二凸台；或者，

所述第三凸台和所述第四凸台为冲压或者腐蚀粘接而成的所述第三凸台或者所述第四凸台。

结合第一方面的第五种可能的实现方式，在第六种可能的实现方式中，所述半导体芯片集成元件还包括：

所述第一引线结构、所述第二引线结构以及所述每一个第三引线结构的所述导电引脚的末端水平向外或者向内弯折，并水平延伸形成的多个贴片连接端子。

结合第一方面，在第七种可能的实现方式中，所述每相邻的两个引线结构的芯片托盘之间设置的一个所述半导体芯片可以替换成一个半导体芯片模块，所述半导体芯片模块包括叠层串联在一起的至少一个半导体芯片。

结合第一方面的第七种可能的实现方式，在第八种可能的实现方式中，所述至少一个半导体芯片为：瞬态抑制二极管或者晶闸管浪涌抑制器或者静电保护芯片，以及所述半导体芯片集成元件还包括封装壳体，用于封装所述半导体芯片集成元件的除所述多个贴片连接端子以外的组成部分。

结合第一方面或者第一方面的第一种或者第二种或者第七种或者第八种可能的实现方式，在第九种可能的实现方式中，

所述每一个第三引线结构的所述芯片托盘的上表面的四周分别设置有第一凹槽，所述每一个第三引线结构的所有第一凹槽围成的区域匹配连接至与所述每一个所述第三引线结构的芯片托盘的上表面连接的所述半导体芯片的下表面的电极；以及所述每一个第三引线结构的所述芯片托盘的下表面的四周分别设置有第二凹槽，所述每一个第三引线结构的所有第二凹槽围成的区域匹配连接至与所述每一个所述第三引线结构的芯片托盘的下表面连接的所述半导体芯片的上表面的电极。

本申请实施例提供的半导体芯片集成元件中，所述半导体芯片集成元件由上而下包括第一引线结构、第二引线结构和层叠在所述第一引线结构和所述第二引线结构之间的N个第三引线结构，所述N为大于或者等于0的整数；所述第一引线结构、所述第二引线结构和每一个所述第三引线结构分别包括一导电引脚和连接至所述导电引脚的首端的一芯片托盘，以及，所述半导体芯片集成元件还包括N+1个半导体芯片，每一个所述半导体芯片包括相对设置的两个电极；所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个所述半导体芯片，则可以集成封装多个半导体芯片构成一个半导体芯片集成元件元件。当半导体芯片为电路防护半导体芯片时，可以实现多路过压和/或者多路过流的防护机制，进而实现了半导体芯片集成元件的多路防护功能的拓展性。以及本申请实施例提供的半导体芯片集成元件中，所述第一引线结构的芯片托盘的下表面设置有第一凸台，所述第二引线结构的芯片托盘的上表面设置有第二凸台，所述每一个第三引线结构的芯片托盘的上表面和下表面分别设置有第三凸台和第四凸台，凸台设计结构可以集成各种结构的半导体芯片。以及避免出现封装多个半导体芯片时的移动、错位连接现象，减少了异常封装结构出现的高频率，以及减少了与半导体芯片连接时的焊料溢流的情况，避免焊料溢流堆积连接至半导体芯片的非电极部位，进而避免影响半导体芯片的物理特性，以实现半导体芯片的电极的准确引出。而且，所述第一引线结构、所述第二引线结构以及所述每一个第三引线结构的导电引脚的末端弯折延伸至最底层的所述半导体芯片的电极的下方，实现了集成多个半导体芯片的元件的贴片连接，减小了集成多个半导体芯片的元件在焊接时的体积。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为现有的半导体放电的内沟槽芯片的结构图；

图1b为现有的半导体放电管的外沟槽芯片的结构图；

图1c为现有的半导体放电管的平面芯片的结构图；

图2为现有的半导体放电管的引线结构的芯片托盘的结构图；

图3为本申请实施例提供的一种半导体芯片集成元件的截面结构图；

图4为本申请实施例提供的一种半导体芯片集成元件的立体结构图；

图5为本申请实施例提供的一种第一引线结构的示意图；

图6为本申请实施例提供的一种第二引线结构的示意图；

图7为本申请实施例提供的一种第三引线结构示意图；

图8为本申请实施例提供的另一种半导体芯片集成元件的立体结构图；

图9为本申请实施例提供的另一种半导体芯片集成元件的立体结构图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

下面通过具体实施例，分别进行详细的说明。

一方面，本申请实施例提供的半导体芯片集成元件由上而下包括第一引线结构、第二引线结构和层叠在第一引线结构和第二引线结构之间的N个第三引线结构，N为大于或者等于0的整数；第一引线结构、第二引线结构和每一个第三引线结构分别包括一导电引脚和连接至导电引脚的首端的一芯片托盘；以及半导体芯片集成元件还包括N+1个半导体芯片，每一个半导体芯片包括设置于半导体芯片的上、下表面的两个相对的电极；所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个半导体芯片，所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个所述半导体芯片，所述每相邻的两个引线结构中的位于上层的引线结构的芯片托盘连接至所述半导体芯片的上表面的电极，所述每相邻的两个引线结构中的位于下层的引线结构的芯片托盘连接至所述半导体芯片的下表面的电极，所述第一引线结构、所述第二引线结构以及所述每一个第三引线结构的导电引脚的末端弯折延伸至与所述第二引线结构连接的所述半导体芯片的下方。

作为一种可选的实施方式，第一引线结构的芯片托盘的下表面设置有匹配连接至与第一引线结构的芯片托盘的下表面相邻的电极的第一凸台，第二引线结构的芯片托盘的上表面设置有匹配连接至与第二引线结构的芯片托盘的上表面相邻的电极的第二凸台，每一个第三引线结构的芯片托盘的上表面设置有匹配连接至与第三引线结构的芯片托盘的上表面相邻的电极的第三凸台，每一个第三引线结构的芯片托盘的下表面设置有匹配连接至与第三引线结构的芯片托盘的下表面相邻的电极的第四凸台。请参见图3至图7，图3为本申请实施例提供的一种半导体芯片集成元件的截面示意图，图4为本申请实施例提供的一种半导体芯片集成元件的立体结构图，图5为本申请实施例提供的一种第一引线结构的示意图，图6为本申请实施例提供的一种第二引线结构的示意图，图7为本申请实施例提供的一种第三引线结构示意图。如图3和图4所示，本申请实施例提供的半导体芯片集成元件包括3个引线结构和2个半导体芯片，3个引线结构分别为第一引线结构310、第二引线结构320和位于第一引线结构310和第二引线结构320之间的第三引线结构330，第一引线结构310包括导电引脚311和芯片托盘312，第二引线结构320包括导电引脚321和芯片托盘322，第三引线结构330包括导电引脚331和芯片托盘332，以及2个半导体芯片中的一个半导体芯片为位于第一引线结构310的芯片托盘312和第三引线结构330的芯片托盘332之间的第一半导体芯片340，另一个半导体芯片为位于第二引线结构320的芯片托盘322和第三引线结构330的芯片托盘332之间的第二半导体芯片350，其中，第一引线结构310的芯片托盘312的下表面设置有第一凸台313，第一凸台313用于匹配对应连接至第一半导体芯片340的与第一引线结构310的芯片托盘312的下表面相邻的电极，即第一凸台313匹配连接至位于第一半导体芯片340的上表面的电极，第二引线结构320的芯片托盘322的上表面设置有第二凸台323，第二凸台323用于匹配对应连接至第二半导体芯片350的与第二引线结构320的芯片托盘322的上表面相邻的电极，即匹配连接至位于第二半导体芯片350的下表面的电极，第三引线结构330的芯片托盘332的上表面设置有第三凸台333，第三凸台333用于匹配对应连接至与第三引线结构330的芯片托盘332的上表面相邻的电极，即第三凸台333匹配连接至位于第一半导体芯片340的下表面的电极，第三引线结构330的下表面设置有第四凸台334，第四凸台334用于匹配对应连接至与第三引线结构330的芯片托盘332的下表面相邻的电极，即第四凸台334匹配连接至位于第二半导体芯片350的上表面的电极，以及如图3所示，第一引线结构310、第二引线结构320以及每一个第三引线结构330的导电引脚的末端弯折延伸至与第二凸台323连接的半导体芯片的电极的下方。

本申请实施例提供的半导体芯片集成元件中，半导体芯片集成元件由上而下包括第一引线结构310、第二引线结构320和层叠在第一引线结构310和第二引线结构320之间的N个第三引线结构330，N为大于或者等于0的整数；第一引线结构310、第二引线结构320和每一个第三引线结构330分别包括一导电引脚和连接至导电引脚的首端的一芯片托盘，以及，半导体芯片集成元件还包括N+1个半导体芯片，每一个半导体芯片包括相对设置的两个电极；所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个半导体芯片，则可以集成封装多个半导体芯片构成一个半导体芯片集成元件元件。

在本实施例提供的半导体芯片集成元件中，如图5所示，第一凸台313的横截面为正方形，如图6所示，第二凸台323的横截面也为方形，如图7所示，第三凸台333和第四凸台334的横截面的形状也为方形，在其他实施例中，第一凸台313、第二凸台323和第三凸台333的横截面形状为：方形、或者圆形或者菱形或者梯形，具体第一凸台313、第二凸台323和第三凸台333的横截面的形状不受上述实施例的限制。

作为一种可选的实施方式，第一凸台313为冲压或者腐蚀粘接而成的第一凸台313；或者，

第二凸台323为冲压或者腐蚀或者粘接而成的第二凸台323；或者，

第三凸台333和第四凸台334也为为冲压或者腐蚀粘接而成的第三凸台333或者第四凸台334。

作为一种可选的实施方式，如图3和图4所示，半导体芯片集成元件还包括：

第一引线结构310、第二引线结构320以及每一个第三引线结构330的导电引脚的末端水平向外弯折，并水平延伸形成的多个贴片连接端子，即图3和图4示出的第一引线结构310的导电引脚311末端水平向外弯折，并水平延伸的贴片连接端子314，第二引线结构320的导电引脚321末端水平向外弯折，并水平延伸的贴片连接端子324，第三引线结构330的导电引脚331末端水平向外弯折，并水平延伸的贴片连接端子335。在其他实施例中，全部引线结构或者部分引线结构的导电引脚的末端可以水平向内延伸形成与导电引脚对应连接的多个贴片连接端子，具体贴片连接端子相对于导电引脚的弯折延伸方向不受本实施例的限制。

作为一种可选的实施方式，每相邻的两个引线结构的芯片托盘之间设置的一个半导体芯片可以替换成一个半导体芯片模块，半导体芯片模块包括叠层串联在一起的至少一个半导体芯片。

作为一种可选的实施方式，至少一个半导体芯片可以为：瞬态抑制二极管或者晶闸管浪涌抑制器或者静电保护器件，以及如图3所述半导体芯片集成元件，其还包括封装壳体360，用于封装所述半导体芯片集成元件的除所述多个贴片连接端子以外的组成部分。本实施方式中，可以集成封装多个半导体芯片构成一个半导体芯片集成元件元件，当半导体芯片为：瞬态抑制二极管或者晶闸管浪涌抑制器或者静电保护器件等电路防护半导体芯片时，可以实现多路过压和/或者多路过流的防护机制，进而实现了半导体芯片集成元件的多路防护功能的拓展性，具体电路防护半导体芯片的实现类型不受本实施例的限制。

在本实施例中，第一引线结构310的芯片托盘312的下表面设置有与第一引线结构310的芯片托盘312的下表面连接的第一半导体芯片340的电极匹配连接的第一凸台313，第二引线结构320的芯片托盘322的上表面设置有与第二引线结构320的芯片托盘322的上表面连接的第二半导体芯片350的电极匹配连接的第二凸台323，每一个第三引线结构330的芯片托盘332的上表面和下表面分别设置有第三凸台333和第四凸台334，凸台设计可以实现各种结构的半导体芯片集成，而且可以避免出现封装多个半导体芯片时的移动、错位连接现象，减少异常封装结构，以及减少了与半导体芯片连接时的焊料溢流的情况，避免焊料连接至半导体芯片的非电极部位，进而避免影响半导体芯片的物理特性，实现半导体芯片的电极的准确引出。而且第一引线结构310、第二引线结构320以及每一个第三引线结构330的导电引脚的末端弯折延伸至与第二凸台323连接的第二半导体芯片350的电极的下方，实现了集成多个半导体芯片的集成元件的贴片连接，减小了集成多个半导体芯片的元件在焊接时的体积。

作为一种可选的实施方式，请参见图8，图8为本申请实施例提供的另一种半导体芯片集成元件的截面结构图，如图8所示，本申请实施例提供的半导体芯片集成元件包括3个引线结构和2个半导体芯片，3个引线结构分别为第一引线结构810、第二引线结构820和位于第一引线结构810和第二引线结构820之间的第三引线结构830，第一引线结构810包括导电引脚811和芯片托盘812，第二引线结构820包括导电引脚821和芯片托盘822，第三引线结构830包括导电引脚831和芯片托盘832，以及2个半导体芯片中的一个半导体芯片为位于第一引线结构810的芯片托盘812和第三引线结构830的芯片托盘832之间的第一半导体芯片840，另一个半导体芯片为位于第二引线结构820的芯片托盘822和第三引线结构830的芯片托盘832之间的第二半导体芯片850，其中，第一引线结构810的芯片托盘812的下表面设置有第一凸台813，即在第一引线结构810的芯片托盘812的上表面进行冲压形成第一凸台813，第一凸台813用于匹配对应连接至第一半导体芯片840的与第一引线结构810的芯片托盘812的下表面相邻的电极，即第一凸台813匹配连接至位于第一半导体芯片840的上表面的电极，第二引线结构820的芯片托盘822的上表面设置有第二凸台823，即在第二引线结构810的芯片托盘822的下表面进行冲压形成第二凸台823，第二凸台823用于匹配对应连接至第二半导体芯片850的与第二引线结构820的芯片托盘822的上表面相邻的电极，即匹配连接至位于第二半导体芯片850的下表面的电极，第三引线结构830的芯片托盘832的上表面的四周分别设置有第一凹槽833，第三引线结构830的所有第一凹槽833围成的区域匹配连接至与第三引线结构830的芯片托盘832的上表面相邻的电极，以及第三引线结构830的芯片托盘832的下表面的四周分别设置有第二凹槽834，第三引线结构830的所有第二凹槽834围成的区域匹配连接至与第三引线结构830的芯片托盘832的下表面相邻的电极，以及图8所示的半导体芯片集成元件中，第一引线结构810、第二引线结构820以及每一个第三引线结构830的导电引脚的末端弯折延伸至与第二凸台823连接的第二半导体芯片850的电极的下方。

作为一种可选的实施方式，可参照图8所示的半导体芯片集成元件，每一个第三引线结构830还包括每一个第三引线结构830的芯片托盘832过渡连接至导电引脚831的首端的弯折部835，第三引线结构830的芯片托盘832还包括位于芯片托盘832的下表面的第三凹槽836，第三凹槽836与芯片托盘832连接至弯折部835的一侧边平行，并贯穿于侧边的两端。

作为一种可选的实施方式，第三凹槽836为V型凹槽或者U型凹槽。

作为一种可选的实施方式，请参见图9，图9为本申请实施例提供的另一种半导体芯片的结构图。如图9所示，基于图4所示的半导体芯片集成元件，本实施例提供的半导体芯片集成元件包括2个第三引线框架330，每个第三引线框架330的芯片托盘332的上表面设置有第三凸台333，以及每个第三引线框架330的芯片托盘332的下表面设置有第四凸台334。

综上描述，本实施例提供半导体芯片集成元件中，所述半导体芯片集成元件由上而下包括第一引线结构、第二引线结构和层叠在所述第一引线结构和所述第二引线结构之间的N个第三引线结构，所述N为大于或者等于0的整数；所述第一引线结构、所述第二引线结构和每一个所述第三引线结构分别包括一导电引脚和连接至所述导电引脚的首端的一芯片托盘，以及，所述半导体芯片集成元件还包括N+1个半导体芯片，每一个所述半导体芯片包括相对设置的两个电极；所有引线结构中的每相邻的两个引线结构的芯片托盘之间连接一个所述半导体芯片，则可以集成封装多个半导体芯片构成一个半导体芯片集成元件元件。当半导体芯片为电路防护半导体芯片时，可以实现多路过压和/或者多路过流的防护机制，进而实现了半导体芯片集成元件的多路防护功能的拓展性。

在本申请所提供的几个实施例中，应该理解到，以上描述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体芯片集成元件，其特征在于，由上而下包括第一引线结构、第二引线结构和层叠在所述第一引线结构和所述第二引线结构之间的N个第三引线结构，所述N为大于或者等于0的整数；所有引线结构中的每一个引线结构分别包括一导电引脚和所述导电引脚延伸形成的一芯片托盘，以及，所述半导体芯片集成元件还包括N+1个半导体芯片，每一个所述半导体芯片的相对的两面分别设置一电极；所有引线结构中的每相邻的两个引线结构的所述芯片托盘通过所述半导体芯片的所述电极连接固定所述半导体芯片,所述第一引线结构、所述第二引线结构以及每一个所述第三引线结构中用于外接所述半导体芯片集成元件至外部电路的引线结构的所述导电引脚弯折延伸至与所述第二引线结构连接的所述半导体芯片的下方。

2.如权利要求1所述的半导体芯片集成元件，其特征在于，所述第一引线结构的芯片托盘包括设置在所述第一引线结构的芯片托盘的下表面的第一凸台，用于匹配连接固定与所述第一引线结构的芯片托盘连接的所述半导体芯片的一电极。

3.如权利要求2所述的半导体芯片集成元件，其特征在于，所述第二引线结构的芯片托盘包括设置在所述第二引线结构的芯片托盘的上表面的第二凸台，用于匹配连接固定与所述第二引线结构的芯片托盘连接的所述半导体芯片的一电极。

4.如权利要求3所述的半导体芯片集成元件，其特征在于，所述每一个所述第三引线结构包括设置在所述每一个所述第三引线结构的芯片托盘的上表面的第三凸台，用于匹配连接固定与所述每一个所述第三引线结构的芯片托盘的上表面连接的所述半导体芯片的电极；

所述每一个所述第三引线结构还包括设置在所述每一个所述第三引线结构的芯片托盘的下表面的第四凸台，用于匹配连接固定与所述每一个所述第三引线结构的芯片托盘的下表面连接的所述半导体芯片的电极。

5.如权利要求4所述的半导体芯片集成元件，其特征在于，所述第一凸台、所述第二凸台、所述第三凸台和所述第四凸台的横截面形状为：方形或者圆形或者菱形或者梯形。

6.如权利要求5所述的半导体芯片集成元件，其特征在于，所述第一凸台为冲压或者腐蚀粘接而成的所述第一凸台；或者，

所述第二凸台为冲压或者腐蚀或者粘接而成的所述第二凸台；或者，

所述第三凸台和所述第四凸台为冲压或者腐蚀粘接而成的所述第三凸台或者所述第四凸台。

7.如权利要求6所述的半导体芯片集成元件，其特征在于，所述第一引线结构、所述第二引线结构以及每一个所述第三引线结构中用于外接所述半导体芯片集成元件至外部电路的引线结构的所述导电引脚弯折延伸至与所述第二引线结构连接的所述半导体芯片的下方，包括：

所述第一引线结构、所述第二引线结构以及每一个所述第三引线结构中用于外接所述半导体芯片集成元件至外部电路的引线结构的所述导电引脚的末端远离所述芯片托盘弯折延伸至与所述第二引线结构连接的所述半导体芯片的下方，并水平朝向所述半导体芯片或者背向所述半导体芯片弯折延伸形成用于外接电路的连接端子。

8.如权利要求1所述的半导体芯片集成元件，其特征在于，所述每相邻的两个引线结构的芯片托盘之间设置的一个所述半导体芯片可以替换成一个半导体芯片模块或者电路基本元件模块，所述半导体芯片模块包括叠层串联在一起的至少一个半导体芯片。

9.如权利要求8所述的半导体芯片集成元件，其特征在于，所述至少一个半导体芯片为：瞬态抑制二极管或者晶闸管浪涌抑制器或者静电保护芯片；

以及所述半导体芯片集成元件还包括封装壳体或者封装填充物，用于包封所述半导体芯片集成元件的除多个所述连接端子以外的组成部分。

10.如权利要求1或2或3或8或9所述的半导体芯片集成元件，其特征在于，

所述每一个第三引线结构的所述芯片托盘的上表面的四周分别设置有第一凹槽，所述每一个第三引线结构的所有第一凹槽围成的区域匹配连接至与所述每一个所述第三引线结构的芯片托盘的上表面连接的所述半导体芯片的下表面的电极；以及所述每一个第三引线结构的所述芯片托盘的下表面的四周分别设置有第二凹槽，所述每一个第三引线结构的所有第二凹槽围成的区域匹配连接至与所述每一个所述第三引线结构的芯片托盘的下表面连接的所述半导体芯片的上表面的电极。