CN104952823B - 保护器件 - Google Patents

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Abstract

依照本发明的实施例，半导体封装包括裸片焊盘和被布置在该裸片焊盘上的保护器件。保护器件包括布置在衬底中的第一热产生区。第一热产生去被布置在朝向该裸片焊盘的第一侧面。在该第一热产生区处的焊接层连接保护器件与裸片焊盘。

Description

保护器件
技术领域
本发明总的涉及半导体封装，并且在特别的实施例中，涉及保护器件。
背景技术
电气过度应力(Electrical Overstress，EOS)被认为是器件或集成电路暴露于超过其绝对最大定额值的电流或电压。EOS能够因导致高破坏性的电流的电压过冲而发生。
一类的EOS是静电放电(Electrostatic Discharge，ESD)，其被认为是在不同静电电位处的主体或表面之间的静电电荷的转移。ESD会因来自充电的主体的电荷的突然放电而发生。当不同的充电目标相互接触或当在它们之间的介电质损坏时，ESD会发生，并且产生可见的闪光。ESD是在从1ns至200ns的非常短的时间内的通常在0.1A至30A的高电流事件。
另一种类型的EOS关系到快速的瞬态电压浪涌。最强烈的的瞬态与雷击浪涌和工业浪涌有关。瞬态过压事件通常非常短暂，从数微秒到数毫秒，但长于ESD事件。瞬态电压浪涌波形可以是振荡或脉冲。该波形通常具有在近似于0.5微秒至10微秒间的上升波前。瞬态过压可能是1kV至50kV。
瞬态电压浪涌通常通过电源线进入器件，并且可以因开关和雷击瞬态而上升。电源系统上的该种电源线瞬态可以因断电、自动跳开关、负载开关、电容存储库开关、设备错误和其它等而产生。雷击事件可以直接将高电流注入并且产生过压。然而，雷击可能也会导致间接地效果。例如，雷电攻击可以导致位于建筑物外和/或内的导体上的电压/电流。雷电也可以影响因邻近的直接到地放电而产生的地电流流动，该直接到地放电耦合进该设备的接地系统的共地路径。
浪涌保护器(或浪涌抑制器)是被设计用于使灵敏的电子设备免受瞬态电压浪涌的影响。例如，浪涌保护器可以被设计通过阻断任何高于安全阈值的不期望的电压或将任何高于安全阈值的不期望的电压短路至地以限制供应给电子设备的电压。相应的，浪涌保护设备具有一定的特性或操作机制，超过该特性或操作方法，保护设备不会具有其预期的功能。然而，操作条件中的改良导致转化为更高的利润率和/或更高的产品收益的改良的功能。
发明内容
依照本发明的实施例，一种半导体封装，包括芯片焊盘，以及布置在该芯片焊盘上的P/N二极管。该P/N二极管包括位于衬底中具有第一掺杂类型第一掺杂区，所述衬底具有与所述第一掺杂类型相反的第二类型。所述第一掺杂去被布置在朝向所述芯片焊盘的第一侧。位于第一掺杂去的焊接层将所述P/N二极管与所述芯片焊盘连接。
依照本发明的可替换的实施例，一种半导体封装，包括芯片焊盘，邻近所述焊盘布置的引线，以及布置在所述焊盘上的晶体管。所述晶体管包括第一源/漏接触区以及位于第一侧的栅极接触区。所述晶体管还包括位于与所述第一侧相对的第二侧的第二源/漏接触区。在所述第一侧的第一焊接层将所述第一源/漏接触区连接至所述芯片焊接盘。在所述第一侧的第二焊接层将所述栅极接触区连接至所述引线。
依照本发明的可替换的实施例，一种半导体封装，包括芯片焊盘，布置在所述芯片焊盘上的保护器件。所述保护器件包括布置在所述芯片焊盘上的第一热产生区。所述第一热产生区被布置在面向所述芯片焊盘的第一侧。位于所述第一热产生区的焊接层将所述保护器件与所述芯片焊盘相接。
附图说明
为了更完整的理解本发明及其优点，现在请参考下面与附图相结合的具体实施方式，其中：
图1，包括图1A和1B，示出了浪涌保护器件的实施方式，其中，图1A示出了浪涌保护电路的原理图，以及图1B示出了浪涌保护器件的电流电压关系；
图2，包括图2A和2B，示出了依照本发明的实施例的半导体封装，其中图2A示出了截面图，以及图2B示出了顶部图；
图3示出了依照本发明的可替换的实施例的半导体封装，其背面的导电层被形成在芯片的侧壁上；
图4，包括图4A到4C，示出了依照本发明的可替换的实施例的半导体封装，在该封装中芯片包含晶体管，其中，图4A示出了该封装的截面图，其中图4B和4C示出了在该可替换的实施例中的封装中的芯片的放大的截面图；
图5示出了依照本发明的可替换的实施例的半导体封装，在该半导体封装中在垂直二极管之上背面传导层使用夹片互连件来耦接至引线；
图6示出了依照本发明的可替换的实施例的半导体封装，在该半导体封装中晶体管的背面传导层使用夹片互连件来耦接至引线；
图7，包括图7A和7B，示出了依照本发明的实施例的焊接层被形成在大于重掺杂区的表面区域上的半导体封装，其中，图7A示出了截面图，图7B示出了顶部图；
图8，包括图8A和8B，示出了依照本发明的实施例的半导体封装，多个裸片被布置在该半导体封装中；
图9，其包括图9A和9B，示出了包括被安装至共同裸片焊盘的多个裸片的半导体封装的另一实施例；
图10示出了依照本发明的实施例的包含具有两个被布置在衬底25中的芯片的半导体封装；
图11示出了依照本发明的实施例的包含芯片的半导体封装，该芯片包括位于衬底正面和背面的高掺杂区；
图12示出了依照本发明的实施例的包含芯片的半导体封装，该芯片包括两个位于衬底中的高掺杂区。
具体实施方式
在当前的高竞争的市场中，为了系统的可靠性，有效的过压保护已经成为IC/ASIC设计中整合的一部分。现场故障被失望的客户所感受到，并且提升了保修退货的数目。忽略这个问题将严重地影响到公司的形象和利润。
然而，一些传统的做法仍然依赖于试验和错误尝试来设计保护器件。这将要求多个重新设计循环，例如，在符合性测试中。这些尝试提升了成本并且延迟了新电子产品推向市场的时间。
为了避免这些问题，制造者们遵循证明了在售器件的瞬态过压抗干扰性的工业标准。国际电工技术委员会(International Electrotechnical Commission，IEC)已经改良了瞬态可靠性标准，改良后的瞬态可靠性标准对于原始设备制造者具有最小的要求。已知的抗干扰性测试的基本标准有IEC6100-4-X标准。IEC标准中的三个涉及瞬态抗干扰保护器件。第一，IEC6100-4-2涉及ESD保护。IEC6100-4-4涉及电子快速瞬态/突发(ElectricalFast Transient/Burst，EFT)保护，以及IEC6100-4-5涉及浪涌抗干扰保护。换句话说，IEC6100-4-2与ESD抗干扰性相关，二IEC6100-4-4和IEC6100-4-5与瞬态抗干扰性相关。
IEC6100-4-5致力于电源线与数据线上的最苛刻的瞬态条件。这些是由电击和开关导致的瞬态。开关瞬态可能由供电系统开关、功率分布系统中的负载改变或短路错误条件所导致。雷击瞬态可能有直接的电子或由间接雷击所导致的电压或电流而产生。
IEC6100-4-5标准定义了瞬态进入点以及多个安装条件。该瞬态被根据产生给定波形并且具有指定的开路电压和源阻抗的产生器而定义。两个不同的浪涌波形被指定：一个是1.2 x 50μs开路电压波形，以及8 x 20μs短路电流波形。例如，该8 x 20μs短路电流波形具有从脉冲开端大约8μs的上升时间，并且在从脉冲开端大约20μs的时间达到最大电压的约50％。浪涌保护器件的对于该些瞬态的抗干扰性从而被使用标准的波形以标准的方式进行测量，该标准的波形被采用一组一致的过程被施加。
图1，包括图1A和1B，示出了浪涌保护器件的实施方式，其中图1A示出了浪涌保护电路的原理图，以及图1B示出了浪涌保护器件的电流电压关系。
如图1A所示，用于保护IEC6100-4-5浪涌的器件通常是钳位器件，其有效地移除该浪涌的能量。这些钳位器件被并联地添加到需要保护的设备。如图1B所示，该保护器件通过吸收高达峰值脉冲电流IPP的浪涌电流来限制电压超过指定值VCL(其为钳位电压)。该保护器件被设计为能承受峰值脉冲电流IPP，并且通过将浪涌电压(VCL)限制低于所保护的器件的最大容许电压。使用IEC标准作为示例，语句该标准，通过标准测试的保护设备必须具有额定高于所施加的浪涌电流的峰值脉冲电流(IPP)，例如，8/20μs浪涌。
然而，瞬态电压抑制(transient voltage suppression，TVS)二极管的性能可能因在器件的内部由该瞬态产生的热量严重地下滑，尤其是当承受多于一个脉冲或瞬态的时候。在通常的保护二极管中，芯片的阳极焊盘通过键合线和焊球连接至该封装的阳极引脚。然而，该有源区(在此热量被产生)通过衬底的厚度与热沉分开。进一步，因为电流大量围绕焊球聚集，在焊球处产生了大量的热。因此，焊球可能会故障(例如，熔化)，即使有源区的半导体区没有故障。
本发明的实施例通过使用通常的浪涌保护器件来有效地将热量从保护器件移除，解决了具有这些问题和其他问题。进一步，本发明的实施例也有助于减少电流的聚集。
图2，包括图2A和2B，示出了依照本发明的实施例的半导体封装，其中图2A示出了截面图，以及图2B示出了顶部图。
参考图2A，芯片100被布置在引线框的裸片焊盘200上。引线框10还包括引线30，芯片100耦接至引线30。在各种实施例中，芯片100包括二极管，例如，具有p/n节的P/N二极管。在一个或多个实施例中，该二极管是齐纳二极管。在不同的实施例中，芯片100是浪涌保护器件。
例如，在一个或多个实施例中，芯片100包括埋置在衬底25中的重掺杂区70。在一个实施例中，衬底25可以包括半导体晶片，譬如硅镜片。在其他实施例中，例如，衬底25可以包括包含合金的其他半导体材料，该合金譬如是锗化硅SiGe、碳化硅SiC或化合半导体材料(譬如，砷化镓GaAs、磷化铟InP、砷化铟InAs、氮化镓GaN、蓝宝石sapphire、绝缘体上硅(Silicon on insulation))。在一个或多个实施例中，衬底25可以包括一个或多个外延层。
在多个实施例中，芯片100是分立器件。例如，在一个或多个实施例中，芯片100是垂直器件。在一些实施例中，芯片100是晶体管。在一个或多个实施例中，芯片100是垂直二极管。在特别的实施例中，芯片100是垂直的齐纳二极管。
在一个实施例中，重掺杂区70包括n+区，并且衬底25包括p类型掺杂。在另外实施例中，重掺杂区70包括p+区，而衬底25包括n类型掺杂。在多个实施例中，重掺杂区70包括约109cm-3的掺杂量。在一个或多个实施例中，重掺杂区70包括约1019cm-3到1020cm-3的掺杂量。
在不同实施例中，衬底25包括至多1018cm-3的掺杂量。在一个或多个实施例中，衬底25包括约1015cm-3到1018cm-3的掺杂量，以及约1016cm-3到1017cm-3的掺杂量(在一个实施例中)。
在一个或多个实施例中，衬底25和重掺杂区70间的p/n结处的衬底中的净掺杂量与重掺杂区中的净掺杂量的比至少为1:100，以及在一些实施例中为约1:100到1:10000。
因此，在瞬态期间，重掺杂区70和衬底25之间的p/n结形成了热产生区，因为其在保护器件中是最高的电阻路径。
在不同的实施例中，重掺杂区70的厚度小于衬底25的厚度的十分之一。在一个或多个实施例中，重掺杂区70的厚度为约0.05μm到约1μm。
金属焊盘71被布置在重掺杂区70上以接触该重掺杂区70.金属焊盘71可以包括铝、铜、金属氮化物(譬如氮化钛)，或金属硅化物(在不同的实施例中)。
使用焊接层60，芯片100被附接至引线框10的裸片焊盘中。特别低，焊接层60被形成，从而不会使得芯片100短路。例如，焊接层60并不接触沉底。因为焊接层60利用金属焊盘71选择性地附接，所以这是有利的。相反的，其他类的附接方法，譬如胶，不是选择性地，因此附接到其他区和衬底的侧壁。
在一个或多个实施例中，使用焊接层60代替粘合剂或糊剂来附接芯片100到裸片焊盘20有助于最小化短路的形成。焊接层60在芯片100上的位置能被精确地控制而无需形成任何其他悬伸的部分。
在不同的实施例中，焊接层60可以包括不同的焊接材料，例如，银、锡、铅、铋、铟、锑和镉。例如，焊接层60可以包括双焊料合金(譬如，锡-银合金、锡-锑合金、锡-铟合金、锡-铋合金、铅-铟合金，以及铅-铋合金)。在其他实施例中，焊接层60可以包括三元合金，譬如锡-铅-银合金、锡-铅-铋合金、锡-铅-铟合金。
导电层80被布置在芯片100的衬底上。在不同的实施例中，导电层80可以包括一个或多个金属层。在不同的实施例中，导电层80包括铝。在可替换的实施例中，导电层80包括铜。在另外的实施例中，导电层80包括金属硅化物。在另外的实施例中，导电层80包括金属氮化物。在一个或多个实施例中，导电层80可以包括被配置为线键合的材料。
导电层80被耦接至引线框10的引线30。在一个或多个实施例中，导电层80可以通过焊线90来被耦接，其可以使用焊球40来被线键合。
在一个或多个实施例中，焊线90可以包括铝。在可替换的实施例中，焊线90可以包括铜。在一种情况下，这种焊线90的厚度可以是约10μm到约100μm。在另外的情形中，焊线90可以包含金。在该种情形下，这种金线的厚度可以是约10μm到约100μm。在不同的实施例中，球键合或楔形键合可以被用来附接焊线90。
包括裸片焊盘20的引线框10和沿芯片100的引线30被封装在密封剂50中。密封剂50提供了机械支持以及在芯片100上的密封。
在一个实施例中，密封剂50包括模制化合物。在其他实施例中，其他材料可以用作密封的材料。如果是模制化合物，密封剂50可以采用压缩模塑法、注射成型、粒化成型、粉料模塑或液态成型来被应用。如果必须的话，在使用密封剂50后，固化过程可以被执行。
图2B示出了依据本发明实施例的半导体封装的底部视图。
如图2B所示，芯片被布置在裸片焊盘20上。该焊接层60被布置在重掺杂区70之下。该多个引线包括第一引线30A和第二引线30B。
如图2B所示，焊接层60具有小于重掺杂区70的表面区域的第一主表面S60，该重掺杂区70具有第二主表面S70。进一步，重掺杂区70的第二主表面S70被设计为小于芯片100的总表面面积。第一引线30A和第二引线30B的位置在不同的实施例中可以不同。
在不同的实施例中，芯片100的设计是散热效应和器件性能的折中，芯片100的设计包括重掺杂区70的厚度、掺杂、表面区域，焊接层60的厚度、表面区域。
有利地，使用本发明的实施例，至此形成的浪涌保护器件因是十分稳健的。例如，因为在重掺杂区70和衬底25之间形成的p/n结与焊接层60邻近，在二极管中产生的热被有效地耗散。这是由于PN结与焊接层60的极为贴近，焊接层60与裸片焊盘20耦接，形成了散热器的一部分。
另外，上覆盖衬底25有助于实现通过PN结二极管的电流的均匀流动。因此，避免了能够导致非均匀产生热的电流聚集。
作为额外的益处，低掺杂衬底25像与该二极管串联连接的电阻器。因此，这导致了在衬底25上的电压下降。因此，在PN结二极管处的有效电压被减少，由于在来自浪涌的所施加的电压和齐纳二极管的钳位电压之间的更高的冗余，这增加了PN结二极管的鲁棒性。
相应地，使用本发明的实施例，更高的能量瞬态被安全地耗散。
图3示出了依照本发明的可替换的实施例的半导体封装，其背面的导电层被形成在芯片的侧壁上。
该实施例描述了背面导电层80可以被形成在芯片100的侧壁上。然而，由于焊接层60和重掺杂区70被形成在芯片的全部表面区域中，背面导电层80并不接触焊接层60或重掺杂区70，其将使芯片100短路。
图4，包括图4A到4C，示出了依照本发明的可替换的实施例的半导体封装，在该封装中芯片包含晶体管，其中，图4A示出了该封装的截面图，其中图4B和4C示出了在该可替换的实施例中的封装中的芯片的放大的截面图。
参考图4A，芯片100包括具有位于芯片100前侧的源/漏接触110、栅接触130的晶体管。背侧接触150被布置在芯片100的背侧。源/漏接触110可以被耦接至该晶体管的源或漏区，而背侧接触150可以被耦接至对应的漏或源区，其是被源/漏接触110接触的区域的背面。在一个实施例中，源/漏接触110被耦接至源区。
在不同的实施例中，芯片100可以包括横向或垂直沟道区。沟道区距离芯片100的前侧比距离芯片100的后侧更近。例如，在一个或多个实施例中，该沟道距第一侧为第一距离，距第二侧为第二距离，例如，在一实施例中，第一距离是第二距离的至少十倍。横向的沟道区在一实施例中可以是表面区。例如，沟道区可以被形成在栅区之下，如同在平面场效应管中。可替换地，沟道区可以被垂直地形成邻近并沿着沟槽栅，沟道区自第一侧延伸进入衬底。由于更紧密的沟道区，自衬底25的穿过第一侧的热耗散被极大地增强。
引线框10包括穿过焊线90和焊球40耦接至背面接触150的第一引线30A。源/漏接触110通过第一焊接层120被耦接至裸片焊盘。第二引线30B通过第二焊接层140被耦接至栅接触130。
晶体管包括与朝向裸片焊盘20的那个侧面接近的沟道区。在不同的实施例中，沟道区可以是横向的沟道，其与芯片100的全表面区域S100平行。可替换地，在其它实施例中，沟道区可以是垂直的沟道，并且可以垂直于芯片100的全表面区域S100。
在不同的实施例中，芯片100是分立的垂直器件，其可以是场效应管，绝缘栅双极性晶体管，双极性晶体管，结场效应晶体管。在不同的实施例中，晶体管中较大电阻区(热产生区)更接近朝向裸片焊盘20的侧面以提升热转移效应。
图4B和4C示出了芯片100的可替换的实施例。
在图4B的实施例中，芯片100是垂直场效应晶体管。例如，该晶体管包括耦接至源/漏接触110的源区以及耦接至背侧接触150的漏区。另外，栅极被布置在衬底25之上并且被耦接至栅接触130。沟道区在栅之下横向地形成。
在图4C中描述的可替换的实施例中，芯片100是垂直沟槽场效应晶体管。在该实施例中，晶体管包括耦接至源/漏接触110的源区以及耦接至背侧接触150的漏区。另外，栅极被布置在衬底25中的沟槽中并且被耦接至栅接触130。沟道区邻近沟槽栅形成。
图5示出了依照本发明的可替换的实施例的半导体封装，在该半导体封装中在垂直二极管之上背面传导层使用夹片互连件来耦接至引线。
在不同的实施例中，被布置在芯片100的衬底25的背侧上的背侧导电层80可以使用任何合适的类型的互连件来耦接至引线。例如，为了实现高电流能力，夹片互连件190可以在一些实施例中使用。夹片互连件190具有比焊线更低的电阻，并且因此较少受因电压浪涌而导致的发热和故障。在其它实施例中，互连件可以试试金属片、带、电镀互连件以及其它。
图6示出了依照本发明的可替换的实施例的半导体封装，在该半导体封装中晶体管的背面传导层使用夹片互连件来耦接至引线。
在该实施例中，被耦接至晶体管源或漏区的背侧接触150使用夹片互连件190来被耦接至引线30。
图7，包括图7A和7B，示出了依照本发明的实施例的焊接层被形成在大于重掺杂区的表面区域上的半导体封装，其中，图7A示出了截面图，图7B示出了顶部图。
参考图7A和7B，芯片100主表面的前侧被隔离区310覆盖。重掺杂区70形成在隔离区310之间。焊接层60被形成并覆盖重掺杂区70的全部以及隔离区310的一些部分。因此，焊接层60提供了改良的与重掺杂区70的接触，但是同时不与衬底25或来自背侧导电层80的任何的悬置金属。与焊接层60的改良接触改良了(减少了)电阻和热阻。
图8，包括图8A和8B，示出了依照本发明的实施例的半导体封装，多个裸片被布置在该半导体封装中。
图8A示出了一实施例，其中，第一裸片100A和第二裸片100B被布置在分离的裸片焊盘20上。第一裸片100A和第二裸片100B中的每个均包括重掺杂区70并且通过焊接层60被耦接至对应的裸片焊盘20。进一步，使用焊线90或其它互连件(譬如夹片)，第一裸片100A和第二裸片100B被耦接至相应的引线30。
图8B示出了一可替换的实施例，其中，第一裸片100A上的背侧导电层80和第二裸片100B上的背侧导电层80被耦接至相同的引线。因此，两个裸片100A和100B通过至少一个引线被耦接在一起。在进一步的实施例中，第一裸片焊盘10A也可以被耦接至第二裸片焊盘10B，从而第一裸片100A与第二裸片100B并联。可替换地，在一些实施例中，第一裸片100A和第二裸片100B可以具有相反的掺杂。例如，在一个实施例中，第一裸片100A可以具有埋置在P型衬底25中的n+重掺杂区70，同时第二裸片100B可以具有埋置在n型衬底25中的p+重掺杂区70。因此，双向的保护器件可以在一个封装中形成。
图9，其包括图9A和9B，示出了包括被安装至共同裸片焊盘的多个裸片的半导体封装的另一实施例。
在图9A的实施例中，第一裸片100A的重掺杂区70和第二裸片100B的重掺杂区70通过共同的裸焊盘20相耦接。第一裸片100A可以与第二裸片100B类似或可以相反地掺杂。
图9B示出了可替换的实施例，其示出了被安装至裸片盘20的齐纳二极管和晶体管。
图10示出了依照本发明的实施例的包含具有两个被布置在衬底25中的芯片的半导体封装。
在一实施例中，芯片100包括具有形成第一二极管200A的第一重掺杂区70A和衬底25的一部分。芯片100还包括具有形成第二二极管200B的第二重掺杂区70B和衬底25的另一部分。该第一二极管200A可以通过第一焊接层60A被耦接至第一裸片焊盘20A，并且该第二二极管200B可以通过第二焊接层60B被耦接至第二裸片焊盘20B。
图11示出了依照本发明的实施例的包含芯片的半导体封装，该芯片包括位于衬底正面和背面的高掺杂区。
参考图11，衬底25包括在之前实施例中描述的布置在衬底25中的重掺杂区70。进一步，衬底25可以包括被布置在衬底25的相反的表面的第二重掺杂区410。在一个或多个实施例中，第二重掺杂区410与重掺杂区70具有相同的掺杂类型。可替换地，在一些实施例中，第二重掺杂区410具有与衬底25相同的掺杂类型。在这种实施例中，第二重掺杂区410提供了至背侧导电层80的低电阻接触。
图12示出了依照本发明的实施例的包含芯片的半导体封装，该芯片包括两个位于衬底中的高掺杂区。
参考图12，半导体封装包括重掺杂区70、基区35以及第二重掺杂区410。在不同的实施例中，重掺杂区70和第二重掺杂区410具有相同的掺杂类型，同时基区35具有相反的掺杂类型，从而重掺杂区70、基区35以及第二重掺杂区410形成了晶体管。衬底25可以包括与第二重掺杂区410相同的掺杂类型。
实施例的修改包括形成场效应晶体管和绝缘栅双极性晶体管。
如在不同的实施例中所描述的，包含金属的材料例如可以是纯金属、金属合金、金属化合物、金属间化合物以及其它，即任何包括金属原子的材料。例如，铜可以是纯铜或任何包含铜的材料，譬如是，但不限制为铜合金、铜化合物、铜金属间化合物、包含铜的绝缘体，以及包含铜的半导体。
虽然本发明已参考示出的实施例进行了描述，本具体实施方式并不旨在被理解为限制意义。通过参考本具体实施方式，示出实施例的各种修改和结合以及本发明的其他实施例对于本领域的技术人员是显而易见的。图2-12中所描述的作为例证的实施例可彼此结合。因此，所附权利要求旨在包含任何此种修改或实施例。

Claims (17)

1.一种半导体封装，包括：
裸片焊盘；
被布置于所述裸片焊盘之上的P/N二极管，其中所述P/N二极管包括布置于衬底中的具有第一掺杂类型的第一掺杂区，所述衬底具有与所述第一掺杂类型相反的第二掺杂类型，其中所述第一掺杂区被布置在朝向所述裸片焊盘的第一侧面；以及
在所述第一掺杂区的将所述P/N二极管与所述裸片焊盘连接的焊接层；以及
金属覆盖层，布置于所述P/N二极管的第二侧面之上，并且覆盖所述衬底的主表面的全部和所述衬底的侧壁的一部分。
2.如权利要求1所述的封装，进一步包括：
与所述裸片焊盘隔离的引线；以及
将所述金属覆盖层耦接至所述引线的互连件。
3.如权利要求1所述的封装，
其中朝向所述裸片焊盘的所述第一掺杂区的厚度小于所述衬底的厚度的十分之一。
4.如权利要求1所述的封装，进一步包括：
被布置于所述P/N二极管和所述裸片焊盘之上的密封剂。
5.如权利要求1所述的封装，
其中所述第一掺杂区具有沿所述衬底的主表面的第一表面区域，并且其中所述第一表面区域小于沿所述衬底的主表面的所述衬底的全部表面。
6.如权利要求5所述的封装，
其中所述焊接层具有沿所述衬底的所述主表面的第二表面区域，并且其中所述第二表面区域不同于所述第一表面区域。
7.如权利要求5所述的封装，
其中所述焊接层具有第二表面区域，其中所述第二表面区域大于所述第一表面区域。
8.一种半导体封装，包括：
裸片焊盘；
被布置为与所述裸片焊盘邻近的引线；
被布置在所述裸片焊盘之上的晶体管，所述晶体管包括朝向所述裸片焊盘的第一侧面和背离所述裸片焊盘的第二侧面，所述晶体管包括在所述第一侧面的第一源/漏接触区和栅接触区，所述晶体管还包括在所述第二侧面的第二源/漏区；以及
将所述第一源/漏接触区与所述裸片焊盘相连接的位于所述第一侧面的第一焊接层；以及
将所述栅接触区与所述引线连接的位于所述第一侧面的第二焊接层。
9.如权利要求8所述的封装，进一步包括：
沟道区，其中所述沟道与所述第一侧面相距第一距离并且与所述第二侧面相距第二距离，其中所述第一距离为所述第二距离的至少十倍。
10.如权利要求9所述的封装，其中所述沟道区被布置在所述第一侧面的主表面上。
11.如权利要求9所述的封装，其中所述沟道区被沿自所述第一侧面延伸的沟槽栅定向。
12.如权利要求8所述的封装，进一步包括：
被布置于所述晶体管和所述裸片焊盘之上的密封剂。
13.如权利要求8所述的封装，进一步包括：
被布置在所述裸片焊盘之上的P/N二极管，其中所述P/N二极管包括布置于衬底中的具有第一掺杂类型的第一掺杂区，所述衬底具有与所述第一掺杂类型相反的第二掺杂类型，其中所述第一掺杂区被布置成朝向所述裸片焊盘；以及
将所述P/N二极管与所述裸片焊盘连接的位于所述第一掺杂区的第三焊接层。
14.一种半导体封装，包括：
裸片焊盘；
保护器件，被布置在所述裸片焊盘之上，并且具有朝向所述裸片焊盘的第一主表面，其中所述保护器件包括被布置在衬底中的第一热产生区，其中所述第一热产生区被布置在朝向所述裸片焊盘的第一侧面，其中所述第一热产生区被布置在所述保护器件的所述第一主表面的中心部分中，并且由被布置在所述第一主表面的外围区的隔离区围绕，其中所述第一热产生区朝向所述裸片焊盘的中心部分并且与所述裸片焊盘的中心部分重叠，并且所述隔离区朝向所述裸片焊盘的外围区并且与所述裸片焊盘的外围区重叠；以及
将所述保护器件与所述裸片焊盘连接的位于所述第一热产生区的焊接层，其中所述焊接层与所述第一热产生区的暴露表面的全部和所述隔离区的一部分重叠。
15.如权利要求14所述的封装，进一步包括：
被布置在所述保护器件的第二侧面之上的金属覆盖层。
16.如权利要求14所述的封装，进一步包括：
其中所述第一热产生区的厚度小于所述衬底的厚度的十分之一。
17.如权利要求14所述的封装，进一步包括：
被布置在所述保护器件和所述裸片焊盘之上的密封剂。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018004242A1 (ko) * 2016-06-29 2018-01-04 주식회사 아모텍 전기적 과부하 보호소자
US10825757B2 (en) * 2016-12-19 2020-11-03 Nexperia B.V. Semiconductor device and method with clip arrangement in IC package
CN107731772B (zh) * 2017-09-13 2020-08-04 北京无线电测量研究所 一种楔形键合引线加固结构和加固方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140702A (en) * 1996-05-31 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
CN102646670A (zh) * 2011-05-02 2012-08-22 成都芯源系统有限公司 半导体器件及其制作方法
CN102934348A (zh) * 2010-05-27 2013-02-13 罗姆股份有限公司 电子电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3343255A (en) * 1965-06-14 1967-09-26 Westinghouse Electric Corp Structures for semiconductor integrated circuits and methods of forming them
JPH05152574A (ja) 1991-11-29 1993-06-18 Fuji Electric Co Ltd 半導体装置
JP3685585B2 (ja) * 1996-08-20 2005-08-17 三星電子株式会社 半導体のパッケージ構造
JP2002368218A (ja) 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2004111745A (ja) * 2002-09-19 2004-04-08 Toshiba Corp 半導体装置
JP2005057235A (ja) 2003-07-24 2005-03-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路
JP2006049341A (ja) * 2004-07-30 2006-02-16 Renesas Technology Corp 半導体装置およびその製造方法
US6998650B1 (en) * 2005-03-17 2006-02-14 Jiahn-Chang Wu Replaceable light emitting diode module
US20070080360A1 (en) * 2005-10-06 2007-04-12 Url Mirsky Microelectronic interconnect substrate and packaging techniques
JP5232367B2 (ja) * 2006-07-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置
US8188596B2 (en) * 2007-02-09 2012-05-29 Infineon Technologies Ag Multi-chip module
US8314438B2 (en) * 2008-03-25 2012-11-20 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and cavity in bump
US8481368B2 (en) 2008-03-31 2013-07-09 Alpha & Omega Semiconductor, Inc. Semiconductor package of a flipped MOSFET and its manufacturing method
US8168490B2 (en) * 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
JP5503897B2 (ja) * 2009-05-08 2014-05-28 三菱電機株式会社 半導体装置
US8637981B2 (en) * 2011-03-30 2014-01-28 International Rectifier Corporation Dual compartment semiconductor package with temperature sensor
US8853707B2 (en) * 2011-05-04 2014-10-07 International Rectifier Corporation High voltage cascoded III-nitride rectifier package with etched leadframe
JP2012248736A (ja) 2011-05-30 2012-12-13 Sanken Electric Co Ltd 半導体装置
DE102013104949B3 (de) * 2013-05-14 2014-04-24 Semikron Elektronik Gmbh & Co. Kg Leistungselektronische Schalteinrichtung und Anordnung hiermit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140702A (en) * 1996-05-31 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
CN102934348A (zh) * 2010-05-27 2013-02-13 罗姆股份有限公司 电子电路
CN102646670A (zh) * 2011-05-02 2012-08-22 成都芯源系统有限公司 半导体器件及其制作方法

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