DE102015104372B4

DE102015104372B4 - Schutzvorrichtungen

Info

Publication number: DE102015104372B4
Application number: DE102015104372.6A
Authority: DE
Inventors: Josef Dietl; Andre Schmenn; Damian Sojka
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2014-03-25
Filing date: 2015-03-24
Publication date: 2024-05-02
Anticipated expiration: 2035-03-25
Also published as: CN104952823A; CN104952823B; KR101657885B1; US9437589B2; KR20150111320A; DE102015104372A1; US20150279833A1

Abstract

Gehäuse für Halbleiter, umfassend:einen Chipträger (20, 20A, 20B);eine P/N-Diode, die über dem Chipträger (20, 20A, 20B) angeordnet ist, wobei die P/N-Diode einen ersten dotierten Bereich (70) mit einer ersten Dotierungsart aufweist, die in einem Substrat (25) mit einer zweiten Dotierungsart, die der ersten Dotierungsart entgegengesetzt ist, angeordnet ist, wobei der erste dotierte Bereich an einer ersten Seite angeordnet ist, die dem Chipträger (20, 20A, 20B) zugewandt ist; undeine Lötmittelschicht (60) an dem ersten dotierten Bereich (70), die die P/N-Diode mit dem Chipträger (20, 20A, 20B) verbindet,wobei der erste dotierte Bereich (70) eine erste Oberflächenfläche (S70) entlang einer Hauptoberfläche des Substrats (25) aufweist, und wobei die erste Oberflächenfläche (S70) kleiner als die Gesamtfläche des Substrats (25) entlang der Hauptoberfläche des Substrats (25) ist, wobei die Lötmittelschicht (60) eine zweite Oberflächenfläche (S60) entlang der Hauptoberfläche des Substrats (25) aufweist, wobei sich die zweite Oberflächenfläche (S60) von der ersten Oberflächenfläche (S70) unterscheidet.

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft allgemein Halbleitergehäuse (Engl.: „package“) und in manchen Ausführungsformen von Schutzvorrichtungen.
Hintergrund
Elektrische Überlastung (Electrical Overstress - EOS) wird als Aussetzen einer Vorrichtung oder einer integrierten Schaltung (Integrated Circuit - IC) einem Strom oder einer Spannung über ihre maximalen Grenzwerte hinaus angesehen. EOS kann aufgrund von Spannungsüberhöhungen auftreten, die zu äußerst destruktiven Strömen führen.
Eine Art von EOS ist eine elektrostatische Entladung (ESD), die als Übertragung von elektrostatischer Ladung zwischen Körpern oder Oberflächen bei unterschiedlichem elektrostatischem Potential bekannt ist. ESD kann aufgrund einer plötzlichen Entladung einer Ladung von einem geladenen Körper auftreten. Die ESD tritt ein, wenn unterschiedlich geladene Objekte nahe zueinander gebracht werden oder wenn das Dielektrikum zwischen ihnen durchschlägt, wobei häufig ein sichtbarer Funken entsteht. ESD ist ein Hochstromereignis im typischen Bereich von 0,1 A bis 30 A in einem sehr kurzen Zeitraum von 1 ns bis 200 ns.
Eine andere Art von EOS betrifft schnelle transiente Stoßspannungen. Die stärksten Transienten betreffen Blitze und industrielle Überspannungen. Transiente Überspannungsereignisse sind üblicherweise von kurzer Dauer, von mehreren Mikrosekunden bis einigen Millisekunden, aber länger als ESD-Ereignisse. Wellenformen von transienten Stoßspannungen können schwingend oder impulsiv sein. Die Wellenformen haben typischerweise eine ansteigende Wellenfront, üblicherweise in der Größenordnung von 0,5 µs bis 10 µs. Transiente Überspannungen können von 1 kV bis 50 kV reichen.
Transiente Stoßspannungen gelangen typischerweise durch Stromleitungen in die Vorrichtungen und können aufgrund von Schalt- und Blitztransienten entstehen. Solche Stromleitungstransienten können im Stromsystem aufgrund von Ereignissen wie Stromausfall, ausgelöstem Schutzschalter, Lastumschaltung, Kondensatorbankumschaltung, Gerätefehlern und anderen erzeugt werden. Blitzereignisse können direkt hohe Ströme einspeisen und Überspannungen erzeugen. Blitz kann jedoch auch zu indirekten Wirkungen führen. Zum Beispiel können Blitzeinschläge an den Leitern außerhalb und/oder innerhalb eines Gebäudes Spannungen/Ströme herbeiführen. Blitze können auch Auswirkungen auf Erdstromflüsse haben, die sich aus nahe gelegenen Entladungen direkt zur Erde ergeben, die in die gemeinsamen Massebahnen des Erdungssystems der Vorrichtung gekoppelt werden.
Ein Überspannungsschutz (oder Überspannungsunterdrücker) ist eine Vorrichtung, die zum Schutz empfindlicher elektrischer Vorrichtungen vor transienten Stoßspannungen gestaltet ist. Zum Beispiel kann ein Überspannungsschutz zur Begrenzung der Spannung gestaltet sein, die einer elektrischen Vorrichtung zugeleitet wird, entweder durch Blockieren oder durch Kurzschluss zur Masse sämtlicher unerwünschter Spannungen über einem sicheren Schwellenwert. Daher haben Überspannungsschutzvorrichtungen Kenndaten oder Betriebsarten, über die hinaus sie nicht wie beabsichtigt funktionieren. Verbesserungen in Betriebsbedingungen führen jedoch zu einer verbesserten Funktionalität, die sich in einer höheren Gewinnspanne und/oder höheren Produktumsätzen zeigt.
Die US 2012 / 0 248 564 A1 offenbart eine Gehäuse für Halbleiter mit einer P/N-Diode auf einem Chipträger, wobei ein dotierter Bereich der P/N-Diode über ein Lötmittel mit einem Chipträger verbunden ist.
Die DE 42 35 175 A1 offenbart eine Kombination aus einem Diodenchip und einem Transistorchip.
Die DE 10 2004 035 788 A1 offenbart einen Transistor mit eingebauter Freilaufdiode.
Es ist daher eine Aufgabe, Gehäuse (Packages) für Halbleiter mit verbesserten Schutzvorrichtungen bereitzustellen.
Kurzdarstellung der Erfindung
Es werden Gehäuse nach Anspruch 1, 2, 7 oder 8 bereitgestellt. Die Unteransprüche definieren weitere Ausführungsformen.
Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Gehäuse für Halbleiter einen Chipträger (Engl.: „die paddle“) und eine P/N-Diode, die über dem Chipträger angeordnet ist. Die P/N-Diode weist einen ersten dotierten Bereich mit einer ersten Dotierungsart auf, die in einem Substrat mit einer zweiten Dotierungsart, die der ersten Dotierungsart entgegengesetzt ist, angeordnet ist. Der erste dotierte Bereich ist an einer ersten Seite angeordnet, die dem Chipträger zugewandt ist. Eine Lötmittelschicht an dem ersten dotierten Bereich verbindet die P/N-Diode mit dem Chipträger. Der erste dotierte Bereich weist eine erste Oberflächenfläche entlang einer Hauptoberfläche des Substrats auf, wobei die erste Oberflächenfläche kleiner als die Gesamtfläche des Substrats entlang der Hauptoberfläche des Substrats ist, wobei die Lötmittelschicht eine zweite Oberflächenfläche entlang der Hauptoberfläche des Substrats aufweist, wobei sich die zweite Oberflächenfläche von der ersten Oberflächenfläche unterscheidet oder größer ist als die erste Oberflächenfläche.
Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung umfasst ein Gehäuse für Halbleiter einen Chipträger, einen Leiter, der nahe dem Chipträger angeordnet ist, und einen Transistor, der über dem Chipträger angeordnet ist. Der Transistor umfasst einen ersten Source/Drain-Kontaktbereich und einen Gate-Kontaktbereich an einer ersten Seite. Der Transistor umfasst ferner einen zweiten Source/Drain-Bereich an einer zweiten Seite gegenüber der ersten Seite. Eine erste Lötmittelschicht an der ersten Seite verbindet den ersten Source/Drain-Kontaktbereich mit dem Chipträger. Eine zweite Lötmittelschicht an der ersten Seite verbindet den Gate-Kontaktbereich mit dem Leiter.
Die erste Source/Drain-Region und/oder die Gate-Region weist eine erste Oberflächenfläche entlang einer Hauptoberfläche des Substrats auf, wobei die erste Oberflächenfläche kleiner als die Gesamtfläche des Substrats entlang der Hauptoberfläche des Substrats ist,
wobei die erste und/oder zweite Lötmittelschicht eine zweite Oberflächenfläche entlang der Hauptoberfläche des Substrats aufweist, wobei sich die zweite Oberflächenfläche der ersten und/oder zweiten Lötmittelschicht von der entsprechenden ersten Oberflächenfläche der ersten Source/Drain-Region und/oder der Gate-Region unterscheidet oder größer ist als die erste Oberflächenfläche.
Kurze Beschreibung der Zeichnungen
Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen, in welchen:

1, die 1A und 1B enthält, die Ausführung von Überspannungsschutzvorrichtungen darstellt, in deren Kontext Ausführungsbeispiele der vorliegenden Erfindung einsetzbar sind, wobei 1A eine schematische Darstellung einer Überspannungsschutzschaltung darstellt und 1B eine Strom-Spannung-Beziehung einer Überspannungsschutzvorrichtung darstellt;
2, die 2A und 2B enthält, ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, wobei 2A eine Querschnittsansicht und 2B eine Draufsicht darstellt;
3 ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, in der die rückseitige leitende Schicht an Seitenwänden des Chips gebildet ist;
4, die 4A bis 4C enthält, ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, in welcher der Chip einen Transistor aufweist, wobei 4A die Querschnittsansicht des Gehäuses darstellt, während 4B und 4C eine vergrößerte Querschnittsansicht eines Chips innerhalb des Gehäuses in alternativen Ausführungsformen darstellen;
5 ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, in der die rückseitige leitende Schicht über einer vertikalen Diode an Leiter mit Clipverbindungen gekoppelt ist;
6 ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, in der die rückseitige leitende Schicht eines Transistors an Leiter mit Clipverbindungen gekoppelt ist;
7, die 7A und 7B enthält, ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt, in der die Lötmittelschicht über einer Oberfläche gebildet ist, die größer als die stark dotierte Region ist, wobei 7A eine Querschnittsansicht darstellt und 7B eine Draufsicht darstellt;
8, die 8A und 8B enthält, ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, in der mehrere Nacktchips (dies) innerhalb eines Gehäuses platziert sind;
9, die 9A und 9B enthält, eine weitere Ausführungsform eines Halbleitergehäuses darstellt, die mehrere Nacktchips aufweist, die auf einem gemeinsamen Chipträger montiert sind; und
10 ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, die einen Chip aufweist, wobei mindestens zwei Vorrichtungen in einem Substrat 25 angeordnet sind;
11 ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, die einen Chip aufweist, der eine stark dotierte Region sowohl an der Vorder- wie auch Rückseite des Substrats enthält; und
12 ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung darstellt, die einen Chip aufweist, der zwei stark dotierte Regionen in dem Substrat enthält.

Ausführliche Beschreibung von veranschaulichenden Ausführungsformen
In den derzeitigen stark konkurrierenden Märkten ist ein wirksamer Überspannungsschutz ein integraler Bestandteil eines IC/ASIC-Designs für eine Systemzuverlässigkeit geworden. Ein Feldausfall wird von Kunden als schlechte Qualität wahrgenommen und erhöht die Anzahl von Rückgaben unter Garantie. Dieses Thema zu übersehen, kann Image und Rentabilität einer Firma ernsthaft schädigen.
Einige herkömmliche Strategien beruhen jedoch noch immer auf empirischen Praktiken in der Gestaltung von Schutzvorrichtungen. Dies kann mehrere Neukonstruktionsschleifen zum Beispiel während der Konformitätsprüfung beinhalten. Solche Praktiken erhöhen Kosten und verzögern die Zeit bis zur Marktreife neuer elektronischer Produkte.
Zur Vermeidung solcher Probleme folgen Hersteller Industriestandards, die die Immunität gegen eine transiente Überspannung der verkauften Vorrichtung bestätigen. Die Internationale Elektrotechnische Kommission (International Electrotechnical Commission - IEC) hat Standards einer Transientenimmunität entwickelt, die zu Minimalanforderungen für Originalgerätehersteller geworden sind. Die grundlegenden Standards für eine Immunitätstestung sind als IEC 61000-4-X Standards bekannt. Drei der IEC-Standards behandeln Schutzvorrichtungen für eine Transientenimmunität. Erstens behandelt IEC-61000-4-2 einen Schutz vor elektrostatischer Entladung (ESD). IEC-61000-4-4 beschäftigt sich mit einem Schutz vor schnellen elektrischen Transienten/Störgrößen (Electrical Fast Transient/Burst - EFT), während IEC-61000-4-5 einen Überspannungsimmunitätsschutz behandelt. Mit anderen Worten, IEC-61000-4-2 betrifft eine ESD-Immunität, während IEC-61000-4-4 und IEC-61000-4-5 sich auf eine Transientenimmunität beziehen.
IEC-61000-4-5 befasst sich mit den schwersten Transientenbedingungen sowohl auf Strom- als auch Datenleitungen. Diese sind Transienten, die durch Blitzeinschläge und Schaltvorgänge verursacht werden. Umschalttransienten können das Ergebnis eines Stromsystemumschaltens, von Laständerungen in Stromverteilungssystemen oder Kurzschlussfehlerbedingungen sein. Blitztransienten können aus einem direkten Einschlag oder induzierten Spannungen und Strömen aufgrund eines indirekten Einschlags resultieren.
Der IEC-61000-4-5-Standard definiert einen Transienteneintrittspunkt und einen Satz von Installationsbedingungen. Die Transiente ist im Sinne eines Generators definiert, der eine bestimmte Wellenform erzeugt und eine spezifizierte Leerlaufspannung und Quellenimpedanz hat. Zwei verschiedene Überspannungswellenformen sind spezifiziert: eine 1,2 × 50 µs Leerlaufspannungswellenform und eine 8 × 20 µs Kurzschlussstromwellenform. Zum Beispiel hat die 8 × 20 µs Kurzschlussstromwellenform eine Anstiegszeit von etwa 8 µs vom Beginn des Impulses und erreicht etwa 50% der Maximalspannung etwa 20 µs nach Beginn des Impulses. Eine Immunität der Überspannungsschutzvorrichtung gegenüber den Transienten wird somit unter Verwendung derartiger Wellenformen, die unter Verwendung eines konstanten Satzes von Prozeduren angelegt werden, standardisiert gemessen.
1, die 1A und 1B enthält, stellt die Ausführung von Überspannungsschutzvorrichtungen dar, in deren Kontext Ausführungsbeispiele der Erfindung einsetzbar sind, wobei 1A eine schematische Darstellung einer Überspannungsschutzschaltung darstellt und 1B eine Strom-Spannung-Beziehung einer Überspannungsschutzvorrichtung darstellt.
Wie in 1A dargestellt, sind die Vorrichtungen, die für einen Schutz vor IEC 61000-4-5 Überspannungen verwendet werden, eine Klemmvorrichtung, die die Überspannungsenergie effizient entfernt. Diese Klemmvorrichtungen werden der zu schützenden Vorrichtung parallel hinzugefügt. Wie in 1B dargestellt, begrenzt die Schutzvorrichtung die Spannung nur bis zu einem spezifizierten Wert V_CL, welcher die Klemmspannung ist, indem der Stoßstrom bis zu einem Spitzenimpulsstrom I_PP absorbiert wird. Die Schutzvorrichtung ist so gestaltet, dass sie dem Spitzenstoßstrom (I_PP) standhält und die Vorrichtung schützt, indem die Stoßspannung (V_CL) unter der maximal zulässigen Spannung der zu schützenden Vorrichtung begrenzt wird. Unter Verwendung der IEC-Standards als Beispiel muss eine Schutzvorrichtung, die den Test des Standards besteht, einen Spitzenimpulsnennstrom (I_PP) haben, der höher als der Stoßstrom ist, der gemäß dem Standard angelegt wird, zum Beispiel ein 8/20 µs Stoß.
Die Leistung von Dioden zur Unterdrückung transienter Spannungen (Transient Voltage Suppression - TVS) kann jedoch aufgrund von Wärme stark beeinträchtigt werden, die in der Vorrichtung durch die Transiente erzeugt wird, insbesondere, wenn sie mehr als einem Impulse oder mehr als einer Transiente ausgesetzt werden. In einer herkömmlichen Schutzdiode ist die Anodenkontaktstelle des Chips über einen Bonddraht und eine Lötmittelkugel mit dem Anodenstift des Gehäuses verbunden. Die aktive Region jedoch, wo die Wärme erzeugt wird, ist von der Wärmesenke durch die Dicke des Substrats getrennt. Ferner werden große Wärmemengen an der Lötmittelkugel erzeugt, da sich Strom um die Lötmittelkugel ansammelt. Folglich kann die Lötmittelkugel versagen (z.B. durch Schmelzen), selbst wenn die Halbleiterregion der aktiven Region nicht durchschlägt.
Ausführungsformen der vorliegenden Erfindung lösen diese und andere Probleme bei herkömmlichen Überspannungsschutzvorrichtungen durch effiziente Entfernung thermischer Energie aus der Schutzvorrichtung. Ferner helfen Ausführungsformen der vorliegenden Erfindung auch, eine Stromansammlung zu verringern.
2, die 2A und 2B enthält, stellt ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung dar. 2A stellt eine Querschnittsansicht dar und 2B stellt eine Draufsicht dar.
Unter Bezugnahme auf 2A ist ein Chip 100 über einem Chipträger 20 eines Stanzgitters 10 angeordnet. Das Stanzgitter 20 enthält auch einen Leiter 30, an den der Chip 100 gekoppelt ist. In verschiedenen Ausführungsformen weist der Chip 100 eine Diode auf, zum Beispiel eine P/N-Diode mit einem p/n-Übergang. In einer oder mehr Ausführungsformen ist die Diode eine Zener-Diode. In verschiedenen Ausführungsformen ist der Chip 100 eine Schutzvorrichtung.
Zum Beispiel weist der Chip 100 in einer oder mehr Ausführungsformen eine stark dotierte Region 70 auf, die in dem Substrat 25 eingebettet ist. In einer Ausführungsform kann das Substrat 25 einen Halbleiter-Wafer wie einen Silizium-Wafer aufweisen. In anderen Ausführungsformen kann das Substrat 25 andere Halbleitermaterialien aufweisen, einschließlich Legierungen, wie zum Beispiel SiGe, SiC oder Verbindungshalbleitermaterialien, wie GaAs, InP, InAs, GaN, Saphir, Silizium-auf-Isolierung (SOI). In einer oder mehr Ausführungsformen kann das Substrat 25 eine oder mehrere Epitaxieschichten aufweisen.
In verschiedenen Ausführungsformen ist der Chip 100 eine getrennte Vorrichtung. Zum Beispiel ist der Chip 100 in einer oder mehr Ausführungsformen eine vertikale Vorrichtung. In einigen Ausführungsformen ist der Chip 100 ein Transistor. In einer oder mehr Ausführungsformen ist der Chip 100 eine vertikale Diode. In einer besonderen Ausführungsform ist der Chip 100 eine vertikale Zener-Diode.
In einer Ausführungsform weist die stark dotierte Region (Bereich) 70 eine n+-Region auf, während das Substrat 25 eine Dotierung vom p-Typ aufweist. In einer anderen Ausführungsform weist die stark dotierte Region 70 eine p+-Region auf, während das Substrat 25 eine Dotierung vom n-Typ aufweist. In verschiedenen Ausführungsformen weist die stark dotierte Region 70 eine Dotierung von mindestens 10¹⁹ cm^-3 auf. In einer oder mehr Ausführungsformen weist die stark dotierte Region 70 eine Dotierung von etwa 10¹⁹ cm^-3 bis etwa 10²⁰ cm^-3 auf.
In verschiedenen Ausführungsformen weist das Substrat 25 eine Dotierung von höchstens 10¹⁸ cm^-3 auf. In einer oder mehr Ausführungsformen weist das Substrat 25 eine Dotierung von etwa 10¹⁵ cm^-3 bis etwa 10¹⁸ cm^-3 und etwa 10¹⁶ cm^-3 bis etwa 10¹⁷ cm^-3 in einer Ausführungsform auf.
In einer oder mehr Ausführungsformen ist das Verhältnis von Nettodotierung in dem Substrat am p/n-Übergang zwischen dem Substrat 25 und der stark dotierten Region 70 zur Nettodotierung in der stark dotierten Region mindestens 1:100 und etwa 1:100 bis etwa 1:10.000 in verschiedenen Ausführungsformen.
Somit bildet der p/n-Übergang zwischen der stark dotierten Region 70 und dem Substrat 25 eine Wärmeerzeugungszone während der Transienten, da er der Weg mit dem höchsten Widerstand in der Schutzvorrichtung ist.
In verschiedenen Ausführungsformen ist die Dicke der stark dotierten Region 70 geringer als ein Zehntel der Dicke des Substrats 25. In einer oder mehr Ausführungsformen ist die Dicke der stark dotierten Region 70 etwa 0,05 µm bis etwa 1 µm.
Eine Metallkontaktstelle 71 ist über der stark dotierten Region 70 zum Kontaktieren der stark dotierten Region 70 angeordnet. Die Metallkontaktstelle 71 kann in verschiedenen Ausführungsformen Aluminium, Kupfer, Metallnitrid, wie Titannitrid, oder ein Metallsilizid aufweisen.
Der Chip 100 ist an dem Chipträger 20 des Stanzgitters 10 unter Verwendung einer Lötmittelschicht 60 befestigt. Insbesondere ist die Lötmittelschicht 60 so gebildet, dass sie den Chip 100 nicht kurzschließt. Zum Beispiel kontaktiert die Lötmittelschicht 60 das Substrat nicht. Dies wird erleichtert, da die Lötmittelschicht 60 selektiv an der Metallkontaktstelle 71 befestigt ist. Im Gegensatz dazu sind andere Arten von Befestigungsverfahren, wie Klebstoff, nicht selektiv und haften daher an anderen Regionen wie auch an Seitenwänden des Substrats.
In einer oder mehr Ausführungsformen minimiert die Verwendung einer Lötmittelschicht 60 anstelle von Haftmitteln oder Pasten zur Befestigung des Chips 100 am Chipträger 20 in vorteilhafter Weise die Entstehung von Kurzschlüssen. Die Stelle der Lötmittelschicht 60 auf dem Chip 100 kann präzise kontrolliert werden, ohne überhängende Teile zu bilden.
In verschiedenen Ausführungsformen kann die Lötmittelschicht 60 verschiedene Lötmittelmaterialien aufweisen, zum Beispiel Silber, Zinn, Blei, Wismut, Indium, Antimon und Kadmium. Zum Beispiel kann die Lötmittelschicht 60 eine binäre Lötmittellegierung, wie Zinn-Silber, Zinn-Antimon, Zinn-Indium, Zinn-Wismut, Blei-Indium und Blei-Wismut, aufweisen. In weiteren Ausführungsformen kann die Lötmittelschicht 60 eine ternäre Legierung, wie Zinn-Blei-Silber, Zinn-Blei-Wismut, Zinn-Blei-Indium, aufweisen.
Die leitende Schicht 80 ist über das Substrat des Chips 100 angeordnet. In verschiedenen Ausführungsformen kann die leitende Schicht 80 eine oder mehrere Metallschicht(en) enthalten. In verschiedenen Ausführungsformen kann die leitende Schicht 80 Aluminium aufweisen. In alternativen Ausführungsformen kann die leitende Schicht 80 Kupfer aufweisen. In weiteren Ausführungsformen kann die leitende Schicht 80 ein Metallsilizid aufweisen. In zusätzlichen Ausführungsformen kann die leitende Schicht 80 Metallnitrid aufweisen. In einer oder mehr Ausführungsformen kann die leitende Schicht 80 ein Material aufweisen, das für ein Drahtbonden gestaltet ist.
Die leitende Schicht 80 ist an den Leiter 30 des Stanzgitters 10 gekoppelt. In einer oder mehr Ausführungsformen kann die leitende Schicht 80 durch Drahtbonds 90 gekoppelt sein, die unter Verwendung von Lötmittelkugeln 40 drahtgebondet sein können.
In einer oder mehr Ausführungsformen können die Drahtbonds 90 Aluminium aufweisen. In alternativen Ausführungsformen können die Drahtbonds 90 Kupfer aufweisen. In einem Fall kann die Dicke solcher Aluminiumdrahtbonds 90 etwa 10 µm bis etwa 1000 µm sein. In einem anderen Fall können die Drahtbonds 90 Gold aufweisen. In diesem Fall kann die Dicke solcher Golddrähte etwa 10 µm bis etwa 100 µm sein. In verschiedenen Ausführungsformen kann ein Kugelbonden oder Keilbonden zum Befestigen der Drahtbonds 90 verwendet werden.
Das Stanzgitter 10 enthält den Chipträger 20 und den Leiter 30, entlang dem die Chips 100 in einem Einkapselungsmittel 50 gepackt sind. Das Einkapselungsmittel 50 sieht eine mechanische Stütze und hermetische Dichtung über dem Chip 100 vor.
In einer Ausführungsform weist das Einkapselungsmittel 50 eine Vergussmasse auf. In anderen Ausführungsformen können andere Materialien als das Einkapselungsmaterial verwendet werden. Das Einkapselungsmittel 50 kann unter Verwendung von Formpressen, Spritzguss, Granulatpressen, Pulverformen oder Flüssigguss im Fall einer Vergussmasse aufgetragen werden. Falls notwendig, kann ein Härtungsprozess nach dem Auftragen des Einkapselungsmittels 50 durchgeführt werden.
2B stellt eine Bodenansicht des Halbleitergehäuses gemäß einer Ausführungsform der vorliegenden Erfindung dar.
Wie in 2B dargestellt, ist der Chip 100 über dem Chipträger 20 angeordnet. Die Lötmittelschicht 60 ist unter der stark dotierten Region 70 angeordnet. Die mehreren Leiter 30 enthalten einen ersten Leiter 30A und einen zweiten Leiter 30B.
Wie in 2B dargestellt, hat die Lötmittelschicht 60 eine erste Hauptfläche S60, die kleiner als die Oberfläche der stark dotierten Region 70 ist, die eine zweite Hauptfläche S70 hat. Ferner ist die zweite Hauptfläche S70 der stark dotierten Region 70 so gestaltet, dass sie kleiner als die Gesamtoberfläche des Chips 100 ist. Die Stellen des ersten Leiters 30A und des zweiten Leiters 30b können in verschiedenen Ausführungsformen variieren.
In verschiedenen Ausführungsformen ist die Gestaltung des Chips 100, einschließlich Dicke, Dotierung, Oberfläche der stark dotierten Region 70, Dicke, Oberfläche der Lötmittelschicht 60, ein Kompromiss zwischen Wirksamkeit der Wärmestreuung und elektrischen Leistung der Vorrichtung.
Vorteilhafterweise ist unter Verwendung von Ausführungsformen der vorliegenden Erfindung die derart gebildete Überspannungsschutzvorrichtung sehr robust. Da zum Beispiel der p/n-Übergang, der zwischen der stark dotierten Region 70 und das Substrat 25 gebildet ist, neben der Lötmittelschicht 60 liegt, wird Wärme, die innerhalb der Diode erzeugt wird, wirksam gestreut. Der Grund dafür ist die unmittelbare Nähe des PN-Übergangs zur Lötmittelschicht 60, die an den Chipträger 20 gekoppelt ist, der Teil der Wärmesenke bildet.
Zusätzlich trägt das darüber liegende Substrat 25 dazu bei, einen homogenen Stromfluss durch die PN-Übergangsdiode zu erreichen. Infolgedessen wird eine Stromansammlung, die zu einer nicht homogenen Wärmeerzeugung führen kann, vermieden.
Als zusätzlicher Nutzen wirkt das gering dotierte Substrat 25 wie ein Widerstandselement, das in Reihe mit der Diode verbunden ist. Folglich führt dies zu einem Spannungsabfall über das Substrat 25. Daher wird die effektive Spannung an der PN-Übergangsdiode verringert, was die Robustheit der PN-Übergangsdiode aufgrund der höheren Spanne zwischen der angelegten Spannung aus der Überspannung und der Klemmspannung der Zener-Diode erhöht.
Daher wird eine höhere Energietransiente sicher unter Verwendung der Ausführungsformen der vorliegenden Erfindung gestreut.
3 stellt ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar, in der eine rückseitige leitende Schicht an Seitenwänden des Chips gebildet ist.
Diese Ausführungsform zeigt, dass die rückseitige leitende Schicht 80 an den Seitenwänden des Chips 100 gebildet sein kann. Da jedoch die Lötmittelschicht 60 und die stark dotierte Region 70 innerhalb der Gesamtoberfläche des Chips 100 gebildet sind, kommt die rückseitige leitende Schicht 80 weder mit der Lötmittelschicht 60 noch mit der stark dotieren Region 70 in Kontakt, was den Chip 100 kurzschließen würde.
4, die 4A bis 4C enthält, stellt ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar, in welcher der Chip einen Transistor enthält. 4A zeigt die Querschnittsansicht des Gehäuses, während 4B und 4C eine vergrößerte Querschnittsansicht eines Chips innerhalb des Gehäuses in alternativen Ausführungsformen zeigt.
Unter Bezugnahme auf 4A enthält der Chip 100 einen Transistor mit einem Source-/Drain-Kontakt 110, einem Gate-Kontakt 130 an der Vorderseite des Chips 100. Ein rückenseitiger Kontakt 150 ist an der Rückseite des Chips 100 angeordnet. Der Source-/Drain-Kontakt 110 kann entweder an die Source- oder Drain-Region des Transistors gekoppelt sein, während der rückseitige Kontakt 150 an die entsprechende Drain- oder Source-Region gekoppelt sein kann, welche die andere Region als jene ist, die vom Source-/Drain-Kontakt 110 kontaktiert wird. In einer Ausführungsform ist der Source-/Drain-Kontakt 110 an eine Source-Region gekoppelt.
Der Chip 100 kann in verschiedenen Ausführungsformen eine seitliche oder vertikale Kanalregion enthalten. Die Kanalregion ist der Vorderseite des Chips 100 näher als der Rückseite. Zum Beispiel befindet sich in einer oder mehr Ausführungsformen der Kanal in einem ersten Abstand zur ersten Seite und in einem zweiten Abstand zur zweiten Seite, z.B. ist in einer Ausführungsform der erste Abstand mindestens das Zehnfache des zweiten Abstands. Die seitliche Kanalregion kann in einer Ausführungsform eine Oberflächenkanalregion sein. Zum Beispiel kann die Kanalregion unter der Gate-Region gebildet sein, wie in einem flachen Feldeffekttransistor. Alternativ kann die Kanalregion vertikal neben und entlang einem Graben-Gate gebildet sein, das sich von der ersten Seite in das Substrat erstreckt. Eine Wärmestreuung von dem Substrat 25 durch die Vorderseite ist wegen der näheren Kanalregion deutlich verstärkt.
Das Stanzgitter 10 enthält einen ersten Leiter 30A, der an den rückseitigen Kontakt 150 durch den Drahtbond 90 und die Lötmittelkugeln 40 gekoppelt ist. Der Source-/Drain-Kontakt 110 ist durch eine erste Lötmittelschicht 120 an den Chipträger 20 gekoppelt. Ein zweiter Leiter 30B ist durch eine zweite Lötmittelschicht 140 an den Gate-Kontakt 130 gekoppelt.
Der Transistor enthält eine Kanalregion nahe der Seite, die dem Chipträger 20 zugewandt ist. In verschiedenen Ausführungsformen kann die Kanalregion ein seitlicher Kanal sein, der parallel zur Gesamtoberfläche S100 des Chips 100 liegt. Alternativ kann in anderen Ausführungsformen die Kanalregion ein vertikaler Kanal sein und kann senkrecht zur Gesamtoberfläche S100 des Chips 100 liegen.
In verschiedenen Ausführungsformen ist der Chip 100 eine getrennte vertikale Vorrichtung, die ein Feldeffekttransistor, ein Bipolartransistor mit isoliertem Gate, ein Bipolartransistor, ein Sperrschicht-Feldeffekttransistor sein kann. In verschiedenen Ausführungsformen liegt die widerstandsfähigere Region des Transistors (Wärmeerzeugungszone) näher zu der Seite, die dem Chipträger 20 zugewandt ist, um die Wirksamkeit der Wärmeübertragung zu verbessern.
4B und 4C stellen alternative Ausführungsformen des Chips 100 dar.
In der Ausführungsform von 4B ist der Chip 100 ein vertikaler Feldeffekttransistor. Zum Beispiel enthält der Transistor eine Source-Region, die an den Source-/Drain-Kontakt 110 gekoppelt ist, und eine Drain-Region, die an den rückseitigen Kontakt 150 gekoppelt ist. Ferner ist ein Gate über dem Substrat 25 angeordnet und ist an den Gate-Kontakt 130 gekoppelt. Die Kanalregion ist seitlich unterhalb des Gates gebildet.
In einer alternativen Ausführungsform, die in 4C dargestellt ist, ist der Chip 100 ein vertikaler Graben-Feldeffekttransistor. In dieser Ausführungsform enthält der Transistor eine Source-Region, die an den Source-/Drain-Kontakt 110 gekoppelt ist, und eine Drain-Region, die an den rückseitigen Kontakt 150 gekoppelt ist. Ferner ist ein Gate in einem Graben innerhalb des Substrats 25 angeordnet und ist an den Gate-Kontakt 130 gekoppelt. Die Kanalregion ist neben dem Graben-Gate gebildet.
5 stellt ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar, in der die rückseitige leitende Schicht über einer vertikalen Diode an Leiter unter Verwendung von Clipverbindungen gekoppelt ist.
In verschiedenen Ausführungsformen kann die rückseitige leitende Schicht 80, die an der Rückseite des Substrats 25 des Chips 100 angeordnet ist, an die Leiter unter Verwendung jeder geeigneten Art von Verbindung gekoppelt sein. Zum Beispiel kann eine Clipverbindung 190 in einigen Ausführungsformen verwendet werden, um eine Hochstromkapazität zu führen. Die Clipverbindung 190 hat einen geringeren Widerstand als die Drahtbonds und ist daher für eine Erwärmung und ein Versagen aufgrund von Stoßspannungen weniger anfällig. In anderen Ausführungsformen können die Verbindungen Metallbleche, Streifen, galvanische Verbindungen und andere sein.
6 stellt ein Halbleitergehäuse gemäß einer alternativen Ausführungsform der vorliegenden Erfindung dar, in der die rückseitige leitende Schicht eines Transistors unter Verwendung von Clipverbindungen an Leiter gekoppelt ist.
In dieser Ausführungsform ist der rückseitige Kontakt 150, der an eine Source- oder Drain-Region des Transistors gekoppelt ist, an den Leiter 30 unter Verwendung der Clipverbindung 190 gekoppelt.
7, die 7A und 7B enthält, stellt ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung dar, in der die Lötmittelschicht über einer Oberfläche gebildet ist, die größer als die stark dotierte Region ist. 7A stellt eine Querschnittsansicht dar und 7B stellt eine Draufsicht dar.
Unter Bezugnahme auf 7A und 7B ist die Vorderseite der Hauptfläche des Chips 100 mit einer Isolierregion 310 bedeckt. Die stark dotierte Region 70 ist zwischen der Isolierungsregion 310 gebildet. Die Lötmittelschicht 60 ist so gebildet, dass sie die gesamte stark dotierte Region 70 und auch einen gewissen Teil der Isolierungsregion 310 bedeckt. Somit sieht die Lötmittelschicht 60 einen verbesserten Kontakt mit der stark dotierten Region 70 vor, schließt aber gleichzeitig nicht mit dem Substrat 25 oder einem überhängenden Metall von der rückseitigen leitenden Schicht 80 kurz. Der verbesserte Kontakt mit der Lötmittelschicht 60 verbessert (senkt) sowohl den elektrischen Widerstand als auch den thermischen Widerstand.
8, die 8A und 8B enthält, stellt ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung dar, in der mehrere Nacktchips in einem Gehäuse platziert sind.
8A stellt eine Ausführungsform dar, in der ein erster Nacktchip 100A und ein zweiter Nacktchip 100B auf separaten Chipträgern 20 platziert sind. Jeder von dem ersten Nacktchip 100A und dem zweiten Nacktchip 100B enthält eine stark dotierte Region 70 und ist an den entsprechenden Chipträger 20 durch eine Lötmittelschicht 60 gekoppelt. Ferner sind die ersten und zweiten Nacktchips 100A und 100B unter Verwendung von Drahtbonds 90 oder anderen Verbindungen wie Clips an entsprechende Leiter 30 gekoppelt.
8B stellt eine alternative Ausführungsform dar, in der die rückseitige leitende Schicht 80 am ersten Nacktchip 100A und die rückseitige leitende Schicht 80 am zweiten Nacktchip 100B an denselben Leiter gekoppelt sind. Somit sind die zwei Nacktchips 100A und 100B durch mindestens einen Leiter aneinander gekoppelt. In weiteren Ausführungsformen kann der erste Chipträger 10A an den zweiten Chipträger 10B gekoppelt sein, so dass der erste Nacktchip 100A parallel zum zweiten Nacktchip 100B liegt. Alternativ können in einigen Ausführungsformen der erste Nacktchip 100A und der zweite Nacktchip 100B entgegengesetzte Dotierungen aufweisen. Zum Beispiel kann in einer Ausführungsform der erste Nacktchip 100A eine n+ stark dotierte Region 70 aufweisen, die in einem Substrat 25 vom p-Typ eingebettet ist, während der zweite Nacktchip 100B eine p+ stark dotierte Region 70 aufweisen kann, die in einem Substrat 25 vom n-Typ eingebettet ist. Somit kann eine zweiseitig gerichtete Schutzvorrichtung in einem einzigen Gehäuse gebildet werden.
9, die 9A und 9B enthält, stellt eine weitere Ausführungsform eines Halbleitergehäuses dar, die mehrere Nacktchips aufweist, die auf einem gemeinsamen Chipträger platziert sind.
In der Ausführungsform von 9A die stark dotierte Region 70 des ersten Nacktchips 100A und die stark dotierte Region 70 des zweiten Nacktchips 100B durch den gemeinsamen Chipträger 20. Der erste Nacktchip 100A kann dem zweiten Nacktchip 100B gleich sein oder kann entgegengesetzt dotiert sein.
9B stellt eine alternative Ausführungsform einer Zener-Diode und eines Transistors dar, die auf einem gemeinsamen Chipträger 20 montiert sind.
10 stellt ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung dar, die einen Chip mit mindestens zwei Vorrichtungen aufweist, die in einem Substrat 25 angeordnet sind.
In einer Ausführungsform enthält der Chip 100 eine erste Vorrichtung, die eine erste stark dotierte Region 70A und einen Teil des Substrats 25, der eine erste Diode 200A bildet, aufweist. Der Chip 100 enthält des Weiteren eine zweite Diode 200B mit einer zweiten stark dotierten Region 70B und einem anderen Teil des Substrats 25, der eine zweite Diode 200B bildet. Die erste Diode 200A kann an den ersten Chipträger 20A durch eine erste Lötmittelschicht 60A gekoppelt sein, während die zweite Diode 200B an den zweiten Chipträger 20B durch eine zweite Lötmittelschicht 60B gekoppelt sein kann.
11 stellt ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung dar, die einen Chip aufweist, der eine hoch dotierte Region sowohl an der Vorder- wie auch Rückseite des Substrats enthält.
Unter Bezugnahme auf 11 enthält das Substrat 25 eine stark dotierte Region 70, die in dem Substrat 25 angeordnet ist, wie in vorangehenden Ausführungsformen beschrieben. Ferner kann das Substrat 25 eine zweite stark dotierte Region 410 enthalten, die an der gegenüberliegenden Oberfläche des Substrats 25 angeordnet ist. In einer oder mehr Ausführungsformen hat die zweite stark dotierte Region 410 dieselbe Dotierungsart wie die stark dotierte Region 70. Alternativ hat in einigen Ausführungsformen die zweite stark dotierte Region 410 dieselbe Dotierungsart wie die das Substrat 25. In solchen Ausführungsformen sieht die zweite stark dotierte Region 410 einen geringen Widerstandskontakt mit der rückseitigen leitenden Schicht 80 vor.
12 stellt ein Halbleitergehäuse gemäß einer Ausführungsform der vorliegenden Erfindung dar, die einen Chip mit zwei hoch dotierten Regionen in dem Substrat aufweist.
Unter Bezugnahme auf 12 enthält das Halbleitergehäuse eine stark dotierte Region 70, eine Basisregion 35 und eine zweite stark dotierte Region 410. In verschiedenen Ausführungsformen haben die stark dotierte Region 70 und die zweite stark dotierte Region 410 dieselbe Dotierungsart, während die Basisregion 35 die entgegengesetzte Dotierungsart aufweist, so dass ein Transistor durch die stark dotierte Region 70, die Basisregion 35 und die zweite stark dotierte Region 410 gebildet wird. Das Substrat 25 kann dieselbe Dotierungsart aufweisen wie die zweite stark dotierte Region 410.
Modifizierungen der Ausführungsform enthalten die Bildung eines Feldeffekttransistors wie auch eines Bipolartransistors mit isoliertem Gate.
Wie in verschiedenen Ausführungsformen beschrieben, kann ein Material, das ein Metall aufweist, zum Beispiel ein reines Metall, eine Metalllegierung, eine Metallverbindung, ein intermetallisches Material und andere sein, d.h., jedes Material, das Metallatome enthält. Zum Beispiel kann Kupfer ein reines Kupfer oder jedes Material sein, das Kupfer enthält, wie, ohne aber darauf beschränkt zu sein, eine Kupferlegierung, eine Kupferverbindung, ein intermetallisches Kupfermaterial, ein Isolator, der Kupfer aufweist, und ein Halbleiter, der Kupfer aufweist.

Claims

Gehäuse für Halbleiter, umfassend: einen Chipträger (20, 20A, 20B); eine P/N-Diode, die über dem Chipträger (20, 20A, 20B) angeordnet ist, wobei die P/N-Diode einen ersten dotierten Bereich (70) mit einer ersten Dotierungsart aufweist, die in einem Substrat (25) mit einer zweiten Dotierungsart, die der ersten Dotierungsart entgegengesetzt ist, angeordnet ist, wobei der erste dotierte Bereich an einer ersten Seite angeordnet ist, die dem Chipträger (20, 20A, 20B) zugewandt ist; und eine Lötmittelschicht (60) an dem ersten dotierten Bereich (70), die die P/N-Diode mit dem Chipträger (20, 20A, 20B) verbindet, wobei der erste dotierte Bereich (70) eine erste Oberflächenfläche (S70) entlang einer Hauptoberfläche des Substrats (25) aufweist, und wobei die erste Oberflächenfläche (S70) kleiner als die Gesamtfläche des Substrats (25) entlang der Hauptoberfläche des Substrats (25) ist, wobei die Lötmittelschicht (60) eine zweite Oberflächenfläche (S60) entlang der Hauptoberfläche des Substrats (25) aufweist, wobei sich die zweite Oberflächenfläche (S60) von der ersten Oberflächenfläche (S70) unterscheidet.
Gehäuse für Halbleiter, umfassend: einen Chipträger (20, 20A, 20B); eine P/N-Diode, die über dem Chipträger (20, 20A, 20B) angeordnet ist, wobei die P/N-Diode einen ersten dotierten Bereich (70) mit einer ersten Dotierungsart aufweist, die in einem Substrat (25) mit einer zweiten Dotierungsart, die der ersten Dotierungsart entgegengesetzt ist, angeordnet ist, wobei der erste dotierte Bereich an einer ersten Seite angeordnet ist, die dem Chipträger (20, 20A, 20B) zugewandt ist; und eine Lötmittelschicht (60) an dem ersten dotierten Bereich (70), die die P/N-Diode mit dem Chipträger (20, 20A, 20B) verbindet, wobei der erste dotierte Bereich (70) eine erste Oberflächenfläche (S70) entlang einer Hauptoberfläche des Substrats (25) aufweist, und wobei die erste Oberflächenfläche (S70) kleiner als die Gesamtfläche des Substrats (25) entlang der Hauptoberfläche des Substrats (25) ist, und wobei die Lötmittelschicht (60) eine zweite Oberflächenfläche (S60) aufweist, wobei die zweite Oberflächenfläche (S60) größer ist als die erste Oberflächenfläche (S70).
Gehäuse nach Anspruch 1 oder 2, des Weiteren umfassend eine metallische Deckschicht (80), die über einer zweiten Seite der P/N-Diode angeordnet ist.
Gehäuse nach Anspruch 3, des Weiteren umfassend: einen Leiter (30), der vom Chipträger (20, 20A, 20B) isoliert ist; und eine Verbindung (90, 190), die die metallische Deckschicht (80) mit dem Leiter (30) koppelt.
Gehäuse nach einem der Ansprüche 1-4, wobei eine Dicke des ersten dotierten Bereichs (70) geringer als ein Zehntel der Dicke des Substrats (25) ist.
Gehäuse nach einem der Ansprüche 1-5, des Weiteren aufweisend ein Einkapselungsmittel (100), das über der P/N-Diode und dem Chipträger (20, 20A, 20B) angeordnet ist.
Gehäuse für Halbleiter, umfassend: einen Chipträger (20, 20A, 20B); einen Leiter, der nahe dem Chipträger (20, 20A, 20B) angeordnet ist; einen Transistor, der über dem Chipträger (20, 20A, 20B) angeordnet ist, wobei der Transistor einen ersten Source/Drain-Kontaktbereich (110) einer Source/Drain-Region und einen Gate-Kontaktbereich (130) einer Gate-Region an einer ersten Seite eines Substrats (25) umfasst, wobei der Transistor ferner einen zweiten Source/Drain-Kontaktbereich (150) einer zweiten Source/Drain-Region an einer zweiten Seite des Substrats (25) gegenüber der ersten Seite umfasst; und eine erste Lötmittelschicht (120) an der ersten Seite, die den ersten Source/Drain-Kontaktbereich (110) mit dem Chipträger verbindet; und eine zweite Lötmittelschicht (140) an der ersten Seite, die den Gate-Kontaktbereich (130) mit dem Leiter verbindet, wobei die erste Source/Drain-Region und/oder die Gate-Region eine erste Oberflächenfläche entlang einer Hauptoberfläche des Substrats (25) aufweist, und wobei die erste Oberflächenfläche kleiner als die Gesamtfläche des Substrats (25) entlang der Hauptoberfläche des Substrats (25) ist, und wobei die erste und/oder zweite Lötmittelschicht (120, 140) eine zweite Oberflächenfläche entlang der Hauptoberfläche des Substrats (25) aufweist, wobei sich die zweite Oberflächenfläche der ersten und/oder zweiten Lötmittelschicht (120, 140) von der entsprechenden ersten Oberflächenfläche der ersten Source/Drain-Region und/oder der Gate-Region unterscheidet.
Gehäuse für Halbleiter, umfassend: Gehäuse für Halbleiter, umfassend: einen Chipträger (20, 20A, 20B); einen Leiter, der nahe dem Chipträger (20, 20A, 20B) angeordnet ist; einen Transistor, der über dem Chipträger (20, 20A, 20B) angeordnet ist, wobei der Transistor einen ersten Source/Drain-Kontaktbereich (110) einer Source/Drain-Region und einen Gate-Kontaktbereich (130) einer Gate-Region an einer ersten Seite eines Substrats (25) umfasst, wobei der Transistor ferner einen zweiten Source/Drain-Kontaktbereich (150) einer zweiten Source/Drain-Region an einer zweiten Seite des Substrats (25) gegenüber der ersten Seite umfasst; und eine erste Lötmittelschicht (120) an der ersten Seite, die den ersten Source/Drain-Kontaktbereich (110) mit dem Chipträger (20, 20A, 20B) verbindet; und eine zweite Lötmittelschicht (140) an der ersten Seite, die den Gate-Kontaktbereich (130) mit dem Leiter verbindet, wobei die erste Source-/Drain-Region und/oder die Gate-Region eine erste Oberflächenfläche entlang einer Hauptoberfläche des Substrats (25) aufweist, und wobei die erste Oberflächenfläche kleiner als die Gesamtfläche des Substrats (25) entlang der Hauptoberfläche des Substrats (25) ist, und wobei die erste und/oder zweite Lötmittelschicht (120, 140) eine zweite Oberflächenfläche aufweist, wobei die zweite Oberflächenfläche größer ist als die erste Oberflächenfläche.
Gehäuse nach Anspruch 7 oder 8, des Weiteren umfassend einen Kanalbereich, wobei sich der Kanal in einem ersten Abstand zur ersten Seite und in einem zweiten Abstand zur zweiten Seite befindet, wobei der zweite Abstand mindestens das Zehnfache des ersten Abstands ist.
Gehäuse nach Anspruch 9, wobei der Kanalbereich an einer Hauptoberfläche der ersten Seite angeordnet ist.
Gehäuse nach Anspruch 9 oder 10, wobei der Kanalbereich entlang eines Trench-Gates orientiert ist, das sich von der ersten Seite erstreckt.
Gehäuse nach einem der Ansprüche 7-11, des Weiteren umfassend ein Einkapselungsmittel (50), das über dem Transistor und dem Chipträger (20, 20A, 20B) angeordnet ist.
Gehäuse nach einem der Ansprüche 7-12, des Weiteren aufweisend: eine P/N-Diode, die über dem Chipträger (20, 20A, 20B) angeordnet ist, wobei die P/N-Diode einen ersten dotierten Bereich (70) mit einer ersten Dotierungsart aufweist, die in einem weiteren Substrat (25) mit einer zweiten Dotierungsart, die der ersten Dotierungsart entgegengesetzt ist, angeordnet ist, wobei der erste dotierte Bereich dem Chipträger (20, 20A, 20B) zugewandt angeordnet ist; und eine dritte Lötmittelschicht (60) an dem ersten dotierten Bereich, die die P/N-Diode mit dem Chipträger (20, 20A, 20B) verbindet.