CN104517915A - 布局及其制造方法 - Google Patents

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Abstract

本发明涉及布局及其制造方法。提供了一种布局。该布局可以包括：管芯，该管芯包括位于管芯的第一侧上的至少一个电子部件及第一端子和位于与管芯的第一侧对置的第二侧上的第二端子，其中第一侧是管芯的主处理侧，并且管芯还包括位于第二侧上的至少一个第三端子；第一导电结构，提供通过管芯从位于管芯的第二侧上的第三端子到第一侧的电流流动；第二导电结构，位于管芯的第一侧上，在横向上使第二端子与第一导电结构耦合；以及密封材料，至少布置于管芯的第一侧上，覆盖第一端子和第二导电结构。

Description

布局及其制造方法
技术领域
各种实施例一般地涉及一种布局（arrangement）和制造该布局的方法。
背景技术
采用诸如通用串行总线（USB）3.0、高清晰度多媒体接口（HDMI）或者Thunderbolt的功率接口导致提高对静电放电保护二极管（ESD保护二极管）的要求。为了在静电放电情况下保持最佳保护，需要将保护二极管的本征电阻降低到最小。在瞬态电压抑制（TVS）二极管的原理中，二极管下面的硅（Si）产生二极管的内阻的主要部分。因此，较薄的硅提高二极管的性能。当前，这种产品的传统制造原理提供了一种两侧被处理、具有在晶片级的前道制程（FEOL）工艺中实现的芯片厚度的芯片。随后，在将该晶片传送到后道制程（BEOL）工艺后，利用一系列处理，拾取每个单个芯片，并且将其焊接到引线框架上。该一系列处理速度慢并且因此昂贵。为了在越来越薄的晶片的前道制程处理中实现加工性，完成许多工作。然而，在批量生产中，传统制造方法尚不能控制这种理想二极管的厚度（例如，约为20 μm）。关于超薄硅晶片的传统方法的主要困难是：在切割晶片/芯片（例如，锯开）时，硅剥落；以及因为施加力（例如，压力），诸如因为取放处理（管芯装接时），导致在硅单晶中的开裂。
发明内容
提供了一种布局。该布局可以包括：管芯，该管芯包括位于管芯的第一侧上的至少一个电子部件及第一端子和位于管芯的与第一侧对置的第二侧上的第二端子，其中第一侧是管芯的主处理侧，并且管芯还包括位于第二侧上的至少一个第三端子；第一导电结构，提供通过管芯从位于管芯的第二侧上的第三端子到第一侧的电流流动；第二导电结构，位于管芯的第一侧上，在横向上使第一端子与第一导电结构耦合；以及密封材料，至少布置于管芯的第一侧上，覆盖第一端子和第二导电结构。
附图说明
附图中，贯穿不同的视图，相同的参考编号通常指相同的部件。这些附图不一定按比例，相反，通常着重于说明本发明原理。在下面的描述中，参考下面的附图描述本发明的各种实施例，附图中：
图1示出根据各种实施例的布局；
图2示出根据各种实施例的布局；
图3示出根据各种实施例的布局；
图4示出根据各种实施例用于制造布局的方法；
图5示出根据各种实施例的电路布局；
图6示出根据各种实施例的电路布局；
图7示出根据各种实施例的电路布局；
图8示出根据各种实施例的电路布局；以及
图9示出根据各种实施例的电路布局。
具体实施方式
下面的详细描述参考附图，作为示例，附图示出在其中可以实施本发明的具体细节和实施例。
在此利用单词“典型”指“作为例子、实例或者示例”。不必将在此描述为“典型”的任何实施例或者设计看作优先于或者优于其他实施例或者设计。
在此可以利用关于在一侧或者一面“上”形成的沉积材料使用的单词“上”指沉积材料可以“直接”形成于所指的一侧或者一面的“上面”，例如，与所指的一侧或者一面直接接触。在此可以利用关于在一侧或者一面“上”形成沉积材料使用的单词“上”指沉积材料可以“间接地”形成于所指的一侧或者一面“上”，在所指的一侧或者一面与沉积材料之间布置有一个或者多个附加层。
在传统产品中，硅芯片中的硅（Si）可以比约50 μm厚，并且因此，可能导致性能较低。布局（在下面还可以称为电路布局）和制造这种电路布局的方法可以克服上面描述的超薄晶片的可加工性的当前制约（例如，前道制程和薄小型无引线封装（TSLP封装）中的薄晶片），并且此外，可以考虑高效大批量制造厚度等于或者小于例如50 μm的各种预定硅。
作为一种选择，利用遵循TVS和嵌入式晶片级球栅阵列（eWLB）加工的原理的新制造原理，可以制造瞬态电压抑制（TVS）二极管。因此，可以去除后端（BE）与前端（FE）之间的边界。将预制部件组装在模制材料中可以进入价值链的开始。因此，芯片封装可以与晶片级的芯片耦合。因此，关键工艺停用“切割薄硅”，并且可以不需要“取放/管芯装接”。制造中，模制材料可以对薄硅提供基础载体，其中模制材料同时还可以是最终封装材料。因此，可以以晶片级加工二极管的封装。
瞬态电压抑制（TVS）二极管可以是用于防止灵敏电子器件受到连线上感生的电压尖峰的影响的电子器件。当感生电压超过雪崩击穿电位时，通过分流过电流，这些电子器件可以工作。TVS二极管可以是箝位器件，用于抑制超过其击穿电压的所有过电压。与所有箝位器件相同，当过电压消失时，TVS二极管可以自动复位，但是比类似额定保安器件，吸收多得多的内部瞬态能量。瞬态电压抑制二极管可以单向使用，也可以双向使用。与任何其他雪崩二极管一样，单向器件在前向可以像整流管一样工作，但是可以制造并且测试该单向器件，以处理非常大的尖峰电流。通过使两个互相相反的雪崩二极管互相串联并且与要保护的电路并联，可以表示双向瞬态电压抑制二极管。尽管这种表示从示意上说是准确的，但是从物理上说，可以将器件制造为单个部件。，瞬态电压抑制二极管对过电压比其它普通的过电压保护器件诸如变阻器或者气体放电管响应更快。实际箝位可能出现在大致1皮秒内，但是在电路中，引到器件的电线的感应可能有更高的限制。这样使得对于防止非常快速的并且通常具有破坏性的瞬态电压的影响，瞬态电压抑制二极管有用。这些过电压瞬态可能存在于所有分布式网络上，并且可能是由诸如闪电或者电动机电弧的内部事件或者外部事件导致的。
此外，该方法可以提供下述各种优点：硅厚度可以与封装厚度无关；模制化合物可以提供良好电隔离/屏蔽效果（例如，ESD，光，与裸管芯器件相比），在晶片级，扇出型封装可以在晶片级大于芯片；允许较小的外壳/封装设计；可以提供与其他互连技术高度兼容性（例如，凸块，电化学沉积（ECD）、球应用等），与切割硅相比，简化切割模制化合物中的部件；以及封装引脚可以位于硅背侧，其中可以将有源硅侧嵌入模制材料中。
所公开的方法可以为形成非常薄（例如，厚度等于或者小于75 μm，甚或等于或者小于50 μm）并且非常小的芯片面积（例如，等于或者小于1 mm×1 mm）提供了一种制造工艺。在此，模制化合物一方面在加工（FE和BE）时可以用作承载系统，另一方面可以用作至少5面芯片的外壳（封装）（例如，对于具有长方体形的芯片）。对于圆形芯片，可以封装两侧，其中可以利用模制化合物覆盖两个圆形区域和侧壁中的至少一个。此外，该方法还可以用于制造如下中的至少一个：二极管、单个晶体管、电子滤波器组合、LC链路、无源器件等。
图1示出根据各种实施例的电路布局100。电路布局100可以包括：管芯102，该管芯102包括位于管芯102的第一侧108上的至少一个电子部件104及第一端子106和位于管芯的与第一侧108对置的第二侧112上的第二端子110，其中第一侧108是管芯102的主处理侧。管芯102还可以包括至少一个第三端子114，位于第二侧112上；第一导电结构116，提供从管芯102的第二侧112上的第三端子通过管芯102到管芯102上的第一侧108的电流流动；第二导电结构118，位于管芯102的第一侧108上，使第一端子106与第一导电结构116横向耦合；以及密封材料120，至少布置在管芯102的第一侧108上，覆盖第一端子106和第二导电结构118。请注意，在各种实施例中，电子部件104由主处理侧108形成或者加工。换句话说，可以将主处理侧理解为在晶片上利用各种前道制程由其形成电子部件108的一侧。
电路布局100可以由至少一个管芯102（或者芯片，例如，多个管芯或者芯片）形成。作为例子，至少一个管芯102可以是晶片、晶片的一部分、衬底、衬底的一部分等，其中至少一个管芯102可以至少部分地由至少一个半导体材料形成。至少一个管芯102还可以包括处理晶片、处理衬底等中的至少一个，其中处理可以是诸如层沉积、图形化、掺杂和/或者热处理的常规处理中的至少一个。
至少一个管芯102至少部分地可以由一组半导体材料中的至少一个形成，其中该组半导体材料可以包括或者包含：硅（Si）、碳化硅（SiC）、锗化硅（SiGe）、锗（Ge）、α-锡（α-Sn）、硼（B）、硒（Se）、碲（Te）、硫（S）、磷化镓（GaP）、砷化镓（GaAs）、磷化铟（InP）、锑化铟（InSb）、砷化铟（InAs）、锑化镓（GaSb）、氮化镓（GaN）、氮化铝（AIN）、氮化铟（InN）、砷化铝镓（AlxGa1-xAs）和/或者氮化铟镓（InxGa1-xN）。此外，一个或者多个半导体衬底中的一个或者多个材料可以是下面的周期系的组中的化合物半导体的组中的一个或者多个化合物半导体：II-V、II-VI、III-VI、I-III-VI、IV-VI和/或者V-VI。
至少一个管芯102可以具有厚度122，其中该厚度122可以是第一侧108与第二侧112之间的延伸距离。该厚度可以在约0.5 μm至约0.5 mm的范围内，例如，在约5 μm至约50 μm的范围内，例如，在约1 μm至约 100 μm的范围内。在各种实施例中，至少一个管芯102可以具有可以等于或者小于50 μm的厚度。
可以形成至少一个管芯102，使得其足迹（footprint）可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少一个管芯102，使得其足迹可以具有从约0.1 mm2至约100 mm2的范围内的，例如，从约0.05 mm2至约2.25 mm2的范围内的，例如，从约0.25 mm2至约25 mm2的范围内的面积。
可以形成至少一个管芯102，使得其主体形状由一组主体形状中的至少一个形成，其中该组可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
至少一个管芯102可以包括至少一个电子部件（或者电子结构和/或者结构化单元和/或者电子器件）104。利用诸如层沉积、图形化、掺杂和/或者热处理的至少一种常规处理，可以将至少一个电子部件104形成于至少一个管芯102的第一侧108上。换句话说，可以将至少一个电子部件104形成于至少一个管芯102中，使得电子部件104与至少一个管芯102的第一侧108基本上是平面的。
尽管在图1中示出一个电子部件104，但是应当明白，可以将一个或者多个电子部件104形成于至少一个管芯102的第一面108上和/或者至少一个管芯102的第二侧112上，使得至少一个管芯102可以包括诸如多个电子部件104的一个或者多个电子部件104。
至少一个电子部件104可以由一组电子部件中的至少一个形成，其中该组电子部件可以包括或者包含：二极管（例如，TVS二极管、pn二极管、肖特基二极管等）、晶体管、变阻器、双极结型晶体管、结型栅极场效应晶体管、场效应晶体管、电阻器、电容器、电感器、晶闸管、功率晶体管、功率金属氧化物半导体（MOS）晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅极双极晶体管（IGBT）、MOS受控晶闸管、可控硅整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件、ASIC、驱动器、控制器、电子滤波器组合、LC链路、无源器件、传感器等。
至少一个第一端子106至少可以部分地形成于至少一个管芯102的第一侧108上。此外，至少一个第一端子106可导电耦合到至少一个电子部件104。
在各种实施例中，可以形成至少一个第一端子106，使得至少可以部分地与至少一个管芯102的第一侧108相邻并且/或者与至少一个第二导电结构118相邻，下面将做更进一步详细描述。此外，至少一个第一端子106基本上没有引线键合，其中通过至少一个第一导电结构116和至少一个第二导电结构118，可以电连接至少一个第一端子106。
在各种实施例中，诸如利用至少一个其他电互连，至少一个第一端子106和至少一个电子部件104互相直接或者间接导电耦合。
利用诸如层沉积、图形化、热处理等的至少一种常规处理，可以形成至少一个第一端子106。
至少一个第一端子106可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
可以形成至少一个第一端子106，使得其足迹可以由一组几何形状中的至少一个形成，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少一个第一端子106，使得其足迹可以具有从约10 μm2至约10000 μm2的范围内的，例如，从约10 μm2至约1000 μm2的范围内的，例如，从约50 μm2至约5000 μm2的范围内的面积。
可以形成至少一个第一端子106，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
至少一个第二端子110至少可以部分地形成于至少一个管芯102的第二侧112上。作为例子，可以形成至少部分地与至少一个管芯102的第二侧112相邻的至少一个第二端子110。
利用诸如层沉积、图形化、热处理等的至少一种常规处理，可以形成至少一个第二端子110。
至少一个第二端子110可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
可以形成至少一个第二端子110，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少一个第二端子110，使得其足迹可以具有从约10 μm2至约10000 μm2的范围内的，例如，从约10 μm2至约1000 μm2的范围内的，例如，从约50 μm2至约5000 μm2的范围内的面积。
可以形成至少一个第二端子110，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
在各种实施例中，可以将至少一个第二端子110形成于与至少一个电子部件104对置的和/或者与至少一个管芯的第一侧108上的至少一个第一端子106对置的至少一个管芯102的第二侧112上。
至少一个第三端子114至少可以部分地形成于至少一个管芯102的第二侧112上。此外，至少一个第三端子114可以导电耦合到至少一个第一导电结构116。至少一个第一导电结构116可以导电耦合到至少一个第二导电结构118。至少一个第二导电结构118可以导电耦合到至少一个第一端子106和/或者至少一个电子部件104，其中至少一个第一导电结构106可以导电耦合到至少一个电子部件104。作为例子，可以形成至少一个第三端子114，使得至少可以部分地与至少一个管芯102的第二侧112相邻并且/或者与至少一个第一导电结构116相邻，形成至少一个第三端子114，并且因此，通过至少一个第一导电结构116，至少一个第三端子114可以导电耦合到至少一个第二导电结构118，下面将做更详细的进一步描述。因此，通过至少一个第一导电结构116，可以提供与至少一个管芯102的第一侧108和至少一个管芯102的第二侧112垂直（或者正交），从至少一个管芯102的第二侧112上的至少一个第三端子114到至少一个管芯102的第一侧108的电流流动，并且此外，还通过至少一个管芯102的第一侧108上的至少一个第二导电结构118，提供在横向从至少一个管芯102的第一侧108上的至少一个第一导电结构116到至少一个第一端子106和/或者至少一个电子部件104的电流流动。
利用诸如层沉积、图形化、热处理等的至少一种常规处理，可以形成至少一个第三端子114。在各种实施例中，可以将至少一个第二端子110和至少一个第三端子114导电耦合到至少一个电子部件104。
至少一个第三端子114可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
可以形成至少一个第三端子114，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少一个第三端子114，使得其足迹可以具有从约10 μm2至约10000 μm2的范围内的，例如，从约10 μm2至约1000 μm2的范围内的，例如，从约50 μm2至约5000 μm2的范围内的面积。
可以形成至少一个第三端子114，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
可以形成至少一个第一端子106、至少一个第二端子110和至少一个第三端子114，使得端子106、110和114中的每个都具有不同的足迹、主体形状和/或者体积。换句话说，在足迹、主体形状和/或者体积方面，可以将端子106、110和114中的每个端子互相形成得不同。
尽管在图1中示出3个端子106、110和114，但是应当明白，至少可以在至少一个管芯102的第一侧108上和/或者至少一个管芯102的第二侧112上部分地形成3个以上的端子，诸如大量端子。
可以形成至少一个第一导电结构116，以通过至少一个管芯102提供从至少一个管芯102的第二侧112上的第三端子到至少一个管芯102的第一侧108的电流流动，并且因此，可以是相对于至少一个管芯102的第一侧108和第二侧112垂直（或者正交）的电流流动。形成至少一个第一导电结构116，使得至少一个第一导电结构116至少可以部分地在至少一个管芯102的第一侧108与至少一个管芯102的第二侧112之间延伸，其中可以形成至少一个第一导电结构116，使得可以使位于至少一个管芯102的第一侧108和第二侧112的至少一个第一导电结构116的两端导电耦合、互连或者接触诸如端子、电线、电子部件等的任何导电单元。
尽管在图1中示出了一个第一导电结构116，但是应当明白，在至少一个管芯102中可以形成一个或者多个第一导电结构116，诸如多个第一导电结构116。该至少一个第一导电结构116至少可以部分地在至少一个管芯102的第一侧108与至少一个管芯102的第二侧112之间延伸。
在各种实施例中，至少可以部分地通过至少一个管芯102形成至少一个第一导电结构116。利用例如硅穿孔（TSV）技术，可以执行形成这种至少一个第一导电结构116。TSV可以是完全穿过至少一个管芯102的垂直导电连接（例如，垂直互连通路，穿孔）。
在第一步骤，可以利用一组烧蚀方法中的至少一个，形成至少一个第一导电结构116，其中该组烧蚀方法可以包括或者包含：蚀刻（例如，干法蚀刻或者湿法蚀刻）、等离子蚀刻、反应离子蚀刻、电子束光刻、离子束光刻、激光钻孔、激光烧蚀等。
随后，至少可以部分地利用一组导电材料中的至少一个填充至少一个通孔，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等、包括导电颗粒（例如，纳米颗粒）的导电膏、可以利用常规热处理工艺等进行退火和/或者烧结以进行处置的导电颗粒（例如，纳米颗粒），从而形成至少一个第一导电结构116的一种实现。
此外，至少一个TSV可以包括沉积在通孔的侧壁上的隔离材料的一个或者多个其他层，其中该隔离材料可以包括例如介质材料（例如，高k介质材料），诸如二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）、氧化钛（TiO2）、氧化钽、硅酸铪、硅酸锆、二氧化铪和二氧化锆等。
可以形成至少一个第一导电结构116，使得其在至少一个管芯102的第一侧108和第二侧112上的足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少一个第一导电结构116，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
通过至少一个管芯102，至少可以部分地相对于至少一个管芯102的第一侧108和第二侧112倾斜地（或者偏斜/歪斜地）形成至少一个第一导电结构116，术语“倾斜”可以描述可以在至少一个管芯102的第一侧108和第二侧112的两面上的不同位置形成位于至少一个管芯的第一侧108和第二侧112上的孔。换句话说，可以形成通孔，使得位于至少一个管芯102的第一侧108和第二侧112上的引入孔径可以不互相重叠（或者互相叠合地位于至少一个管芯102的第一侧108和第二侧112上的相同位置），并且因此，通过至少一个管芯102，可以倾斜地形成通孔。
至少可以部分地在至少一个管芯102的第一侧108上形成至少一个第二导电结构118。在各种实施例中，在至少一个管芯102的第一侧108的上，可以将至少一个第二导电结构118形成为结构化层或者形成为平层。对于结构化层，至少可以部分地利用下面一组结构化方法中的至少一个使至少一个第二导电结构118结构化，其中该组结构化方法可以包括或者包含：蚀刻（例如，干法蚀刻或者湿法蚀刻）、等离子蚀刻、溅射、激光烧蚀、反应离子蚀刻、电子束、纳米压印、或者离子束光刻、扫描电化学压印、热处理、退火等。
尽管在图1中示出了一个第二导电结构118，但是应当明白，至少可以部分地在至少一个管芯102的第一侧108的上形成一个或者多个第二导电结构118，诸如多个第二导电结构116。
在各种实施例中，在至少一个管芯102的第二侧112上的空间分离区域上，至少可以部分地形成至少一个第二端子110和至少一个第三端子114，其中可以形成这两个端子110和114，使得这两个端子在空间上互相分离。
在各种实施例中，可以与至少一个第一导电结构116相邻形成至少一个第三端子114，使得至少一个第三端子114和至少一个第一导电结构116可以互相导电耦合。可以与至少一个管芯102的与形成于至少一个管芯102的第一侧108上的至少一个电子部件104和/或者至少一个第一端子106对置的第二侧112相邻，形成至少一个第二端子110，并且此外，可以与至少一个管芯102的第二侧112上的和可以形成至少一个第三端子114的区域在空间上分离的区域相邻，形成至少一个第二端子110。
在各种实施例中，至少一个第二导电结构118和第一端子106可以独立地或者公共地形成于至少一个管芯102的第一侧108上，使得至少一个第二导电结构118和第一端子106一起基本上可以形成具有相同水平的一个公共平面层。换句话说，至少一个第二导电结构118和第一端子106一起可以形成一个公共面。
在各种实施例中，基本上可以独立地形成至少一个第二导电结构118和至少一个第一端子106，使得至少一个第二导电结构118和至少一个第一端子106互相可以具有不同的水平。至少一个第二导电结构118可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
至少一个第二导电结构118至少可以导电耦合到至少一个第一导电结构116和至少一个第一端子106，其中利用至少一个第二导电结构118（或者通过至少一个第二导电结构118），至少一个第一端子106和至少一个第一导电结构116可以在横向上导电耦合。
密封材料120至少可以部分地形成于至少一个管芯102的第一侧108上，其中可以形成密封材料120，使得密封材料120至少可以部分地覆盖至少一个第一端子106和至少一个第二导电结构118。
密封材料120可以由一组模制材料中的至少一个形成，其中该组模制材料可以包括或者包含：聚酯树脂、乙烯基酯树脂、合成树脂、玻璃纤维、环氧树脂、聚合物、聚酰亚胺（PI）、聚酰胺（PA）、聚酰胺－酰亚胺（PAI）、聚甲基戊二酰亚胺（PMGI）、SU-8、酚醛树脂（PF）、聚甲基丙烯酸甲酯（PMMA）、这些密封材料的任意组合等。
密封材料120可以由一组模制方法中的至少一个形成，其中该组模制方法可以包括或者含有：挤压模制、旋涂、注塑模制、层压、传递模制、纸型模制（matrix molding）等。
在各种实施例中，至少一个管芯102的第一侧108和第二侧112可以包括至少一个导电接触。换句话说，至少一个管芯102的第一侧108和第二侧112可以包括至少一个欧姆接触。
术语“欧姆接触”指像欧姆定律一样具有线性电流－电压（I-V）曲线的两个导体之间的连结，并且通常指电子器件内的半导体与载流线之间的连结。欧姆接触用于使电荷在两个导体之间双向流动，而不因为整流或者由于电压阈值导致的额外功率耗散而妨碍。可能是在进行了退火而改变了半导体金属的键后，沉积仔细选择的复合物的薄金属膜，通常构成半导体上的欧姆接触。一沉积了金属膜，金属膜就可以容易地接触金属引线，因为金属－金属连结始终是欧姆接触。该通路使得从外部电接入半导体。低电阻的稳定接触对于集成电路的性能和可靠性至关重要，并且其制备和表征是电路制造中的主要工作。欧姆接触制造中的基本步骤是：半导体表面清洁、接触金属沉积、图形化和退火。在各种实施例中，至少在至少一个管芯102的第一侧108和第二侧112上，可以形成至少一个电镀的或者化学镀的触头。利用例如化学镀或者电镀或者电镀处理，可以形成欧姆接触。
可以利用一组涂敷材料中的至少一个，沉积欧姆接触，其中该组涂敷材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
在各种实施例中，至少可以在至少一个管芯102的第一侧108和第二侧112上，形成至少一个喷镀触头，其中通过进行喷射而至少在至少一个管芯102的第一侧108和/或者第二侧112上获得薄膜沉积，可以形成该喷镀触头。
可以利用一组涂敷材料中的至少一个沉积喷镀触头，其中该组涂敷材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
在各种实施例中，至少一个管芯102可以具有厚度122，该厚度122可以等于或者小于例如75 μm，或者可以等于或者小于50 μm。
在各种实施例中，可以利用导电迹线，形成至少一个第一导电结构116和/或者至少一个第二导电结构118中的至少一个。
图2示出根据各种实施例的布局200。布局200可以包括如上所述的布局100。
此外，布局200可以包括密封材料220，该密封材料220至少可以部分地形成于至少一个管芯102的第一侧108和至少一个侧壁上，其中可以形成密封材料220，使得其至少可以覆盖至少一个管芯102的至少一个第一端子106、至少一个第二导电结构118和/或者至少一个侧壁。
密封材料220可以由一组模制材料中的至少一个形成，其中该组模制材料可以包括或者包含：聚酯树脂、乙烯基酯树脂、合成树脂、玻璃纤维、环氧树脂、聚合物、聚酰亚胺（PI）、聚酰胺－酰亚胺（PAI）、聚甲基戊二酰亚胺（PMGI）、SU-8、酚醛树脂（PF）、聚甲基丙烯酸甲酯（PMMA）、这些密封材料的任意组合等。
密封材料220可以由一组模制方法中的至少一个形成，其中该组模制方法可以包括或者含有：挤压模制、旋涂、注塑模制、层压、传递模制、纸型模制等。
图3示出根据各种实施例的布局300。布局300可以包括如上所述的图1所示布局100或者图2所示布局200中的至少一个。
此外，布局300可以包括再分布层（RDL）324。RDL 324至少可以形成于至少一个管芯102的第一侧108上。此外，RDL至少可以部分地形成于至少一个第二导电结构118上。RDL 324可以由至少一个导电层形成。
在各种实施例中，RDL 324可以由多层形成，其中多层中的至少一层可以导电，其中多层中的至少另一层可以由至少一个介质材料形成RDL 324的至少一个导电层可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
RDL 324的至少一个介质层可以由一组介质材料中的至少一个形成，其中该组介质材料可以包括或者含有：二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）、聚酰亚胺、聚酰胺、氧化钛（TiO2）、氧化钽、氧化钇、二氧化铪、氧化锆等。
至少一个DRL 324可以是结构化层。RDL 324可以由下面一组结构化方法中的至少一个形成，其中该组结构化方法可以包括或者包含：蚀刻（例如，干法蚀刻或者湿法蚀刻）、等离子蚀刻、激光烧蚀、溅射、电子束、纳米压印、或者离子束光刻、扫描电化学压印、热处理、退火等。
图4示出用于制造根据各种实施例的布局的方法400。该方法400可以包括：在晶片中形成多个管芯，其中多个管芯中的每个管芯都包括位于晶片的第一侧上的至少一个电子部件及第一端子和位于晶片的与第一侧对置的第二侧上的第二端子，并且每个管芯还可以包括位于管芯的第二侧上的第三端子，并且第一侧可以是管芯的主处理侧（在410）；形成通过每个管芯的第一导电结构，该第一导电结构提供通过相应管芯从相应管芯的第二侧上的相应第三端子到相应管芯的第一侧的电流流动（在420）；在每个管芯的第一侧上形成在横向使相应第一端子与相应第一导电结构耦合的第二导电结构（在430）；以及在晶片的第一侧上形成密封结构，该密封结构覆盖多个管芯（在440）。
该方法400可以适用于如上所述布局100、200或者300中的至少一个，其中，布局100、200或者300中的至少一个可以形成于晶片中。换句话说，至少一个布局100、200或者300中的多个可以形成于晶片中。因此，多个管芯中的每个管芯都可以具有形成于至少一个管芯中的第一导电结构（例如，通过至少一个管芯），并且在根据布局100、200或者300的多个管芯中的每个管芯的第一侧上，还可以具有第二导电结构和第一端子。
在各种实施例中，至少一个晶片可以是晶片、晶片的一部分、衬底、衬底的一部分、载体、载体的一部分等。至少一个晶片还可以包括处理晶片、处理衬底、处理载体等中的至少一个。
至少一个晶片可以由一组半导体材料中的至少一个形成，其中该组半导体材料可以包括或者包含：硅（Si）、碳化硅（SiC）、锗化硅（SiGe）、锗（Ge）、α-锡（α-Sn）、硼（B）、硒（Se）、碲（Te）、硫（S）、磷化镓（GaP）、砷化镓（GaAs）、磷化铟（InP）、锑化铟（InSb）、砷化铟（InAs）、锑化镓（GaSb）、氮化镓（GaN）、氮化铝（AIN）、氮化铟（InN）、砷化铝镓（AlxGa1-xAs）和/或者氮化铟镓（InxGa1-xN）。此外，一个或者多个半导体衬底中的一个或者多个材料可以是下面的周期系的组中的化合物半导体的组中的一个或者多个化合物半导体：II-V、II-VI、III-VI、I-III-VI、IV-VI和/或者V-VI。
至少一个晶片可以具有第一侧和与第一侧对置的第二侧，其中第一侧可以具有可以例如利用至少一个先前前道制程（FEOL）工艺处理的主处理侧，并且第二侧可以是之后利用诸如薄化（例如，通过研磨晶片）、形成背侧金属化、扩散焊接等的至少一个工艺（例如，后道制程工艺FEOL）处理的一侧。
至少一个晶片可以具有一组几何形状中的至少一个的足迹，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
对于圆形晶片，至少一个晶片可以具有在约1 mm至约1000 mm的范围内，例如，在约25 mm至约450 mm的范围内，例如，在约1 mm至约500 mm的范围内的直径。
至少一个晶片可以具有某个厚度，其中该厚度可以是至少一个晶片的第一侧与第二侧之间的延伸距离。至少一个晶片的厚度可以在约1 μm至约10 mm的范围内，例如，在约250 μm至约1 mm的范围内，例如，在约100 μm至约1000 μm的范围内。
在至少一个晶片中，根据布局100、200或者300，可以形成多个管芯，其中通过后续利用晶片的薄化工艺，使晶片中的管芯与多个管芯分离（例如，切割或者独立化），可以形成多个芯片的独立管芯。
在各种实施例中，在晶片中可以形成多个管芯，诸如形成阵列结构，其中在晶片中可以形成多个管芯，使得可以使管芯可以在空间上互相分离开预定距离。多个管芯可以形成于晶片上，使得随后可以在多个晶片之间形成具有预定宽度的一个或者多个沟槽（例如，多个沟槽）。
在各种实施例中，方法400还可以包括从第二侧薄化晶片，以使密封材料机械地保持多个管芯。换句话说，密封材料在薄化之后可以用作辅助载体或者用作多个管芯的支承。作为例子，通过从晶片的第二面研磨晶片，可以执行晶片的薄化。
如上所述，可以形成密封材料。可以形成密封材料，使得每个管芯都至少部分地可以由至少位于主处理侧（或者第一侧）上和至少位于至少一个管芯的一个侧壁上的密封材料覆盖，其中密封材料至少可以覆盖第一端子和至少一个导电结构。换句话说，密封材料可以覆盖多个管芯中的每个管芯，使得至少一个管芯的至少一个侧壁和/或者第一侧至少部分地可以由密封材料覆盖，并且因此，即使在例如通过从晶片的第二侧研磨晶片去除晶片材料的情况下，仍可以利用密封保持多个管芯中的每个管芯。
密封材料可以形成多个管芯的辅助支承（例如，单元支承或者载体），使得在通过薄化晶片，切割多个管芯后，利用密封材料可以支承或者承载管芯，并且因此，密封材料可以提供或者用作支承或者载体，并且至少在多个管芯的第一侧和侧壁上，可以用作多个管芯的封装。换句话说，可以去除晶片材料，使得多个晶片可以在其第二侧从晶片材料露出，并且可以将其分割，使得利用密封材料，至少可以在多个管芯的第一侧（或者主处理侧）和侧壁上支承和封装多个管芯。
在各种实施例中，方法400还可以包括：在晶片中，在管芯之间形成一个或者多个沟槽，诸如多个沟槽；其中密封材料至少部分地可以形成于沟槽的侧壁上。换句话说，至少一个沟槽可以形成于在晶片上形成的多个管芯形成的阵列的至少两个独立布局之间。
多个沟槽可以由一组沟槽形成工艺中的至少一个形成，其中该组沟槽形成工艺可以包括或者包含：机械锯开、蚀刻（例如，干法蚀刻和湿法蚀刻）、等离子蚀刻、激光烧蚀等。
在各种实施例中，方法400还可以包括：从晶片的第二侧去除晶片材料，以至少部分地露出形成于沟槽中的密封材料。
在各种实施例中，方法400还可以包括：从晶片的第二侧去除晶片材料，以至少部分地露出形成于沟槽中的密封材料，其中在从晶片的第二侧去除晶片材料后，可以将相应至少一个第二端子和相应至少一个第三端子形成于多个管芯的相应管芯的第二侧上，其中相应至少一个第二端子和相应至少一个第三端子可以由如上所述方法中的至少一个方法形成。
在各种实施例中，从晶片的第二侧去除晶片材料可以通过从晶片的第二侧对晶片进行薄化来实现，使得密封材料机械地保持多个管芯，从而利用形成于多个管芯之间的沟槽截割（例如，切割）多个管芯，其中多个管芯可以由至少部分地覆盖位于其第一侧（即，主处理侧）和至少一个侧壁上的多个管芯的密封材料保持在一起。
在各种实施例中，利用一个处理步骤薄化和截割多个管芯的常规工艺可以实现至少一个管芯和至少部分地覆盖相应至少第一端子、相应至少第一电子部件以及相应至少一个第二导电结构的密封材料的总厚度，该总厚度可以是例如等于或者小于400 μm，或者例如等于或者小于300 μm，或者等于或者小于200 μm，或者等于或者小于100 μm，或者例如等于或者小于75 μm，或者例如等于或者小于50 μm。
在各种实施例中，密封材料至少可以部分地覆盖至少位于第一侧面和侧壁上的多个管芯中的每个管芯，并且在切割之后，可以提供或者用作多个管芯的每个管芯的封装，其中可以露出第二侧，或者换句话说，多个管芯中每个管芯的第二侧基本上没有密封材料。
在各种实施例中，方法400还可以包括：在从晶片的第二侧去除晶片材料的处理之后，在多个管芯中的至少一个管芯的第二侧上形成绝缘层；以及在绝缘层上形成开口，以至少部分地露出相应至少第一导电结构和至少一部分晶片材料；其中以在该开口中，相应至少一个第二端子和相应至少一个第三端子可以形成于多个管芯中的至少一个管芯的相应第二侧上。
在各种实施例中，该开口可以由一组烧蚀方法中的至少一个形成，其中该组烧蚀方法可以包括或者包含：蚀刻（例如，干法蚀刻或者湿法蚀刻）、溅射、激光烧蚀、电子束、纳米压印、或者离子束光刻、扫描电化学压印、热处理、退火等。
在各种实施例中，在该开口内，利用诸如层沉积、图形化、掺杂和/或者热处理的至少一种常规处理，可以使相应至少一个第二端子和相应至少一个第三端子形成于多个管芯中的至少一个管芯的相应第二侧上。
在各种实施例中，通过分割多个管芯，可以截割（或者切割）密封材料中承载的多个管芯，其中可以利用诸如机械切割、机械锯开、蚀刻（干法蚀刻和湿法蚀刻）、激光切割等的至少一个常规处理执行截割多个管芯。还可以通过在多个管芯之间的多个沟槽截割多个管芯，切割多个管芯，使得多个管芯的侧壁可以在切割处理之后由密封材料覆盖。因此，切割时形成的截口可以小于多个管芯之间的多个沟槽的宽度。
图5示出根据各种实施例的电路布局500。电路布局500可以包括：多个芯片502（即，利用多个芯片502可以形成电路布局500），其中多个芯片502中的每个芯片都可以包括：至少一个管芯550，利用形成于晶片538内或者上的至少一个无掺杂层532和至少一个掺杂层528，可以形成该至少一个管芯550；还有至少一个二极管（例如，TVS二极管、pn二极管、肖特基二极管等）和/或者至少一个电子器件，可以形成于每个管芯550中或者形成于多个芯片502的每个管芯550的第一侧542上；多个沟槽540，可以形成于多个芯片502之间；至少一个第一端子506A、至少一个第二端子506B和至少一个第三端子506C，可以形成于多个芯片502的每个管芯550的第一侧542上；至少一个第一导电结构520（例如，硅穿孔TSV），可以将该至少一个第一导电结构520形成为要求硅厚度的最终产品的预定深度（例如，形成到等于或者小于75 μm甚或50 μm的深度）；至少一个第二导电结构508，形成于多个芯片502的每个管芯550的第一侧542上并且在横向上使至少一个第一端子506A、至少一个第二端子506B和至少一个第三端子506C与至少一个第一导电结构520导电耦合，其中至少一个第二导电结构508可以通过至少一个导电触头544导电耦合到至少一个二极管，并且/或者通过至少一个或者多个导电触头518（例如，3个导电触头）导电耦合到至少一个电子器件；至少一个绝缘顶部阻挡层514，可以形成于多个芯片502的第一侧542上；多个绝缘阻挡546，可以在横向上形成该多个绝缘阻挡546，并且该多个绝缘阻挡546位于至少一个二极管与至少一个电子器件之间；以及至少一个底部阻挡层530。
术语芯片502指包括管芯550和形成于其上的各种电子器件（即，各种层、阻挡、结构、端子、触头等）。
可以将晶片538和多个芯片502的管芯550形成得与上面描述的晶片和至少一个管芯相同。多个 502的管芯550可以形成于晶片538中或者上。
在各种实施例中，至少一个电子器件可以是一组电子器件中的至少一个，其中该组电子器件可以包括或者包含：逻辑器件、二极管（例如，pn二极管、TVS二极管或者肖特基二极管）、晶体管、变阻器、双极结型晶体管、结型栅极场效应晶体管、场效应晶体管、电阻器、电容器、电感器、晶闸管、功率晶体管、功率金属氧化物半导体（MOS）晶体管、功率双极晶体管、功率场效应晶体管、功率绝缘栅极双极晶体管（IGBT）、MOS受控晶闸管、可控硅整流器、功率肖特基二极管、碳化硅二极管、氮化镓器件、ASIC、驱动器、控制器、电子滤波器组合、LC链路、无源器件、传感器等。
在图5中，示出了至少一部分这种电子器件。至少一个二极管和/或者至少一个电子器件至少可以部分地由各种掺杂区和/或者层（例如，524、526、528、534和/或者536）、绝缘和/或者钝化阻挡和/或者阻挡层（例如，514、516和/或者546）形成，下面将做更进一步详细描述。
如果电子器件可以是可以借助于串联电路集成的第二二极管（例如，第二TVS二极管），则电路布局500可以是具有一半容量并且提供双向阻塞特性的这种双二极管器件。此外，这种双二极管布局可以非常对称。
形成于多个芯片502的每个管芯550上的各种单元（例如，各种层、端子、触头、阻挡、结构等）可以由诸如层沉积、图形化、掺杂和/或者热处理的至少一个常规处理形成。
至少一个底部阻挡层530可以形成于多个芯片502的每个管芯532的掺杂层528和无掺杂层532形成的接口区上，例如，多个芯片502的每个管芯550的掺杂层528和无掺杂层532的Si/Si接口区形成。换句话说，可以形成作为掺杂层528和无掺杂层532的接口区的至少一个底部阻挡层530，使得掺杂层528的电荷载体可以保持在位于至少一个底部阻挡层530上面的掺杂层528中。
至少一个底部阻挡层530可以具有在约1 nm至约1 μm的范围内，例如，在约3 nm至约50 nm的范围内，例如，在约5 nm至约 500 nm的范围内的厚度。
在各种实施例中，在多个芯片502的每个管芯550中，可以形成至少两个掺杂区534和536，其中该区域可以是一组掺杂半导体类型中的至少一个，其中该组掺杂半导体类型可以包括或者包含：p型、n型、p+型、n+型、n-型或者p-型。
通过利用一组掺杂材料中的至少一个掺杂多个芯片502的每个管芯550的至少一个半导体材料，可以形成至少两个掺杂区534和536，其中该组掺杂材料可以包括或者包含：磷（P）、砷（As）、锑（Sb）和铋（Bi）、铟（In）、镓（Ga）、铝（Al）、碲（Te）、碳（C）等。
在各种实施例中，可以通过至少一个底部阻挡层530进入管芯550的无掺杂层523形成至少两个掺杂区534和536，使得所施加的电场可以使至少两个掺杂区534和536的电荷载体移动到相邻层。
关于掺杂剂的注入量和/或者掺杂剂的种类，至少两个掺杂区534和536可以不同地掺杂或者相同地掺杂。此外，例如可以在横向上形成于至少两个掺杂区534和536之间的一个或者多个阻挡546可以使至少两个掺杂区534和536互相分离，下面将做更进一步详细描述。
可以形成至少两个掺杂区534和536，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少两个掺杂区534和536，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
尽管在图5中示出了至少两个典型掺杂区534和536，但是它们并不局限于该数量。应当明白，根据电路布局500中要形成的电子器件的数量，可以形成一个或者多个掺杂区（例如，多个掺杂区）。
在各种实施例中，可以形成多个芯片502的每个管芯550，使得在至少一个底部阻挡层530和至少两个掺杂区534和536上，可以形成至少一个掺杂层528，其中掺杂层528可以是一组掺杂半导体类型中的至少一个，其中该组掺杂半导体类型可以包括或者包含：p型、n型、p+型、n+型、n-型或者p-型。
尽管图5中示出应该掺杂层528，但是应当明白，一个或者多个掺杂层528（例如，多个掺杂层528）至少可以部分地形成于至少一个底部阻挡层530和至少两个掺杂区534和536上。
通过利用一组掺杂材料中的至少一个掺杂至少一个掺杂层528的至少一个半导体材料，可以形成至少一个掺杂层528，其中该组掺杂材料可以包括或者包含：磷（P）、砷（As）、锑（Sb）和铋（Bi）、铟（In）、镓（Ga）、铝（Al）、碲（Te）、碳（C）等。
关于掺杂剂的注入量和/或者掺杂剂的种类，至少一个掺杂层528可以与至少两个掺杂区534和536不同地掺杂或者相同地掺杂。
至少一个掺杂层528可以具有在约100 nm至约100 μm的范围内，例如，在约10 nm至约10 μm的范围内，例如，在约100 nm至约 10 μm的范围内的厚度。
至少一个无掺杂层532可以具有在约1 μm至约1000 μm的范围内，例如，在约50 μm至约500 μm的范围内，例如，在约100 μm至约 500 μm的范围内的厚度。
在各种实施例中，至少两个另外掺杂区524和526可以形成于至少一个掺杂层528中，其中至少两个另外掺杂区524和526可以是一组掺杂半导体类型中的至少一个，其中该组掺杂半导体类型可以包括或者包含：p型、n型、p+型、n+型、n-型或者p-型。
关于掺杂剂的注入量和/或者掺杂剂的种类，至少两个另外掺杂区524和526可以不同地掺杂或者相同地掺杂。此外，关于掺杂剂的注入量和/或者掺杂剂的种类，至少两个另外掺杂区524和526可以与至少一个掺杂层528和/或者至少两个掺杂区534和536不同地掺杂或者相同地掺杂。利用至少一个绝缘阻挡546，可以使至少两个另外掺杂区524和526互相分离，下面将做更进一步详细描述。
通过利用一组掺杂材料中的至少一个进一步掺杂至少一个掺杂层528的至少一个半导体材料，可以形成至少两个另外掺杂区524和526，其中该组掺杂材料可以包括或者包含：磷（P）、砷（As）、锑（Sb）和铋（Bi）、铟（In）、镓（Ga）、铝（Al）、碲（Te）、碳（C）等。
在各种实施例中，可以形成至少两个另外掺杂区524和526，使得至少两个另外掺杂区524和526至少可以部分地与至少一个掺杂层528基本上平地延伸到至少一个掺杂层528中。
可以形成至少两个另外掺杂区524和526，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少两个另外掺杂区524和526，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
尽管在图5中示出了两个典型另外掺杂区524和526，但是它们并不局限于该数量。应当明白，根据电路布局500中要形成的电子器件的数量，可以形成一个或者多个另外掺杂区（例如，多个掺杂区）。
在各种实施例中，顶部阻挡层516至少可以部分地形成于至少一个掺杂层528和/或者至少两个另外掺杂区524和526中的至少一个上。可以形成至少一个顶部阻挡层516，使得多个芯片502中的各种掺杂区的电荷载体可以保持在位于至少一个顶部阻挡层516的下面的预定区域中。
至少一个顶部阻挡层516可以由一组阻挡层材料中的至少一个形成，其中该组阻挡层材料可以包括或者包含：二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）、氧化钛（TiO2）、由诸如二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）、氧化钛（TiO2）的至少两个阻挡层材料形成的层叠、等等。
至少一个顶部阻挡层516可以具有在约1 nm至约1 μm的范围内，例如，在约5 nm至约500 μm的范围内，例如，在约1 nm至约 100 nm的范围内的厚度。
在各种实施例中，通过至少部分地进入至少一个掺杂层528中、至少部分地通过至少一个底部阻挡层530、以及至少部分地进入多个芯片502的每个管芯550中，可以相对于至少一个电子部件和/或者至少一个二极管的尺寸，将多个绝缘阻挡546形成为预定深度。可以形成多个绝缘阻挡546，以使至少一个二极管和至少一个电子器件电断开（或者隔离开）。换句话说，可以形成多个绝缘阻挡546，用于将电路布局500中形成的各种电子器件互相隔离。
在两个电子器件（例如，至少一个二极管和/或者至少一个另外电子器件）形成于电路布局500中的这种典型情况下，至少三个绝缘阻挡546可以在互相形成于两个典型电子器件之间。尽管在图5中示出了两个典型电子器件，但是应当明白，一个或者多个电子器件（例如，多个电子器件）可以形成于电路布局500中，并且因此，基于电子器件的数量的三个以上的绝缘阻挡546形成于电路布局500中。
可以形成在电子器件的互相形成的多个绝缘阻挡546，以使形成于绝缘阻挡546之间的电子器件还与形成于电路布局500中的导电结构绝缘，下面将做更进一步详细描述。
多个绝缘阻挡546可以由一组绝缘材料中的至少一个形成，其中该组绝缘材料可以包括或者包含：二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）等。
多个绝缘阻挡546中的每个绝缘阻挡可以具有某个厚度，其中可以根据对电子器件施加的功率，形成该厚度，使得可以互相屏蔽这些施加电流。多个绝缘阻挡546中的每个绝缘阻挡的厚度可以在约1 nm至约1 μm的范围内，例如，在约10 nm至约100 nm的范围内，例如，在约50 nm至约 500 nm的范围内。
可以形成至少多个绝缘阻挡546中的每个绝缘阻挡，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少多个绝缘阻挡546中的每个绝缘阻挡，使得其主体形状由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
在各种实施例中，至少一个绝缘顶部阻挡层514至少可以部分地形成于至少一个顶部阻挡层516和至少两个另外掺杂区524和526上。形成至少一个绝缘顶部阻挡层514和绝缘阻挡546，以对从导电结构508和520形成于至少一个绝缘顶部阻挡层514的下面并且可以形成于绝缘阻挡546之间和至少一个绝缘顶部阻挡层514上面的电子器件电子屏蔽，下面将做更进一步详细描述。
尽管在图5中示出了一个绝缘顶部阻挡层514，但是应当明白，一个或者多个绝缘阻挡层514（例如，多个绝缘阻挡层514）至少可以部分地形成于至少一个顶部阻挡层516和至少两个另外掺杂区524和526上。
至少一个绝缘顶部阻挡层514可以由一组绝缘材料中的至少一个形成，其中该组绝缘材料可以包括或者包含：二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）等。
至少一个绝缘顶部阻挡层514可以具有某个厚度，其中至少一个绝缘顶部阻挡层514的厚度可以在约1 nm至约1 μm的范围内，例如，在约10 nm至约10 nm的范围内，例如，在约50 nm至约 500 nm的范围内。
可以在多个绝缘阻挡546的横向上形成可以形成为硅穿孔（TSV）的至少一个第一导电结构520，该至少一个第一导电结构520可以包括至少一个电子器件，该电子器件进入至少一个绝缘顶部阻挡层514、至少一个顶部阻挡层516、至少一个掺杂层528、至少一个底部阻挡层530，并且至少部分地进入多个芯片502的某个管芯550的无掺杂层532，其中可以与上面描述的至少一个第一导电结构相同，形成至少一个第一导电结构520（例如，TSV）。此外，可以根据从其第二侧薄化多个芯片502后的最初产品的厚度，选择TSV的预定深度。换句话说，至少一个第一导电结构520的深度可以等于或者大于最终产品的厚度。应当明白，可以形成TSV，以提供从电路布局500的第一侧到与第一侧对置的第二侧的电流。
此外，可以通过至少一个绝缘顶部阻挡层514形成至少一个导电触头544，以使至少一个二极管导电耦合到之后形成于至少一个绝缘顶部阻挡层514上的至少一个第二导电结构508，下面将做更进一步详细描述。此外，还可以通过至少一个绝缘顶部阻挡层514形成一个或者多个导电触头544，下面将做更进一步详细描述。
至少一个导电触头544可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
可以形成至少一个导电触头544，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成至少一个导电触头544，使得其主体形状可以由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
此外，可以通过至少一个绝缘顶部阻挡层514形成一个或者多个导电触头518（例如，所示的典型三导电触头518或者多个导电触头518），以从至少一个电子器件导电耦合到之后形成于至少一个绝缘顶部阻挡层514上的至少一个第二导电结构508，下面将做更进一步详细描述。
一个或者多个导电触头518可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
可以形成一个或者多个导电触头518，使得其足迹可以是一组几何形状中的至少一个，其中该组几何形状可以包括或者包含：圆形、方形、矩形、菱形、梯形、平行四边形、三角形、椭圆形、五边形、六边形、八边形、九边形、多边形等。
可以形成一个或者多个导电触头518，使得其主体形状可以由一组主体形状中的至少一个形成，其中该组主体形状可以包括或者包含：立方体、长方体、圆柱体、平行六面体、棱柱体等。
至少一个第二导电结构508至少可以部分地形成于至少一个绝缘顶部阻挡层514上，其中至少一个第二导电结构508至少可以导电耦合到至少一个第一导电结构520。
尽管在图5中示出了一个第二导电结构508，但是应当明白，诸如多个第二导电结构508的一个或者多个第二导电结构508至少可以部分地形成于至少一个绝缘顶部阻挡层514上。
通过相应一个或者多个导电触头544和518，至少一个第二导电结构508至少可以在横向上导电耦合到至少一个第一导电结构520和至少一个电子器件和/或者至少一个二极管。
至少一个第二导电结构508可以由一组导电材料中的至少一个形成，其中该组导电材料可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
至少一个第二导电结构508可以具有某个厚度，其中至少一个第二导电结构508厚度可以在约1 nm至约1 μm的范围内，例如，在约50 nm至约500 nm的范围内，例如，在约100 nm至约 500 nm的范围内。
在各种实施例中，可以将至少一个第一导电结构520、至少一个第二导电结构508形成为迹线。
在各种实施例中，至少一个绝缘结构顶层504至少可以部分地形成于至少一个第二导电结构508和至少一个绝缘顶部阻挡层514上。
尽管在图5中示出一个绝缘结构顶层504，但是应当明白，一个或者多个绝缘结构顶层504（例如，多个绝缘结构顶层）至少可以部分地形成于至少一个第二导电结构508和至少一个绝缘顶部阻挡层514上。请注意，第二导电结构508导电耦合第一端子和第一导电结构。
至少可以部分地形成至少一个绝缘结构顶层504，使得可以任选至少部分地露出至少一个第二导电结构508的预定区域，以形成诸如3个典型端子的一个或者多个各种端子：至少一个第一端子506A、至少一个第二端子506B和至少一个第三端子506C。在各种实施例中，可以省略经过钝化的开口，因此，可以关闭钝化。
具有露出区域的至少一个绝缘结构顶层504可以由一组结构化方法中的至少一个形成，其中该组结构化方法可以包括或者包含：蚀刻（例如，干法蚀刻或者湿法蚀刻）、等离子蚀刻、溅射、激光烧蚀、电子束、纳米压印、或者离子束光刻、扫描电化学压印、热处理、退火等。
至少一个绝缘结构顶层504可以由一组绝缘材料中的至少一个形成，其中该组绝缘材料可以包括或者包含：二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）等。
至少一个绝缘结构顶层504可以具有某个厚度，其中至少一个绝缘结构顶层504厚度可以在约1 nm至约1 μm的范围内，例如，在约10 nm至约100 nm的范围内，例如，在约50 nm至约 500 nm的范围内。
至少一个沟槽540至少可以部分地形成于在多个芯片502的每个管芯538上形成的两个单独芯片502之间。
可以将至少一个沟槽540形成为比从电路布局的背侧进行薄化后的最终产品的要求厚度深的深度，从而使多个芯片502分离。
至少一个沟槽540可以具有至少基于通过后续切割多个芯片502形成的至少一个截口的宽度的预定宽度。
至少一个沟槽540可以由一组沟槽形成方法中的至少一个形成，其中该组沟槽形成方法可以包括或者包含：机械锯开、蚀刻（例如，干法蚀刻和湿法蚀刻）、等离子蚀刻、激光烧蚀等。
至少一个沟槽540可以形成有一组截面形状中的至少一个，该组截面形状可以包括或者包含：半圆形、半椭圆形、三角形、方形、矩形、梯形、多边形等。
此外，电路布局500可以提供后续形成于最终产品的主处理侧上或者与主处理侧对置的第二侧上的再分布层。
图6示出根据各种实施例的电路布局600。电路布局600可以包括上面描述的电路布局500。
密封材料（例如，模制化合物）至少可以部分地形成于电路布局500上，至少使得多个芯片502中每个芯片都至少可以部分地由密封材料覆盖。此外，密封材料602可以形成于至少一个沟槽540中，使得多个芯片502中的每个芯片的侧壁都可以由密封材料602覆盖。
在各种实施例中，密封材料602可以覆盖多个芯片502中的每个芯片和至少一个沟槽540，使得诸如覆盖层的封闭平层可以形成于多个芯片502。
密封材料602可以与上面描述的密封材料相同，其中密封材料602可以是模制化合物，诸如通常用于嵌入式晶片级球栅阵列封装技术。
在各种实施例中，通过例如压印、压制、注浆、注射等，可以将密封材料602形成于大概芯片502上。
图7示出根据各种实施例的电路布局700。电路布局700可以包括上面描述的电路布局600。
电路布局600可以称为硅模具组合晶片（silicon-mold combi-wafer），其中在此可以同时使用这两个术语。硅模具组合晶片具有前侧606和与前侧606对置的后侧602，其中前侧606可以是可以形成密封材料602的一侧。后侧602可以是晶片638的背侧。
随后，例如通过从后侧602将最终产品研磨到预定厚度，薄化电路布局600，其中最终产品的厚度可以例如等于或者小于400 μm，例如等于或者小于300 μm，例如等于或者小于200 μm，例如等于或者小于100 μm，例如等于或者小于75 μm，或者例如等于或者小于50 μm。
密封材料602可以提供或者用作多个芯片502的辅助支承（或者载体），使得多个芯片502一起保持在密封材料602中，并且因此，使得其他处理步骤可以考虑到防止另外取放处理多个芯片502。
电路布局700可以具有前侧606和薄化后的后侧702。可以露出第一导电结构520的各个区域（例如，TSV）、至少一个二极管和/或者至少一个电子器件的背侧706，并且因此，可以露出至少一个第四端子704。
利用一种露出方法中的至少一个，可以露出至少一个二极管和/或者至少一个电子器件的背侧706和至少一个第四端子704，其中该组露出方法可以包括或者包含：蚀刻（例如，干法蚀刻和湿法蚀刻）、等离子蚀刻、激光烧蚀、研磨等。
尽管在图7中示出了一个第四端子704，但是应当明白，可以根据至少一个第一导电结构520的数量，形成一个或者多个第四端子704（例如，多个第四端子704）。
此外，通过将电路布局600薄化到预定厚度，可以单体化或者单独化多个芯片502，其中该厚度可以是等于或者小于至少一个沟槽540的深度的距离（例如，等于或者小于50 μm）。
薄化了密封材料602机械地保持的多个芯片500后，密封材料602可以提供或者用作辅助支承（或者载体）。
图8示出根据各种实施例的电路布局800。电路布局800可以包括上面描述的电路布局700。
在各种实施例中，通过至少在电路布局700的后侧702上的各待用区域上至少部分地形成至少一个钝化层802，可以钝化电路布局700的后侧702上的待用区域。这些待用区域可以是位于电路布局700的后侧702上的区域，其中例如通过钝化待用区域，可以防止偶发电流流过。
尽管在图8中示出了位于多个芯片502中的每个芯片上的一个钝化层802，但是应当明白，在待用区域上至少可以部分地形成一个或者多个钝化层802（例如，多个钝化层802）。
至少一个钝化层802可以由一组钝化材料中的至少一个形成，其中该组钝化材料可以包括或者包含：聚合物、聚酰亚胺（PI）、聚酰胺（PA）、聚酰胺－酰亚胺（PAI）、聚甲基戊二酰亚胺（PMGI）、SU-8、酚醛树脂（PF）、聚甲基丙烯酸甲酯（PMMA）、二氧化硅（SiO2）、氮化硅（SiN）、氧化铝（Al2O3）、氧化钛（TiO2）、氧化钽、这些材料的任意组合等。
可以形成至少一个钝化层802，使得可以露出后侧702上的预定有源区域。有源区域可以是后侧702上可以提供诸如来自第四端子704或者来自至少一个电子器件的电流流动的区域。
在各种实施例中，在形成了钝化层802后，一个或者多个结构化背侧金属硅触头（例如，欧姆触头）804A和/或者804B可以形成于有源区域上。
在各种实施例中，利用第一处理步骤，诸如金属层、金属合金层或者金属化合物层的至少一个第一导电层804A可以形成于有源区域上，并且随后，诸如金属层、金属合金层或者金属化合物层的至少一个第二导电层804B可以任选地形成于第一导电层804A上，其中可以将一个或者多个导电层804A和/或者804B形成为诸如这些导电性的层叠。例如通过电镀或者化学镀导电触头和/或者利用至少一个溅射处理，可以形成包括例如两层804A和804B的结构化金属硅触头（例如，欧姆触头），如上所述。
然而，还可以这样形成一个或者多个导电层，使得可以形成结构化背侧金属硅触头，诸如形成包括多个导电层的层叠的多个导电层。各导电层804A和/或者804B可以由一组金属中的至少一个形成，其中该组金属可以包括或者包含：铜（Cu）、银（Ag）、金（Au）、镍（Ni）、铝（Al）、铂（Pt）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、钯（Pd）、钴（Co）、铟（In）、锡（Sn）铜合金、银合金、金合金、铝合金、铂合金、钛合金、钽合金、钨合金、镍合金、钴合金、钼合金、钯合金、铟合金、锡合金、铜化合物、银化合物、金化合物、铝化合物、铂化合物、钛化合物、钽化合物、钨化合物、镍化合物、钼化合物、钯化合物、钴化合物、铟化合物、锡化合物等。
还可以利用一组结构化方法中的至少一个使结构化金属硅触头结构化，其中该组结构化方法可以包括或者包含：蚀刻（例如，干法蚀刻或者湿法蚀刻）、等离子蚀刻、溅射、激光烧蚀、电子束、纳米压印、或者离子束光刻、扫描电化学压印、热处理、退火等。
对于TSV，可以将背侧触头形成为结构化背侧金属触头/硅穿孔触头，其中可以与上面描述的结构化金属硅触头相同，形成结构化背侧金属触头/硅穿孔触头。
图9示出根据各种实施例的电路布局900。电路布局900可以包括上面描述的电路布局800。
在形成了结构化背侧触头后，可以单体化（例如，切割或者单独化）多个芯片502。利用一组切割方法中的至少一个，可以执行切割多个芯片502，其中该组切割方法可以包括或者包含：机械切割、机械锯开、蚀刻（干法蚀刻和湿法蚀刻）、等离子蚀刻、激光烧蚀等。
可以执行切割多个芯片502，使得利用切割方法分离多个芯片502的至少一个截口可以具有可以小于先前形成的至少一个沟槽540的厚度。因此，此外，在切割了多个芯片502之后，密封材料602至少可以部分地覆盖多个芯片502的每个侧壁，并且因此，在切割处理之后，至少可以部分地封装多个芯片502，其中可以露出包括结构化背侧触头804A和804B的至少一个后侧702。
在各种实施例中，可以提供一种布局。该布局可以包括：管芯，该管芯包括位于管芯的第一侧上的第一端子及至少一个电子部件和位于管芯的与第一侧对置的第二侧上的第二端子，其中第一侧是管芯的主处理侧，并且管芯还包括位于第二侧上的至少一个第三端子；第一导电结构，提供通过管芯从位于管芯的第二侧上的第三端子到管芯的第一侧的电流流动；第二导电结构，位于管芯的第一侧上，在横向上使第一端子与第一导电结构耦合；以及密封材料，至少布置于管芯的第一侧上，覆盖第一端子和第二导电结构。
在各种实施例中，管芯的第一侧和第二侧可以包括至少一个导电（例如，欧姆）触头。
在各种实施例中，管芯的第一侧和第二侧可以包括至少一个电镀的或者化学镀的导电触头。
在各种实施例中，管芯的第一侧和第二侧可以包括至少一个喷镀导电触头。
在各种实施例中，管芯至少可以具有小于或者等于75 μm的厚度。
在各种实施例中，至少一个再分布结构可以形成于导电耦合到第一端子的管芯的第一侧上。
在各种实施例中，管芯的至少一个侧壁至少部分地可以由密封材料覆盖。
在各种实施例中，第一导电结构和第二导电结构中的至少一个可以包括导电导体迹线。
在各种实施例中，可以提供一种电路布局。该布局可以包括：管芯，该管芯包括位于管芯的第一侧上的第一端子及至少一个电子部件和位于管芯的与第一侧对置的第二侧上的第二端子，该管芯还包括位于第二侧上的至少一个第三端子；第一导电结构，提供通过管芯从位于管芯的第二侧上的第三端子到管芯的第一侧的电流流动；第二导电结构，沉积于管芯的第一侧上，并且在横向上使第一端子与第一导电结构耦合，其中第二导电结构可以由晶片级互连结构形成；以及密封材料，至少布置于管芯的第一侧上，覆盖第一端子和第二导电结构。
在各种实施例中，管芯的第一侧和第二侧可以包括至少一个导电（欧姆）触头。
在各种实施例中，管芯的第一侧和第二侧可以包括至少一个电镀的或者化学镀的导电触头。
在各种实施例中，管芯的第一侧和第二侧可以包括至少一个喷镀导电触头。
在各种实施例中，管芯至少可以具有小于或者等于75 μm的厚度。
在各种实施例中，至少一个再分布结构可以形成于导电耦合到第一端子的管芯的第一侧上。
在各种实施例中，管芯的至少一个侧壁至少可以部分地由密封材料覆盖。
在各种实施例中，第一导电结构和第二导电结构中的至少一个可以包括导电导体迹线。
在各种实施例中，提供了一种制造电路布局的方法。该方法可以包括：在晶片中形成多个管芯，每个管芯包括位于晶片的第一侧上的第一端子、至少一个电子部件和位于晶片的与管芯的第一侧对置的第二侧上的第二端子，其中每个管芯还可以包括位于第二侧上的至少一个第三端子，并且管芯的第一侧可以是管芯的主处理侧；形成通过每个管芯的第一导电结构，该第一导电结构提供通过相应管芯从位于管芯的第二侧上的相应第三端子到管芯的第一侧的电流流动；在每个管芯的第一侧上形成第二导电结构，该第二导电结构在横向上将相应第一端子和相应第一导电结构耦合；以及将密封材料形成于晶片的第一侧上，该密封材料覆盖多个管芯。
在各种实施例中，该方法还可以包括：在管芯之间在晶片中形成沟槽；其中密封材料至少可以部分地形成于沟槽的侧壁上。
在各种实施例中，该方法还可以包括从第二侧去除晶片材料，以至少部分地露出形成于沟槽中的密封材料。
在各种实施例中，在从管芯的第二侧去除晶片材料的处理之后，第二端子和第三端子可以形成于管芯的第二侧上。
在各种实施例中，该方法还可以包括：在从管芯的第二侧去除晶片材料的处理之后，将绝缘层形成于管芯的第二侧上；以及在绝缘层中形成开口，以露出第一导电结构和至少一部分晶片材料；其中在开口中，第二端子和第三端子可以形成于管芯的第二侧上。
尽管具体示出了本发明并且参考特定实施例描述了本发明，但是本领域内的技术人员应当明白，在此可以在形式和细节方面进行各种变更，而不脱离所附权利要求书限定的本发明的精神和范围。因此，本发明的范围由所附权利要求书指出，并且意在包括落入权利要求书的等同的意义和范围内的所有变更。

Claims (21)

1.一种布局，包括：
管芯，该管芯包括位于该管芯的第一侧上的至少一个电子部件及第一端子和位于管芯的与第一侧对置的第二侧上的第二端子，第一侧是管芯的主处理侧，管芯还包括位于第二侧上的至少一个第三端子；
第一导电结构，提供通过管芯从位于管芯的第二侧上的第三端子到第一侧的电流流动；
第二导电结构，位于管芯的第一侧上，在横向上使第一端子与第一导电结构耦合；以及
密封材料，至少布置于管芯的第一侧上，覆盖第一端子和第二导电结构。
2.根据权利要求1所述的布局，
其中管芯的第一侧和第二侧包括至少一个导电触头。
3.根据权利要求1所述的布局，
其中管芯的第一侧和第二侧包括至少一个电镀的或者化学镀的导电触头。
4.根据权利要求1所述的布局，
其中管芯的第一侧和第二侧包括至少一个喷镀导电触头。
5.根据权利要求1所述的布局，
其中管芯至少具有小于或者等于75 μm的厚度。
6.根据权利要求1所述的布局，
其中至少一个再分布结构布置于管芯的第一侧上并且导电耦合到第一端子。
7.根据权利要求1所述的布局，
其中管芯的至少一个侧壁借助于密封材料至少部分地被覆盖。
8.根据权利要求1所述的电路布局，
其中第一导电结构和第二导电结构中的至少一个包括导电导体迹线。
9.一种电路布局，包括：
管芯，该管芯包括位于管芯的第一侧上的至少一个电子部件及第一端子和位于管芯的与第一侧对置的第二侧上的第二端子，
该管芯还包括位于第二侧上的至少一个第三端子；
第一导电结构，提供通过管芯从位于管芯的第二侧上的第三端子到管芯的第一侧的电流流动；
第二导电结构，沉积在管芯的第一侧上并且在横向上使第一端子与第一导电结构耦合，其中第二导电结构借助于晶片级互连结构形成；
密封材料，至少布置于管芯的第一侧上，覆盖第一端子和第二导电结构。
10.根据权利要求9所述的电路布局，
其中管芯的第一侧和第二侧包括至少一个导电触头。
11.根据权利要求9所述的电路布局，
其中管芯的第一侧和第二侧包括至少一个电镀的或者化学镀的导电触头。
12.根据权利要求9所述的电路布局，
其中管芯的第一侧和第二侧包括至少一个喷镀导电触头。
13.根据权利要求9所述的电路布局，
其中管芯至少具有小于或者等于50 μm的厚度。
14.根据权利要求9所述的电路布局，
其中至少一个再分布结构布置于管芯的第一侧上并且电耦合到第一端子。
15.根据权利要求9所述的电路布局，
其中管芯的至少一个侧壁借助于密封材料至少部分地被覆盖。
16.根据权利要求9所述的电路布局，
其中第一导电结构和第二导电结构中的至少一个包括导电导体迹线。
17.一种用于制造电路布局的方法，该方法包括：
在晶片中形成多个管芯，每个管芯包括位于晶片的第一侧上的至少一个电子部件及第一端子和位于晶片的与第一侧对置的第二侧上的第二端子，每个管芯还包括位于第二侧上的至少一个第三端子，该第一侧是管芯的主处理侧；
形成通过每个管芯的第一导电结构，所述第一导电结构提供从位于管芯的第二侧上的相应第三端子通过相应管芯到第一侧的电流流动；
在每个管芯的第一侧上形成第二导电结构，所述第二导电结构在横向上将相应第一端子和相应第一导电结构耦合；并且
将密封材料形成于晶片的第一侧上，所述密封材料覆盖多个管芯。
18.根据权利要求17所述的方法，还包括：
在管芯之间在晶片中形成沟槽；
其中密封材料至少部分地形成于沟槽的侧壁上。
19.根据权利要求18所述的方法，还包括：
从第二侧去除晶片材料，以至少部分地露出形成于沟槽中的密封材料，使得密封材料机械地保持多个管芯。
20.根据权利要求19所述的方法，
其中在从第二侧去除晶片材料的处理之后，第二端子和第三端子形成于管芯的第二侧上。
21.根据权利要求19所述的方法，还包括：
在从第二侧去除晶片材料的处理之后，将绝缘层形成于管芯的第二侧上；
在绝缘层中形成开口，以露出第一导电结构和至少一部分晶片材料；
其中在开口中，第二端子和第三端子形成于管芯的第二侧上。
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