JP6845200B2 - 電力用半導体素子の負荷端子 - Google Patents

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Description

本明細書は、電力用半導体素子、電力用半導体モジュール、及び電力用半導体素子製造方法の実施形態に言及する。特に、本明細書は、電力用半導体素子の強制負荷端子構造物、及びそのような強制負荷端子構造物の製造方法に関する。
電気エネルギの変換や、電動モータ又は電気機械の駆動など、自動車用途、民生用途、及び産業用途における現代のデバイスの多くの機能が、電力用半導体素子を頼りにしている。例えば、２、３例を挙げると、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、及びダイオードは、電源及び電力変換器のスイッチをはじめとして、これに限定されない様々な用途に使用されてきた。
通常、電力用半導体素子は、素子の２つの負荷端子構造物の間の負荷電流路に負荷電流を通すように構成された半導体構造物を含む。更に、負荷電流路は、ゲート電極と呼ばれることもある制御電極によって制御可能である。例えば、制御電極は、相応の制御信号を、例えば、ドライバ部から受けて、電力用半導体素子を導通状態及び遮断状態の一方にすることが可能である。
半導体素子は、ケーブル、ワイヤ等であってよい負荷電流伝送路に組み込まれてよい。半導体構造物と負荷電流伝送路の前記構成要素とをインタフェースさせる為に、前記負荷端子構造物のうちの少なくとも１つが、１本以上のボンドワイヤが接触するように構成された接触パッドなどを含んでよい。
場合によっては、ボンドワイヤと負荷端子構造物との間で接触を確立すること（一般に、ボンディングと呼ばれる）は、負荷端子構造物内に機械的応力を引き起こすことを伴う。
一実施形態によれば、電力用半導体素子が、第１の負荷端子構造物と、第１の負荷端子構造物から離されて配置される第２の負荷端子構造物と、第１の負荷端子構造物及び第２の負荷端子構造物のそれぞれと電気的に結合され、負荷電流を通すように構成された半導体構造物と、を含む。第１の負荷端子構造物は、半導体構造物と接触する導電層と、少なくとも１本のボンドワイヤの端部が接触するように構成され、この少なくとも１本のボンドワイヤ及び導電層の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されたボンディングブロックと、導電層及びボンディングブロックのそれぞれの硬度より高い硬度を有する支持ブロックであって、ボンディングブロックは、支持ブロックを介して導電層の上にマウントされる、支持ブロックと、導電層及び支持ブロックの少なくとも一方の中に配置されたゾーンであって、窒素原子を有するゾーンと、を含む。
別の実施形態によれば、電力用半導体モジュールが、電力用半導体素子と、少なくとも１本のボンドワイヤと、パッケージングと、を含む。電力用半導体素子は、第１の負荷端子構造物と、第１の負荷端子構造物から離されて配置される第２の負荷端子構造物と、第１の負荷端子構造物及び第２の負荷端子構造物のそれぞれと電気的に結合され、負荷電流を通すように構成された半導体構造物と、を含む。第１の負荷端子構造物は、半導体構造物と接触する導電層と、少なくとも１本のボンドワイヤの端部が接触するように構成され、この少なくとも１本のボンドワイヤ及び導電層の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されたボンディングブロックと、導電層及びボンディングブロックのそれぞれの硬度より高い硬度を有する支持ブロックであって、ボンディングブロックは、支持ブロックを介して導電層の上にマウントされる、支持ブロックと、導電層及びボンディングブロックの少なくとも一方の中に配置されたゾーンであって、窒素原子を有するゾーンと、を含む。パッケージングは、電力用半導体素子の少なくとも一部分を囲み、少なくとも１本のボンドワイヤの他方の端部が接触する負荷電流インタフェースを含む。
更に別の実施形態によれば、電力用半導体素子を製造する方法が、表面を有する半導体構造物を設けるステップと、この表面の上に第１の負荷端子構造物を作成するステップと、を含む。前記作成するステップは、前記表面で半導体構造物と接触する導電層を形成するステップと、導電層の上に少なくとも１つの支持ブロックを堆積させるステップと、窒素原子を有し、導電層及び支持ブロックの少なくとも一方の中に配置されるゾーンを形成するステップと、少なくとも１つの支持ブロックの上にボンディングブロックをマウントするステップと、を含む。少なくとも１つの支持ブロックの硬度は、導電層及びボンディングブロックのそれぞれの硬度より高い。ボンディングブロックは、少なくとも１本のボンドワイヤの端部と接触するように構成され、且つ、その少なくとも１本のボンドワイヤ及び導電層の少なくとも一方から負荷電流の少なくとも一部を受けるように構成される。
当業者であれば、以下の詳細説明を読み、添付図面を見ることにより、更なる特徴及び利点を認識されるであろう。
図面中の各構成要素は、必ずしも正確な縮尺ではなく、むしろ、本発明の原理を図解することに重点が置かれている。更に、図面では、類似の参照符号は、対応する構成要素同士を表す。各図面は以下のとおりである。
１つ以上の実施形態による電力用半導体素子の垂直断面の一セクションを概略的に示す。 １つ以上の実施形態による電力用半導体素子の導電層の垂直断面の一セクションを概略的に示す。 １つ以上の実施形態による電力用半導体素子の水平投影の一セクションを概略的に示す。 電力用半導体素子の製造方法の様々な段階を、１つ以上の実施形態による電力用半導体素子の垂直断面の一セクションの各段階の概略図により、概略的に示す。 １つ以上の実施形態による電力用半導体モジュールの斜視図の一セクションを概略的に示す。 １つ以上の実施形態による電力用半導体素子の支持ブロックの垂直断面の一セクションを概略的に示す。
以下の詳細説明では、添付図面を参照する。添付図面は詳細説明の一部を成し、添付図面においては、本明細書を実施できる特定の実施形態が例として示されている。
この点において、方向を示す言葉、例えば、「上部の」、「下部の」、「下の」、「前方の」、「背後の」、「後方の」、「先頭の」、「後続の」、「下方の」、「上方の」等は、説明されている図面の向きを基準にして使用されてよい。実施形態の各要素は様々な向きに配置可能なので、方向を示す言葉は、例示を目的とするものであって、限定では全くない。当然のことながら、本発明の範囲から逸脱しない限り、他の実施形態が利用されてよく、構造的又は論理的な変更が行われてよい。従って、以下の詳細説明は限定的な意味で理解されるべきではなく、本発明の範囲は添付の特許請求の範囲によって定義される。
以下では様々な実施形態を詳細に参照し、それらのうちの１つ以上の例を図面に示す。各例は、説明の為に与えられ、本発明の限定を意図するものではない。例えば、一実施形態の一部として図示又は説明される特徴を、他の特徴に対して、又は他の特徴と併せて用いることにより、更に別の実施形態がもたらされてよい。本発明は、そのような修正形態及び変形形態を包含するものとする。各例は、具体的な言葉で説明されるが、これらは、添付の特許請求の範囲を限定するものとして解釈されるべきではない。各図面は、縮尺は正しくなく、説明のみを目的としている。明確さの為に、特に断らない限り、同じ要素又は製造工程は、図面が異なっても同じ参照符号で示されている。
「水平方向の」という用語は、本明細書では、半導体基板又は半導体構造物の水平面にほぼ平行な向きを表すものとする。この水平面は、例えば、半導体のウエハ又はダイの表面であってよい。例えば、後述される第１の横方向Ｘ及び第２の横方向Ｙは水平方向であってよく、第１の横方向Ｘ及び第２の横方向Ｙは互いに垂直であってよい。
「垂直方向の」という用語は、本明細書では、水平面にほぼ垂直な向き、即ち、半導体ウエハの表面に垂直な方向にほぼ平行な向きを表すものとする。例えば、後述される延長方向Ｚは、第１の横方向Ｘ及び第２の横方向Ｙの両方に垂直な延長方向であってよい。
本明細書では、ｎドープを「第１の導電型」と呼び、ｐドープを「第２の導電型」と呼ぶ。代替として、これと反対のドープ関係を使用してもよく、その場合は、第１の導電型がｐドープであってよく、第２の導電型がｎドープであってよい。
本明細書の文脈では、「オーム接触している」、「電気的に接触している」、「オーム接続している」、及び「電気的に接続されている」という用語は、半導体素子の２つの領域、セクション、ゾーン、部分、又は部品の間、或いは、１つ以上の素子の異なる端子同士の間、或いは、端子又はメタライゼーション又は電極と、半導体素子の一部分又は部品との間に低オームの電気的接続又は低オームの電流路があることを表すものとする。更に、本明細書の文脈では、「接触している」という用語は、それぞれの半導体素子の２つの構成要素の間に直接の物理的接触があることを表すものとし、例えば、互いに接触している２つの構成要素の間のトランジションは、更なる中間構成要素などを含まなくてよい。
更に、本明細書の文脈では、「電気的絶縁」という用語は、特に断らない限り、その一般的に妥当な理解の文脈において用いられるものであり、従って、２つ以上の構成要素が互いに離れて配置されていること、並びに、それらの構成要素を接続するオーム接続が存在しないことを表すものとする。しかしながら、構成要素同士が、互いに電気的に絶縁されているにもかかわらず、互いに結合されている場合があり、例えば、機械的に結合されていたり、且つ／又は容量結合されていたり、且つ／又は誘導結合されていたりする場合がある。一例を挙げると、コンデンサの２つの電極は、（例えば、絶縁体（例えば、誘電体）により）電気的には互いに絶縁されていて、同時に、機械的且つ容量的には互いに結合されていることが可能である。
本明細書に記載の特定の実施形態は、電力変換器又は電源の中で使用可能な、ストライプセル構成又はニードルセル構成を有する電力用半導体素子、例えば、電力用半導体トランジスタに関係し、これに限定されない。従って、一実施形態では、この半導体素子は、負荷に送り込まれる負荷電流、及び／又は、電源から供給される負荷電流を通すように構成される。例えば、この半導体素子は、１つ以上の電力用能動半導体セルを含んでよく、それらは、例えば、モノリシック集積されたダイオードセル、及び／又はモノリシック集積されたトランジスタセル、及び／又はモノリシック集積されたＩＧＢＴセル、及び／又はモノリシック集積されたＲＣ−ＩＧＢＴセル、及び／又はモノリシック集積されたＭＯＳゲーテッドダイオード（ＭＧＤ）セル、及び／又はモノリシック集積されたＭＯＳＦＥＴセル、及び／又はこれらの派生物である。そのようなダイオードセル及び／又はそのようなトランジスタセルが、電力用半導体モジュールとして集積されてよい。複数のそのようなセルが、電力用半導体素子の活性領域内に配列されるセルフィールドを構成してよい。
「電力用半導体素子」という用語は、本明細書では、高電圧を遮断する機能、及び／又は大電流を通す機能を有する、単一チップ上の半導体素子を表すものとする。言い換えると、そのような電力用半導体素子は、大電流（典型的には、例えば、最大で数十又は数百アンペアの電流範囲の大電流）及び／又は高電圧（典型的には１５Ｖ超、より典型的には１００Ｖ以上の高電圧）を対象としている。例えば、後述の製造された半導体素子は、ストライプセル構成又はニードルセル構成を有する半導体素子であってよく、低電圧、中電圧、及び／又は高電圧の各用途において電力用部品として使用されるように構成されてよい。
図１は、１つ以上の実施形態による電力用半導体素子１（以下、「半導体素子」と称する）の垂直断面の一セクションを概略的に示す。
図示されている垂直断面は、第１の横方向Ｘと、これに垂直な延長方向Ｚとによって画定される平面に平行である。半導体素子１、又はその構成要素は、第１の横方向Ｘ及び延長方向Ｚのそれぞれに垂直な第２の横方向Ｙに沿って延びることも確実であってよい。
半導体素子１は半導体構造物１０（例えば、半導体ボディ）を含み、これは、第１の負荷端子構造物１１及び第２の負荷端子構造物１２と結合されている。図示されている実施形態では、半導体素子１はほぼ垂直方向にセットアップされており、従って、第２の負荷端子構造物１２は、半導体構造物１０の裏側に配置されてよく、且つ、従って、第１の負荷端子構造物１１は、半導体構造物１０の表側に配置されてよい。しかしながら、当然のこととして、半導体素子１はほぼ横方向にセットアップされてもよく、従って、例えば、第１の負荷端子構造物１１及び第２の負荷端子構造物１２のそれぞれが、半導体構造物１０の同じ側に配置される。
半導体構造物１０は、負荷電流を通すように構成されてよく、例えば、半導体素子１の第１の負荷端子構造物１１と第２の負荷端子構造物１２との間で負荷電流を通すように構成されてよい。この為には、第１の負荷端子構造物１１及び第２の負荷端子構造物１２のそれぞれは、半導体構造物１０に電気的に接続されてよい。一実施形態では、負荷電流は、第１の負荷端子構造物１１が受け、第２の負荷端子構造物１２が出力する（且つ／又はその逆）。別の実施形態では、第１の負荷端子構造物は、負荷電流の流れを制御する制御端子構造物として使用される。
例えば、半導体構造物１０は、少なくとも１０Ａ、少なくとも５０Ａ、又は１００Ａ超の負荷電流を通すように構成される。
例えば、半導体構造物１０の負荷電流を通す機能を実施する為に、半導体構造物１０は、１つ以上のダイオードセル又はトランジスタセルを含んでよい。そのようなセルは図面に示されていないが、これは、それらの厳密な構成がここではさほど重要ではない為である。むしろ、半導体構造物１０は、主として、現在且つ将来使用されるいかなる任意のトランジスタ構造及び／又はダイオード構造を有してもよく、そのようなものとして、幾つか挙げると、ＩＧＢＴ、ＭＯＳＦＥＴ、ＭＯＳゲーテッドダイオード、及び／又はダイオード構造物、サイリスタ構造物等があり、これらに限定されない。この為には、半導体構造物１０は、第１の導電型のドーパントを有する１つ以上の第１の領域と、第１の導電型に対して相補的である第２の導電型のドーパントを有する１つ以上の第２の領域と、を含んでよい。一実施形態では、そのような第１の半導体領域及び第２の半導体領域の少なくとも一方が、第１の負荷端子構造物１１に電気的に接続されている。
更に、半導体構造物１０の中の負荷電流の流れを制御する為に、半導体素子１は更に、半導体構造物１０から電気的に絶縁されている制御電極構造物を含んでよい。例えば、そのような制御電極構造物は、半導体構造物１０の外部から制御信号を受信することと、半導体素子１を導通状態及び遮断状態の一方にすることと、を行うように構成された少なくとも１つのゲート電極を含んでよい。
例えば、第２の負荷端子構造物１２は、半導体構造物１０の１つ以上のセクション（例えば、高ドープ半導体接触層（図示せず））に電気的に接続されてよい裏側メタライゼーションを含んでよい。
第１の負荷端子構造物１１は、半導体構造物１０と接触している導電層１１１を含んでよい。例えば、図２に示されるように、導電層１１１は、拡散障壁１１１−２及びメタライゼーション１１１−１を含み、拡散障壁１１１−２は、表側メタライゼーション１１１−１を半導体構造物１０と結合する。
例えば、拡散障壁１１１−２は、チタン、タングステン、チタンタングステン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含む。拡散障壁１１１−２は、金属等が第１の負荷端子構造物１１から半導体構造物１０内へ拡散することを防ぐように構成されてよい。
メタライゼーション１１１−１は、銅、銀、金、パラジウム、亜鉛、ニッケル及び鉄、及びアルミニウムのうちの少なくとも１つを含んでよい。
第１の負荷端子構造物１１は更に、導電層１１１の上にマウントされてよい支持ブロック１１３を含んでよい。例えば、支持ブロック１１３は、硬度が導電層１１１の硬度より高く、例えば、メタライゼーション１１１−１の硬度より高い。この為には、支持ブロック１１３は、チタン、タングステン、チタンタングステン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含んでよい。例えば、支持ブロック１１３は、導電層１１１の全表面を完全に覆うか、導電層１１１の全表面のうちの一部分、例えば、導電層１１１の全表面積の５％から９５％の範囲の部分だけを覆う。従って、支持ブロック１１３は、断面の面積が導電層１１１の全表面積の５％から９５％の範囲であってよく、前記断面は、導電層１１１の表面に平行であってよい。更に、前記範囲はより小さくてもよく、例えば、１０％から９０％、或いは２０％から８０％であってよい。
更に、図６に概略的に示されるように、支持ブロック１１３は、第１の副層１１３−１及び第２の副層１１３−２を含んでよく、第１の副層１１３−１は、ボンディングブロック１１２と接触してよく、第２の副層１１３−２は、導電層１１１と接触してよい。例えば、第１の副層１１３−１は、第２の副層１１３−２に含まれてよい金属とは異なる金属を含む。例えば、第１の副層１１３−１は、チタン、タングステン、チタンタングステン、窒化チタン、タンタル、及び窒化タンタルのうちの１つで作られ、第２の副層１１３−２は、チタン、タングステン、チタンタングステン、窒化チタン、タンタル、及び窒化タンタルのうちの別の１つで作られる。更に、支持ブロック１１３は３つ以上の副層を含んでよく、例えば、追加の第３の副層（図示せず）を含んでよく、そのような追加の第３の副層は、チタン、タングステン、チタンタングステン、窒化チタン、タンタル、及び窒化タンタルのうちの更に別の１つを含んでよい。
第１の負荷端子構造物１１は更に、ボンディングブロック１１２を含んでよく、これは、ボンドワイヤ３の端部３１と接触するように構成され、且つ、ボンドワイヤ３及び導電層１１１の少なくとも一方から負荷電流の少なくとも一部を受けるように構成される。例えば、ボンディングブロック１１２も、銅、銀、金、パラジウム、亜鉛、ニッケル及び鉄、及びアルミニウムのうちの少なくとも１つを含む。一実施形態では、ボンディングブロック１１２は、１本以上のボンドワイヤ３と接触するように構成された接触パッドを形成する。
一実施形態では、ボンディングブロック１１２は、支持ブロック１１３の表面の少なくとも一部分を覆うだけでなく、導電層１１１の表面のうちの、支持ブロック１１３で覆われていない少なくとも一部分も覆う。従って、第１の横方向Ｘ及び第２の横方向Ｙのそれぞれに平行な、ボンディングブロック１１２の全表面は、第１の横方向Ｘ及び第２の横方向Ｙのそれぞれに平行な、支持ブロック１１３の全表面より大きくてよい。
従って、本明細書においては、「ボンディングブロック１１２は、支持ブロック１１３を介して、導電層１１１上にマウントされている」と述べる表現は、１つ以上の実施形態による、ボンディングブロック１１２の水平面が支持ブロックの水平面より大きい状況、並びに、従って、支持ブロック１１３が延びていない領域において、ボンディングブロック１１２も導電層と接触してよい状況も網羅するものと考えられてよい。
一実施形態では、ボンディングブロック１１２、及び導電層１１１の少なくとも一部分、例えば、メタライゼーション１１１−１は、同じ金属を含み、例えば、同じ材料で作られている。従って、支持ブロック１１３の硬度は、ボンディングブロックの硬度より高くてもよい。
一実施形態では、支持ブロック１１３は、硬度がモース硬度で少なくとも５．０である。この硬度は、モース硬度で５．０より更に高くてよく、例えば、モース硬度で、６．０超、７．０超、更には８．０超、より更には９．０超であってよい。これに対して、導電層１１１及びボンディングブロック１１２のそれぞれの硬度は、モース硬度で５．０より低くてよく、例えば、モース硬度で４．０未満、更にはモース硬度で３．０未満、より更にはモース硬度で２．０未満であってよい。
当然のことながら、本明細書においては、「硬度」という用語は、半導体素子１の各構成要素の平均硬度を表すように使用される。例えば、上述のように、導電層１１１は拡散障壁１１１−２を含んでよく、拡散障壁１１１−２は、硬度が導電層１１１のメタライゼーション１１１−１の硬度と異なってよい。従って、例えば、導電層１１１の硬度は、拡散障壁１１１−２の硬度とメタライゼーション１１１−１の硬度の間であってよい。同様に、支持ブロック１１３の硬度は、図６の例示的実施形態による、第１の副層１１３−１の硬度と第２の副層１１３−２の硬度との間であってよい。
更に、構成要素の硬度を表しうる物理単位は多数あり、更なる異なるタイプの硬度として、例えば、いわゆるスクラッチ硬度、押し込み硬度、反発硬度などがある。これらのクラスのそれぞれは、１つ以上の個々の測定尺度で表されてよく、即ち、異なる物理単位で表されてよい。そのような尺度の１つが、上述のモース硬度である。しかしながら、当然のこととして、導電層１１１及びボンディングブロック１１２の硬度に対する支持ブロック１１３の様々な硬度は、別の測定尺度で表されてもよく、例えば、知られているロックウェル硬度、ブリネル硬度、ビッカース硬度、及び／又はショア硬度で表されてよい。
従って、一実施形態では、支持ブロック１１３の硬度を表す為に使用される測定尺度に関係なく、支持ブロック１１３の硬度は、導電層１１１及び／又はボンディングブロック１１２の硬度の少なくとも２０％乃至５０％増し、或いは、それらの少なくとも２倍にもなる。別の実施形態では、この係数は更に２を超えてもよく、例えば、３、４、５であってよく、更には５を超えてもよい。しかしながら、当然のこととして、支持ブロック１１３の硬度と導電層１１１の硬度との差は、支持ブロック１１３の硬度とボンディングブロック１１２の硬度との差と異なってよい。従って、一実施形態では、導電層１１１の硬度は、ボンディングブロック１１２の硬度と異なってよい。別の実施形態では、導電層１１１の硬度は、ボンディングブロック１１２の硬度と同じであってよく、従って、支持ブロック１１３の硬度を基準とする上述の硬度差も互いに同じであってよい。
更に、図１に概略的に示されるように、支持ブロック１１３の、負荷電流の流れに平行な方向の厚さは、同じ方向、即ち、ほぼ、図１に示された実施形態における延長方向Ｚの、ボンディングブロック１１２の厚さより著しく小さくてよい。
例えば、支持ブロック１１３の厚さＴ３は、ボンディングブロック１１２の厚さＴ２の１０分の１より小さい。更に、導電層１１１の厚さＴ１も、ボンディングブロック１１２の厚さＴ２の１０分の１より小さくてよい。
一実施形態では、導電層１１１の厚さＴ１は、前記の負荷電流の流れの方向に、２００ｎｍから１０μｍの範囲である。支持ブロック１１３の厚さＴ３は、前記の方向に、５０ｎｍから２０００ｎｍの範囲であってよい。
図１に示されるように、導電層１１１、支持ブロック１１３、及びボンディングブロック１１２は、支持ブロック１１３内の負荷電流の流れの方向に平行に延びてよい導電スタックを形成してよい。ボンディングブロック１１２は、支持ブロック１１３上にマウントされてよく、支持ブロック１１３は、導電層１１１上にマウントされてよい。負荷電流は、ボンドワイヤ３の端部３１で受けられてよく、導電スタックを通過してよく、その後、半導体構造物１０に入ってよく、第２の負荷端子構造物１２によって半導体構造物１０から出てよい。一方、別の実施形態では、負荷電流の流れは、追加又は代替として反対方向にも発生してよく、更に、半導体構造物１０は、前記方向のそれぞれに負荷電流を通すように構成されてよい。更に、当然のことながら、ボンディングブロック１１２は、１本だけでなく２本以上のボンドワイヤ３、例えば、２本のボンドワイヤ、３本のボンドワイヤ、更には５本より多いボンドワイヤ、例えば、３０本のボンドワイヤが接触するように構成されてよい。
一実施形態では、ボンディングブロック１１２及び導電層１１１は、同じ金属、例えば、銅を含んでよい。
一実施形態では、第１の負荷端子構造物１１は更に、導電層１１１及び支持ブロック１１３の少なくとも一方の中に配置されたゾーン（別個には図示せず）を含み、ゾーンは窒素原子を有する。例えば、ゾーンは、最大窒素原子濃度が１ｅ１４ｃｍ−３超、又は５ｅ１４ｃｍ−３超、又は２ｅ１５ｃｍ−３超、又は５ｅ１５ｃｍ−３超、更には２ｅ１６ｃｍ−３超である。
一実施形態では、ゾーンは、導電層１１１及び支持ブロック１１３の少なくとも一方の最大窒素原子濃度が１ｅ１４ｃｍ−３超、又は５ｅ１４ｃｍ−３超、又は２ｅ１５ｃｍ−３超、又は５ｅ１５ｃｍ−３超、更には２ｅ１６ｃｍ−３超であるように、配置されてよい。
例えば、ゾーンは、横方向の断面の面積が、支持ブロック１１３の横方向の断面の面積の少なくとも５０％であるか、導電層１１１の横方向の断面の面積の少なくとも５０％である。前記のそれぞれのパーセンテージは、更には５０％超であってよく、例えば、７５％超、８５％超、更にはほぼ１００％であってもよい。従って、一実施形態では、支持ブロック１１３の中に配置されているゾーンの一セクションの横方向（Ｘ方向及びＹ方向）の寸法が支持ブロック１１３と等しくてよく、或いは、導電層１１１の中に配置されているゾーンの一セクションの横方向（Ｘ方向及びＹ方向）の寸法が導電層１１１と等しくてよい。
一例では、ゾーンは、拡散障壁１１１−２の中に配置され、最大窒素原子濃度が１ｅ１４ｃｍ−３超である。最大窒素原子濃度は、それより高くてもよく、例えば、５ｅ１４ｃｍ−３超、２ｅ１５ｃｍ−３超、５ｅ１５ｃｍ−３超、更には２ｅ１６ｃｍ−３超であってもよい。ゾーンは、前述の最大窒素原子濃度の関係が拡散障壁１１１−２内に存在しうるように、拡散障壁１１１−２の中に配置されてよい。
更に、ゾーンが拡散障壁１１１−２の中に配置されている例では、拡散障壁１１１−２は、同じか異なる障壁材料の多層スタックを含んでよい。障壁材料は、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、アルミニウム銅（ＡｌＣｕ）、アルミニウムシリコン銅（ＡｌＳｉＣｕ）のうちの少なくとも１つであってよい。
別の例では、前述の例に対する追加又は代替として、ゾーンは、支持ブロック１１３のうちの、ボンディングブロック１１２への遷移部に近い一セクションの中にも配置される。一実施形態では、拡散障壁１１１−２とメタライゼーション１１１−１との間の遷移部にも、或いは、代替としてその遷移部に、窒素原子が与えられてよい。
例えば、窒素原子が、例えば、熱アニール工程（例えば、急速熱アニール工程）を実施することにより、与えられてよい。それによって、規定用量の窒素原子、例えば、例示的に上述された前記最大窒素原子濃度関係が、指定された領域に与えられてよく、例えば、支持ブロック１１３及び拡散障壁１１１−２の少なくとも一方の粒界領域に与えられてよい。
窒素原子が与えられた後に、窒素原子が既に与えられている同じ領域に、（例えば、スパッタリングにより）ＴｉＷ及びＣｕが与えられてよい。
図５は、１つ以上の実施形態による半導体モジュール５の斜視図を示す。半導体モジュール５はパッケージング４を含んでよく、パッケージング４は、半導体素子１を収容してよく、例えば、図１及び図２に関して例示的に説明されたような構成を有する半導体素子１を収容してよい。
従って、半導体モジュール５の半導体素子１は、負荷電流を通すように構成された半導体構造物１０と、電力用半導体モジュール５の一部であってよいボンドワイヤ３の端部３１が接触する第１の負荷端子構造物１１と、を含んでよい。
パッケージング４は、半導体素子１の少なくとも一部分を囲んでよく、ボンドワイヤ３の他方の端部３２が接触する負荷電流インタフェース４１を含んでよい。既に指摘されていることであるが、当然のこととして、第１の負荷端子構造物１１と負荷電流インタフェース４１との間の相互接続は、２本以上のボンドワイヤ３によって確立されてよい。
一実施形態では、電力用半導体モジュール５は、負荷電流伝送路（図５には示されず）に組み込まれるように構成されてよく、負荷電流伝送路は、電力用半導体素子スタック、ラック、及びそのような構造物の中で一般に使用される構成要素（例えば、ケーブル、ワイヤなど）を含んでよい。１つ以上の実施形態によれば、電力用半導体モジュール５を負荷電流伝送路のそのような構成要素とインタフェースする為に、前記負荷電流インタフェース４１が使用されてよい。
パッケージング４は、パッケージング４を、例えば、電力変換器などのシステムラックに機械的に収容することを可能にし得る１つ以上の機械端子（図示せず）を含んでよい。パッケージング４は、電気絶縁材料を含んでよい。
図４は、電力用半導体素子製造方法２の様々な段階を、各段階における、１つ以上の実施形態による半導体素子１の垂直断面の一セクションを図示することにより、概略的に示している。
方法２では、ステップ２１で、表面１０−１を有する半導体構造物１０を設け、その後のステップで、表面１０−１の上に第１の負荷端子構造物１１を作成することを含んでよい。
第１の負荷端子構造物１１を前記作成することは、ステップ２２で、前記表面１０−１で半導体構造物１０と接触する導電層１１１を形成することを含んでよい。例えば、導電層１１１を形成することは、半導体構造物１０の表面１０−１に拡散障壁１１１−２を形成することを含んでよい。更に、導電層１１１を形成することは、拡散障壁１１１−２の上にメタライゼーション１１１−１を形成することを含んでよい。
メタライゼーション１１１−１を形成することは、化学気相成長及び／又はスパッタリング処理の工程を実施することを含んでよい。
次のステップ２３では、導電層１１１の上に少なくとも１つの支持ブロック１１３を堆積させてよい。このステップは、導電層１１１の硬度（例えば、メタライゼーション１１１−１及び拡散障壁１１１−２の平均硬度）より高い硬度の材料を堆積させることを含んでよい。例えば、堆積された支持ブロック１１３の硬度は、導電層１１１の硬度の少なくとも２倍であり、例えば、導電層１１１の硬度の少なくとも３倍、更には４倍である。
ステップ２３で少なくとも１つの支持ブロック１１３を堆積させることは、マスク（図示せず）を使用して、この少なくとも１つの支持ブロック１１３を構築することを含んでよい。この任意選択の態様については、図３に関して詳細に説明する。図３は、１つ以上の実施形態による、製造された電力用半導体素子１に対する水平投影を概略的且つ例示的に示す。従って、設けられた半導体ボディ１０は、活性領域１−１と、活性領域１−１を取り囲んでよい非活性エッジ構造物１−２と、を含んでよい。活性領域１−１は、負荷電流を通すように構成されてよく、一方、１つ以上の実施形態によれば、非活性エッジ構造物１−２は、負荷電流を通す目的には使用されない。例えば、活性領域１−１は、上述の活性セルの１つ以上、例えば、制御された負荷電流を通す半導体構造物１０の機能を実施できるダイオードセル及び／又はトランジスタセルを含み、非活性エッジ構造物１−２は、素子１の接合終端領域を含んでよい。
ステップ２３でマスクを使用することは、少なくとも１つの支持ブロック１１３が、活性領域１−１の上にのみ設けられ、非活性エッジ構造物１−２の上には設けられないように、行われてよい。例えば、少なくとも１つの支持ブロック１１３は、負荷電流を半導体構造物１０内に送り込むこと、及び／又は、半導体構造物１０から出る負荷電流を連結することの為に使用される１本以上のボンドワイヤが後で接触する領域にのみ設けられる。
一実施形態では、支持ブロック１１３の断面は、例えば、第１の横方向Ｘ及び第２の横方向Ｙのそれぞれに平行な断面であり、例えば、負荷電流の流れの方向に垂直な断面であり、前記断面の面積は、少なくとも１本のボンドワイヤ３の断面の面積の２倍から１０倍の範囲であってよい。支持ブロック１１３の前記断面の面積は、支持ブロック１１３の表面の面積と同じであってよい。
更に、上述のように、支持ブロック１１３は、断面の面積が導電層１１１の全表面積の５％から９５％の範囲であってよく、前記断面は導電層１１１の表面と平行であってよい。
従って、ステップ２３では、１つだけでなく２つ以上の支持ブロック１１３が設けられてよく、各支持ブロック１１３の表面は、１つ以上の実施形態によれば半導体構造物１０の全表面のうちの主要部分を覆うことが可能な導電層１１１の全表面積より著しく小さくてよい。従って、１つ以上の堆積された支持ブロック１１３は、導電層１１１の上に島構造を形成してよく、堆積された各支持ブロック１１３は、前記断面の面積が、１本のボンドワイヤ３の断面の面積、又は２本以上のボンドワイヤ３の断面の全面積の合計の２倍から１０倍の範囲であってよい。
図示された方法２の実施形態の、次のステップ２４では、少なくとも１つの支持ブロック１１３の上にボンディングブロック１１２がマウントされてよい。前記ボンディングブロック１１２は、ボンドワイヤ３の端部３１が接触するように、且つ、ボンドワイヤ３及び導電層１１１の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されてよい。
ステップ２４で、少なくとも１つの支持ブロック１１３の上にボンディングブロック１１２をマウントすることは、別のマスク（図示せず）を使用して、例えば、少なくとも１つの支持ブロック１１３の場合と同様にボンディングブロック１１２を構築することを含んでよい。
別の実施形態では、既に指摘されているように、ボンディングブロック１１２は、支持ブロック１１３の少なくとも一部分を覆うだけでなく、導電層１１１の少なくとも一部分も覆う。例えば、ボンディングブロック１１２は、１つ以上の支持ブロック１１３のそれぞれと、その１つ以上の支持ブロック１１３によって覆われていない、導電層１１１の更なる部分とを覆ってよい。ボンディングブロック１１２は、活性領域１−１を囲んでよい非活性エッジ構造物１−２と隣接するように、横方向にも延びてよい。従って、図３では、前記少なくとも１つの支持ブロック１１３は図示されていないが、これは、ボンディングブロック１１２によって完全に覆われてよい為である。
既に説明されているように、方法２は、導電層１１１及び支持ブロック１１３の少なくとも一方の中に配置される前記窒素原子ゾーンを形成することを含んでよい。例えば、前記ボンディングブロック１１２がマウントされる前に、堆積された少なくとも１つの支持ブロック１１３の表面１１３−１０に窒素が与えられてよい。例えば、堆積された少なくとも１つの支持ブロック１１３に対しては、ボンディングブロック１１２がマウントされる前に、熱アニール工程（例えば、急速熱アニール工程）が実施される。
一実施形態では、ステップ２４で、少なくとも１つの支持ブロック１１３の上にボンディングブロック１１２をマウントすることは、支持ブロック１１３の上にシード層１１２−１を設け、その後に、シード層１１２−１の上に金属をガルバニックに堆積させることを含んでよい。堆積される金属は、導電層１１１のメタライゼーション１１１−１の金属と同じであってよい。例えば、少なくとも１つの支持ブロック１１３の上にボンディングブロック１１２をマウントすることは、従って、電気めっき工程を実施することを含んでよい。
一実施形態では、前記シード層１１２−１は、支持ブロック１１３の上に金属を設けることにより形成され、例えば、ＴｉＷ及びＣｕが支持ブロック１１３の上に、例えば、スパッタリングにより、堆積される。例えば、支持ブロック１１３は、シード層１１２−１によって終端されてよく、シード層１１２−１の上にボンディングブロック１１２の残りのセクションがマウントされてよい。更に、シード層１１２−１の硬度は、支持ブロック１１３の硬度より低くてよい。
図３に関して以下で説明する一実施形態によれば、半導体素子１は更に、制御端子構造物１３を含んでよく、これは、半導体構造物１０内で負荷電流が通り抜ける負荷電流路を制御するように構成されてよい。例えば、そのような制御は、例えば（図示されていない）ドライバ部から与えられてよい、相応の制御信号を受けて行われてよく、そのようなドライバ部は、半導体素子１内でモノリシック集積されてよく、或いは、別の実施形態では、半導体素子１の外部に配置されてよい。ドライバ部は、半導体素子１の外部に配置された場合には、制御端子構造物１３に制御信号を与える為に、制御端子構造物１３と電気的に接続されてよい。与えられる制御信号は、例えば、制御電圧であってよく、例えば、制御端子構造物１３と、第１の負荷端子構造物１１及び第２の負荷端子構造物１２の一方との間に印加されうる制御電圧であってよい。例えば、後者の実施形態では、制御端子構造物１３は、第１の負荷端子構造物１１、第２の負荷端子構造物１２、及び半導体構造物１０のそれぞれから電気的に絶縁されてよい。別の実施形態では、与えられる制御信号は、半導体構造物１０内に送り込まれる制御電流であってよく、例えば、半導体構造物１０がサイリスタ構造、又は別の電流制御式電力用半導体構造を有する場合に、半導体構造物１０内に送り込まれる制御電流であってよい。
制御端子構造物に制御信号を与える為に、ボンドワイヤが使用されてもよい。この為には、制御端子構造物１３は、既に図１−図５に関して例示的に説明されている第１の負荷端子構造物１１と同様にセットアップされてよい。従って、制御端子構造物１３は、導電層１３１及びボンディングブロック１３２を有してよく、このボンディングブロックは支持ブロック（図３には示されず）を介して導電層の上にマウントされる。第１の負荷端子構造物１１の導電層１１１、ボンディングブロック１１２、及び支持ブロック１１３に関して上述されたこと、並びに、第１の負荷端子構造物１１のそのような構成要素の製造方法に関して上述されたことが、制御端子構造物１３にも等しく当てはまりうる。従って、本明細書においては、「制御端子構造物」という用語は、「第１の負荷端子構造物」という用語の範囲に収まってよい。制御端子構造物１３は、中間構造物１４によって第１の負荷端子構造物１１から切り離されてよく、例えば、（例えばイミドで形成される）絶縁中間構造物１４によって、第１の負荷端子構造物１１から切り離されてよい。
更なる実施形態の特徴は、従属クレームにおいて定義される。更なる実施形態の特徴と、上述の実施形態の特徴とを互いに組み合わせて、別の実施形態を実施してよく、これは、それらの特徴が互いに対する代替として明示的に記載されていない限り、行われてよい。
例えば、第１の負荷端子構造物１１は、半導体素子１の動作中、例えば、短絡やピーク電流のような電気的過渡過程の間に起こりうる温度ピークを保証する為の十分に大きな熱容量を有しており、これによって、過熱による半導体素子１の損傷、更には破壊を防ぐように構成されることが可能である。
更に、第１の負荷端子構造物１１は、金属（例えば、重金属）が半導体構造物１０内に拡散することを防ぐように構成されることが可能である。例えば、前記の例示的に言及された拡散障壁１１１−２は、この目的の為に使用されてよい。
更に、第１の負荷端子構造物１１は、例えばボンディング過程において起こりうる高い機械的応力に耐える為の十分に高い機械的ロバストネスを有してよい。ボンディングブロック１１２の上にパッシベーション層が堆積されてよく、パッシベーション層は、例えば、Ｓｉ３Ｎ４、ＮｉＰ、Ａｕ、及びＡＩ２Ｏ３のうちの少なくとも１つを含んでよい。
例えば、２つの横方向Ｘ及びＹで画定される平面に平行な水平断面において、支持ブロック１１３は、例えば、円形又は矩形の断面を有してよい。１つ以上の支持ブロック１１３を局所的に堆積させることにより出現しうる上述の前記島構造は、例えば、水平方向に互いに間隔を置いて配置される。従って、分散した支持ブロック１１３のそれぞれが、それぞれのボンディングブロック１１２で覆われてよい為、第１の負荷端子構造物１１は、水平方向に互いに間隔を置いて配置された上述の導電スタックのうちの２つ以上を含んでもよく、当然のことながら、既に説明されたように、前記ボンディングブロック１１２は、支持ブロック１１３の場合と同様に構築されてよく、或いは、分散した支持ブロック１１３の２つ以上、更にはそれぞれを覆う、コヒーレントな、即ち、モノリシックのボンディングブロック１１２によって形成されてよい。後者の実施形態では、ボンディングブロック１１２は、従って、ブロックの次元というよりむしろ、層の次元を有してよい。局所的に堆積された１つ以上の支持ブロック１１３は、例えば、熱抵抗を減らすことにより、例えば、熱界面の面積を減らすことにより、第１の負荷端子構造物１１の十分な熱放散を達成することを可能にしてよい。
一実施形態では、支持ブロック１１３の厚さＴ３は、導電層１１１、ボンディングブロック１１２、及び支持ブロック１１３で形成される導電スタックの総延長Ｔ１＋Ｔ２＋Ｔ３の０．１％から２０％の範囲である。
更に、第１の負荷端子構造物１１の導電スタック、又は第１の負荷端子構造物１１の複数の導電スタックのそれぞれは、１つだけではない２つ以上の支持ブロック１１３、例えば、互いの上に、又は垂直方向に互いに間隔を置いて配置された２つの支持ブロック１１３、更には、互いの上に、又は垂直方向に互いに間隔を置いて配置された３つ以上の支持ブロック１１３を有してよい。そのような複数の支持ブロック、例えば、最大５つの支持ブロックのそれぞれは、厚さが同じであっても異なってもよい。例えば、導電スタックは、垂直方向に互いに間隔を置いて配置されている場合には、支持ブロック１１３同士を隔てる１つ以上の導電中間ブロック（図示せず）を含んでよく、この１つ以上の導電中間ブロックは、例えば、ボンディングブロック１１２又は導電層１１１（例えば、そのメタライゼーション１１１−１）の一方と同じ材料で作られてよい。
更に、各図面は、第１の負荷端子構造物１１が半導体素子１の表側に配置されてよいことを示しているが、当然のことながら、支持ブロック１１３を含む第１の負荷端子構造物１１は、半導体素子１の裏側に配置されてよい。言い換えると、支持ブロック１１３は、半導体素子１の裏側メタライゼーションの下に設けられてもよく、１つ以上の実施形態によれば、半導体素子１の裏側では、支持ブロック１１３は、マスクを使用せずに設けられることが可能である。
上記では、半導体素子の製造方法に関係する実施形態が説明された。例えば、これらの半導体素子は、シリコン（Ｓｉ）がベースである。従って、例えば、例示的実施形態の半導体構造物１０の単結晶半導体の領域又は層が、単結晶のＳｉ領域又はＳｉ層であってよい。他の実施形態では、多結晶又はアモルファスのシリコンが使用されてよい。
しかしながら、当然のこととして、半導体構造物１０、又はその構成要素は、半導体素子の製造に適する任意の半導体材料で作られてよい。そのような材料の例として、幾つか挙げると、元素半導体材料（例えば、シリコン（Ｓｉ）又はゲルマニウム（Ｇｅ））、ＩＶ族化合物半導体材料（例えば、シリコンカーバイド（ＳｉＣ）又はシリコンゲルマニウム（ＳｉＧｅ））、二元、三元、又は四元ＩＩＩ−Ｖ族半導体材料（例えば、窒化ガリウム（ＧａＮ）、ガリウム砒素（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化ガリウムアルミニウム（ＡｌＧａＮ）、窒化インジウムアルミニウム（ＡｌＩｎＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）、窒化ガリウムインジウムアルミニウム（ＡｌＧａＩｎＮ）、又は砒化リン化インジウムガリウム（ＩｎＧａＡｓＰ））、及び二元又は三元ＩＩ−ＶＩ族半導体材料（例えば、テルル化カドミウム（ＣｄＴｅ）、テルル化カドミウム水銀（ＨｇＣｄＴｅ））などがあり、これらに限定されない。前述の半導体材料は、「ホモ接合半導体材料」とも呼ばれる。異なる２つの半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例として、窒化ガリウムアルミニウム（ＡｌＧａＮ）−窒化ガリウムインジウムアルミニウム（ＡｌＧａＩｎＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）−窒化ガリウムインジウムアルミニウム（ＡｌＧａＩｎＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化ガリウムアルミニウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化ガリウムインジウム（ＩｎＧａＮ）−窒化ガリウムアルミニウム（ＡｌＧａＮ）、シリコン−シリコンカーバイド（ＳｉｘＣ１−ｘ）、シリコン−ＳｉＧｅなどのヘテロ接合半導体材料があり、これらに限定されない。電力用半導体素子の用途では、現在は主に、Ｓｉ、ＳｉＣ、ＧａＡｓ、及びＧａＮの各材料が使用されている。
「下に（ｕｎｄｅｒ）」、「下に（ｂｅｌｏｗ）」、「下方に（ｌｏｗｅｒ）」、「上に（ｏｖｅｒ）」、「上方に（ｕｐｐｅｒ）」などのような空間的相対語は、１つの要素の、別の要素から見た相対的な位置づけを説明する際に、記述しやすくする為に使用される。これらの語は、図面に示されている向きと異なる向きに加えて、それぞれの素子の様々な向きを包含するものとする。更に、「第１の（ｆｉｒｓｔ）」、「第２の（ｓｅｃｏｎｄ）」などの語も、様々な要素、領域、セクション等を記述する為に使用され、これらも、限定的であることは意図されていない。本明細書を通して、類似の用語は類似の要素を意味する。
本明細書で使用される、「有する（ｈａｖｉｎｇ）」、「含む（ｃｏｎｔａｉｎｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「有する（ｅｘｈｉｂｉｔｉｎｇ）」などの語は、述べられた要素又は特徴の存在を示すが、その他の要素又は特徴を排除しない、オープンエンデッドな語である。冠詞の「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈上明らかに矛盾する場合を除き、複数形も単数形と同様に包含するものとする。
上述の変形及び適用の範囲を念頭に置くと、当然のことながら、本発明は、上述の説明によって限定されず、添付図面によっても限定されない。むしろ、本発明は、後述の特許請求の範囲及びそれらの法的均等物によってのみ限定される。
１ 電力用半導体素子
２ 電力用半導体素子製造方法
３ ボンドワイヤ
４ パッケージング
５ 電力用半導体モジュール
１０ 半導体構造物
１１ 第１の負荷端子構造物
１２ 第２の負荷端子構造物
１３ 制御端子構造物
１４ 中間構造物
３１ 端部
３２ 他方の端部
４１ 負荷電流インタフェース
１１１ 導電層
１１２ ボンディングブロック
１１３ 支持ブロック
１３１ 導電層
１３２ ボンディングブロック

Claims (31)

  1. −第１の負荷端子構造物（１１）と、前記第１の負荷端子構造物（１１）から離されて配置される第２の負荷端子構造物（１２）と、
    −前記第１の負荷端子構造物（１１）及び前記第２の負荷端子構造物（１２）のそれぞれと電気的に結合され、負荷電流を通すように構成された半導体構造物（１０）と、を備え、
    前記第１の負荷端子構造物（１１）は、
    −前記半導体構造物（１０）と接触する導電層（１１１）と、
    −少なくとも１本のボンドワイヤ（３）の端部（３１）が接触するように構成され、前記少なくとも１本のボンドワイヤ（３）及び前記導電層（１１１）の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されたボンディングブロック（１１２）と、
    −前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度より高い硬度を有する支持ブロック（１１３）であって、前記ボンディングブロック（１１２）は、前記支持ブロック（１１３）を介して前記導電層（１１１）の上にマウントされる、前記支持ブロック（１１３）と、
    を備え、
    前記ボンディングブロック（１１２）及び前記導電層（１１１）は銅を含み、
    前記支持ブロック（１１３）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    電力用半導体素子（１）。
  2. −第１の負荷端子構造物（１１）と、前記第１の負荷端子構造物（１１）から離されて配置される第２の負荷端子構造物（１２）と、
    −前記第１の負荷端子構造物（１１）及び前記第２の負荷端子構造物（１２）のそれぞれと電気的に結合され、負荷電流を通すように構成された半導体構造物（１０）と、を備え、
    前記第１の負荷端子構造物（１１）は、
    −前記半導体構造物（１０）と接触する導電層（１１１）と、
    −少なくとも１本のボンドワイヤ（３）の端部（３１）が接触するように構成され、前記少なくとも１本のボンドワイヤ（３）及び前記導電層（１１１）の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されたボンディングブロック（１１２）と、
    −前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度より高い硬度を有する支持ブロック（１１３）であって、前記ボンディングブロック（１１２）は、前記支持ブロック（１１３）を介して前記導電層（１１１）の上にマウントされる、前記支持ブロック（１１３）と、
    を備え、
    前記ボンディングブロック（１１２）及び前記導電層（１１１）は銅を含み、
    前記導電層（１１１）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    電力用半導体素子（１）。
  3. 前記導電層（１１１）及び前記支持ブロック（１１３）の少なくとも一方の中に配置されたゾーンであって、窒素原子を有する前記ゾーンをさらに備え、
    前記ゾーンは、最大窒素原子濃度が１ｅ１４ｃｍ−３超である、請求項１又は２に記載の電力用半導体素子（１）。
  4. 前記ゾーンは、横方向の断面の面積が、前記支持ブロック（１１３）の横方向の断面の面積の少なくとも５０％であるか、前記導電層（１１１）の横方向の断面の面積の少なくとも５０％である、請求項３に記載の電力用半導体素子（１）。
  5. −前記支持ブロック（１１３）は、第１の副層（１１３−１）及び第２の副層（１１３−２）を含み、前記第１の副層（１１３−１）は前記ボンディングブロック（１１２）と接触し、前記第２の副層（１１３−２）は前記導電層（１１１）と接触する、
    請求項１から４のいずれか一項に記載の電力用半導体素子（１）。
  6. −前記導電層（１１１）及び前記ボンディングブロック（１１２）は、それぞれ、銅、銀、金、パラジウム、亜鉛、ニッケル及び鉄、及びアルミニウムのうちの少なくとも１つを含み、且つ／又は、
    −前記支持ブロック（１１３）は、チタン、タングステン、チタンタングステン、窒化チタン、タンタル、及び窒化タンタルのうちの少なくとも１つを含む、
    請求項１から５のいずれか一項に記載の電力用半導体素子（１）。
  7. −前記支持ブロック（１１３）の断面の面積は、前記少なくとも１本のボンドワイヤ（３）の断面の面積の２倍から１０倍の範囲であり、且つ／又は、
    −前記支持ブロック（１１３）の断面の面積は、前記導電層（１１１）の全表面積の５％から９５％の範囲である、
    請求項１から６のいずれか一項に記載の電力用半導体素子（１）。
  8. −前記ゾーンは、前記支持ブロック（１１３）のうちの、前記ボンディングブロック（１１２）への遷移部に近い一セクションの中に配置される、
    請求項３又は４に記載の電力用半導体素子（１）。
  9. −前記支持ブロック（１１３）の硬度は、モース硬度で少なくとも５．０である、
    請求項１から８のいずれか一項に記載の電力用半導体素子（１）。
  10. −前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度は、モース硬度で４．０より低い、
    請求項１から９のいずれか一項に記載の電力用半導体素子（１）。
  11. −前記導電層（１１１）、前記支持ブロック（１１３）、及び前記ボンディングブロック（１１２）は、前記支持ブロック（１１３）内の負荷電流の流れの方向（Ｚ）に平行に延びる導電スタックを形成する、
    請求項１から１０のいずれか一項に記載の電力用半導体素子（１）。
  12. 前記導電スタックは２つ以上の支持ブロック（１１３）を含み、前記支持ブロック（１１３）のそれぞれは、互いの上に配置されるか、前記方向（Ｚ）に沿って互いに間隔を置いて配置される、請求項１１に記載の電力用半導体素子（１）。
  13. −前記導電層（１１１）の厚さ（Ｔ１）は、前記方向（Ｚ）に沿って２００ｎｍから１０μｍの範囲であり、
    −前記支持ブロック（１１３）の厚さ（Ｔ３）は、前記方向（Ｚ）に沿って５０ｎｍから２０００ｎｍの範囲であり、
    −前記ボンディングブロック（１１２）の厚さ（Ｔ２）は、前記方向（Ｚ）に沿って５μｍから５０μｍの範囲である、
    請求項１１に記載の電力用半導体素子（１）。
  14. −前記第１の負荷端子構造物（１１）の前記導電層（１１１）は、メタライゼーション（１１１−１）と、前記メタライゼーション（１１１−１）を前記半導体構造物（１０）と結合する拡散障壁（１１１−２）と、を含む、
    請求項１から１３のいずれか一項に記載の電力用半導体素子（１）。
  15. 前記導電層（１１１）及び前記支持ブロック（１１３）の少なくとも一方の中に配置されたゾーンであって、窒素原子を有する前記ゾーンをさらに備え、
    前記ゾーンは、前記拡散障壁（１１１−２）の中に配置され、最大窒素原子濃度が１ｅ１４ｃｍ−３超である、請求項１４に記載の電力用半導体素子（１）。
  16. 前記拡散障壁（１１１−２）は、同じか異なる障壁材料の多層スタックを含む、請求項１５に記載の電力用半導体素子（１）。
  17. 前記障壁材料は、チタン、タングステン、タンタル、チタンタングステン、窒化チタン、アルミニウム、アルミニウム銅、アルミニウムシリコン銅のうちの少なくとも１つを含む、請求項１６に記載の電力用半導体素子（１）。
  18. 電力用半導体素子（１）と、少なくとも１本のボンドワイヤ（３）と、パッケージング（４）と、を備える電力用半導体モジュール（５）であって、前記電力用半導体素子（１）は、
    −第１の負荷端子構造物（１１）と、前記第１の負荷端子構造物（１１）から離されて配置される第２の負荷端子構造物（１２）と、
    −前記第１の負荷端子構造物（１１）及び前記第２の負荷端子構造物（１２）のそれぞれと電気的に結合され、負荷電流を通すように構成された半導体構造物（１０）と、を備え、
    前記第１の負荷端子構造物（１１）は、
    −前記半導体構造物（１０）と接触する導電層（１１１）と、
    −少なくとも１本のボンドワイヤ（３）の端部（３１）に接触され、前記少なくとも１本のボンドワイヤ（３）及び前記導電層（１１１）の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されたボンディングブロック（１１２）と、
    −前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度より高い硬度を有する支持ブロック（１１３）であって、前記ボンディングブロック（１１２）は、前記支持ブロック（１１３）を介して前記導電層（１１１）の上にマウントされる、前記支持ブロック（１１３）と、
    を備え、
    −前記パッケージング（４）は、前記電力用半導体素子（１）の少なくとも一部分を囲み、前記少なくとも１本のボンドワイヤ（３）の他方の端部（３２）が接触する負荷電流インタフェース（４１）を備え、
    前記ボンディングブロック（１１２）及び前記導電層（１１１）は銅を含み、
    前記支持ブロック（１１３）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    電力用半導体モジュール（５）。
  19. 電力用半導体素子（１）と、少なくとも１本のボンドワイヤ（３）と、パッケージング（４）と、を備える電力用半導体モジュール（５）であって、前記電力用半導体素子（１）は、
    −第１の負荷端子構造物（１１）と、前記第１の負荷端子構造物（１１）から離されて配置される第２の負荷端子構造物（１２）と、
    −前記第１の負荷端子構造物（１１）及び前記第２の負荷端子構造物（１２）のそれぞれと電気的に結合され、負荷電流を通すように構成された半導体構造物（１０）と、を備え、
    前記第１の負荷端子構造物（１１）は、
    −前記半導体構造物（１０）と接触する導電層（１１１）と、
    −少なくとも１本のボンドワイヤ（３）の端部（３１）に接触され、前記少なくとも１本のボンドワイヤ（３）及び前記導電層（１１１）の少なくとも一方からの負荷電流の少なくとも一部を受けるように構成されたボンディングブロック（１１２）と、
    −前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度より高い硬度を有する支持ブロック（１１３）であって、前記ボンディングブロック（１１２）は、前記支持ブロック（１１３）を介して前記導電層（１１１）の上にマウントされる、前記支持ブロック（１１３）と、
    を備え、
    −前記パッケージング（４）は、前記電力用半導体素子（１）の少なくとも一部分を囲み、前記少なくとも１本のボンドワイヤ（３）の他方の端部（３２）が接触する負荷電流インタフェース（４１）を備え、
    前記ボンディングブロック（１１２）及び前記導電層（１１１）は銅を含み、
    前記導電層（１１１）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    電力用半導体モジュール（５）。
  20. 電力用半導体素子（１）を製造する方法（２）であって、前記方法（２）は、表面（１０−１）を有する半導体構造物（１０）を設けるステップ（２１）と、前記表面（１０−１）の上に第１の負荷端子構造物（１１）を作成するステップと、を含み、前記作成するステップは、
    −前記表面（１０−１）で前記半導体構造物（１０）と接触する導電層（１１１）を形成するステップ（２２）と、
    −前記導電層（１１１）の上に少なくとも１つの支持ブロック（１１３）を堆積させるステップ（２３）と、
    −前記少なくとも１つの支持ブロック（１１３）の上にボンディングブロック（１１２）をマウントするステップ（２４）と、を含み、
    −前記少なくとも１つの支持ブロック（１１３）の硬度は、前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度より高く、
    −前記ボンディングブロック（１１２）は、少なくとも１本のボンドワイヤ（３）の端部（３１）と接触するように構成され、且つ、前記少なくとも１本のボンドワイヤ（３）及び前記導電層（１１１）の少なくとも一方から負荷電流の少なくとも一部を受けるように構成され、
    前記ボンディングブロック（１１２）及び前記導電層（１１１）は銅を含み、
    前記支持ブロック（１１３）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    方法（２）。
  21. 電力用半導体素子（１）を製造する方法（２）であって、前記方法（２）は、表面（１０−１）を有する半導体構造物（１０）を設けるステップ（２１）と、前記表面（１０−１）の上に第１の負荷端子構造物（１１）を作成するステップと、を含み、前記作成するステップは、
    −前記表面（１０−１）で前記半導体構造物（１０）と接触する導電層（１１１）を形成するステップ（２２）と、
    −前記導電層（１１１）の上に少なくとも１つの支持ブロック（１１３）を堆積させるステップ（２３）と、
    −前記少なくとも１つの支持ブロック（１１３）の上にボンディングブロック（１１２）をマウントするステップ（２４）と、を含み、
    −前記少なくとも１つの支持ブロック（１１３）の硬度は、前記導電層（１１１）及び前記ボンディングブロック（１１２）のそれぞれの硬度より高く、
    −前記ボンディングブロック（１１２）は、少なくとも１本のボンドワイヤ（３）の端部（３１）と接触するように構成され、且つ、前記少なくとも１本のボンドワイヤ（３）及び前記導電層（１１１）の少なくとも一方から負荷電流の少なくとも一部を受けるように構成され、
    前記ボンディングブロック（１１２）及び前記導電層（１１１）は銅を含み、
    前記導電層（１１１）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    方法（２）。
  22. 前記導電層（１１１）を形成する前記ステップ（２２）は、前記半導体構造物（１０）の前記表面（１０−１）に拡散障壁（１１１−２）を形成し、前記拡散障壁（１１１−２）の上にメタライゼーション（１１１−１）を形成するステップを含む、請求項２０又は２１に記載の方法（２）。
  23. 前記少なくとも１つの支持ブロック（１１３）を堆積させる前記ステップ（２３）は、マスクを使用して前記少なくとも１つの支持ブロック（１１３）を構築するステップを含む、請求項２０から２２のいずれか一項に記載の方法（２）。
  24. 前記設けられた半導体構造物（１０）は、活性領域（１−１）と、前記活性領域（１−１）を取り囲む非活性エッジ構造物（１−２）と、を含み、前記活性領域（１−１）は負荷電流を通すように構成され、前記マスクを使用することは、前記少なくとも１つの支持ブロック（１１３）が、前記活性領域（１−１）の上にのみ設けられ、前記非活性エッジ構造物（１−２）の上には設けられないように、行われる、請求項２３に記載の方法（２）。
  25. 前記少なくとも１つの支持ブロック（１１３）の上に前記ボンディングブロック（１１２）をマウントする前記ステップ（２４）は、別のマスクを使用して、前記少なくとも１つの支持ブロック（１１３）の場合と同様に前記ボンディングブロック（１１２）を構築するステップを含む、請求項２３又は２４に記載の方法（２）。
  26. 窒素原子を有し、前記導電層（１１１）及び前記支持ブロック（１１３）の少なくとも一方の中に配置されるゾーンを形成するステップの一環として、前記堆積された少なくとも１つの支持ブロック（１１３）の表面（１１３−１０）に窒素を与えるステップを更に含む、請求項２２から２５のいずれか一項に記載の方法（２）。
  27. 前記堆積された少なくとも１つの支持ブロック（１１３）に対して熱アニール工程が実施される、請求項２０から２６のいずれか一項に記載の方法（２）。
  28. 前記少なくとも１つの支持ブロック（１１３）の上に前記ボンディングブロック（１１２）をマウントする前記ステップ（２４）は、
    −前記支持ブロック（１１３）の上にシード層（１１２−１）を堆積させるステップと、
    −前記シード層（１１２−１）の上に金属をガルバニックに堆積させるステップと、を含む、
    請求項２０から２７のいずれか一項に記載の方法（２）。
  29. 前記導電層（１１１）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    請求項１に記載の電力用半導体素子（１）。
  30. 前記導電層（１１１）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    請求項１８に記載の電力用半導体モジュール（５）。
  31. 前記導電層（１１１）の前記負荷電流の流れる方向と平行な方向の厚さは、前記ボンディングブロック（１１２）の同方向の厚さの１０分の１より小さい、
    請求項２０に記載の方法（２）。
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