CN103050424A - 半导体器件的保护环 - Google Patents

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Abstract

本发明公开了一种半导体器件的保护环，所述保护环围绕着半导体器件的芯片形成一圈，将该芯片与切割道分开；其包括：保护环深沟槽，该保护环深沟槽穿过多晶-金属间介质膜和外延层，与高掺杂浓度的硅衬底直接相连；所述保护环深沟槽中依次形成有一层金属粘合层和一层金属阻挡层，且用填充金属填充满；所述多晶-金属间介质膜上端且位于所述保护环深沟槽上方设有第一金属层，该第一金属层与所述填充金属电连接。本发明能更好的起到保护和屏蔽作用，提高器件的可靠性。

Description

半导体器件的保护环
技术领域
本发明涉及半导体集成电路领域，特别是涉及一种半导体器件的保护环。
背景技术
半导体器件的保护环（以下简称“保护环”），主要用来保护芯片切割时不受损坏，阻止切割时因刀片产生的裂痕损坏到芯片。一般是将接触孔/通孔/金属相叠形成的一个金属屏蔽环，它与核心芯片有一定的间距，与硅片的切割道也有一定的距离，所述的间距和距离按工艺，器件不同会有所不同。所述保护环一般可以接地，例如在使用P型基片的情况下，与P+接在一起，接到芯片的地。所述保护环也可以悬空。所述保护环除了在切割时起到保护外，也能起到其他作用，如屏蔽芯片外的干扰；可以防止潮气从侧面断口侵入等；而将外部产生的任何电荷的影响就近接地，可以使外部对芯片本体的冲击降到最小。
参见图1，现有的半导体器件的保护环，主要是在芯片的上部，通过金属屏蔽来实现。其中，30为金属线，31为介质膜，32为连接通孔，33为接触孔，34为场氧。
发明内容
本发明要解决的技术问题是提供一种半导体器件的保护环，能更好的起到保护和屏蔽作用，提高器件的可靠性。
为解决上述技术问题，本发明的半导体器件的保护环是采用如下技术方案实现的：所述保护环围绕着半导体器件的芯片形成一圈，将该芯片与切割道分开；其包括：保护环深沟槽，该保护环深沟槽穿过多晶-金属间介质膜和外延层，与高掺杂浓度（即电阻率小于0.1欧姆.厘米）的硅衬底直接相连；所述保护环深沟槽中依次形成有一层金属粘合层和一层金属阻挡层，且用填充金属填充满；
所述多晶-金属间介质膜上端且位于所述保护环深沟槽上方设有第一金属层，该第一金属层与所述填充金属电连接。
所述硅衬底可以是P型的，也可以是N型的。
针对很多半导体器件中，半导体芯片是在掺杂浓度很低的外延层上形成的，外延层下有掺杂浓度很高（电阻率小于0.1欧姆.厘米）的同型基片的结构特点；本发明在多晶-金属间介质膜的表面之上，通过在通孔中填充金属与金属层联通，实现保护。在多晶-金属间介质膜的下面，通过保护环深沟槽穿通掺杂浓度低的外延层到掺杂浓度高的硅衬底，之后在保护环深沟槽中填充金属。该保护环深沟槽将将整个半导体器件的芯片包围起来，并将掺杂浓度高的硅衬底与硅片表面上的金属层连在一起，形成更好的屏蔽和保护，提高了器件的可靠性；保护环深沟槽填充金属的形成与金属塞的形成过程能有很好的兼容性，不额外增加成本。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是现有的保护环结构的截面示意图；
图2是保护环与芯片，切割道关系的俯视图；
图3是第一种器件结构和保护环截面示意图；
图4是第二种器件结构和保护环截面示意图；
图5是第三种器件结构和保护环截面示意图；
图6是第四种器件结构和保护环截面示意图；
图7是第五种器件结构和保护环截面示意图；
图8是第六种器件结构和保护环截面示意图；
图9是第七种器件结构和保护环截面示意图；
图10是第八种器件结构和保护环截面示意图；。
具体实施方式
保护环与芯片，切割道的关系参见图2所示。
芯片有源区与保护环24之间有一定的距离，按照不同的器件结构和应用，这一距离也不同，在一般芯片的工作电压（Vdd）低于100伏的情况下，距离可以为0.5～20微米；在芯片中有高压器件如600V的情况下，这一距离可以更大，大于20微米，例如50微米。
保护环24的宽度由工艺和器件结构而定，一般可以在2～10微米；
保护环24与切割道23之间的距离视不同的切割技术、切割工艺而不同。如果采用机械切割，切割速率较快，易于引起颗粒和硅裂，这一距离就较大，可以在5～30微米；如果是采用激光或等离子体刻蚀等工艺，颗粒很少，硅裂也很小，这一距离可以很小，如0.5～10微米。
图2中，轻掺杂漏区28（LDD，Lightly Doped Drain）将高掺杂浓度的N+漏区27包住；其中，25为栅极，26为N+源区，29为P阱。
实施一
参见图3所示，本实施例是一层金属的保护环结构，围绕着半导体器件的芯片形成一圈，将该芯片与切割道分开；其包括：第一金属层18,该第一金属层18之下的保护环深沟槽153，以及一P型区（即离子分布区，与所述P-外延层2相同类型）52。保护环深沟槽153中先依次淀积一层金属阻挡层和一层金属阻挡层16，然后再用填充金属17填满。所述第一金属层18与填充金属17电连接。保护环深沟槽153穿过多晶-金属介质膜11和P-外延层2，与高掺杂浓度的P+衬底1直接相连；P型区52分布在保护环深沟槽53的两侧。所述保护环深沟槽151的深度为3～60微米，宽度为0.2～5微米。所述P型区52的深度大于等于芯片中其它同类型的离子注入区的最大深度。所述高掺杂浓度的P+衬底1，是指电阻率小于0.1欧姆.厘米的P+衬底。
实施二
参见图4所示，本实施例是多层金属的保护环结构（图4仅以二层为例）。顶层金属20与次顶层金属之间由金属-金属间介质膜111隔离绝缘，在该金属-金属间介质膜111中形成通孔19；所述通孔19中先依次淀积一层金属阻挡层和一层金属阻挡层16，然后再用填充金属17填满。顶层金属20与次顶层金属之间通过所述通孔19中的填充金属17实现电连接；如此重复，直到连接到第一金属层18。其余与实施例一完全相同。
实施例三
参见图5所示，本实施例为多层金属的保护环结构（图5仅以二层为例），包括顶层金属20，隔离绝缘顶层金属20与次顶层金属的金属-金属间介质膜111，形成在金属-金属间介质膜111中的通孔19。本实施例与实施例二的区别在于，P型区52的上方有场氧化膜154，该场氧化膜154分布在保护环深沟槽153的两侧。其余与实施例二完全相同。
实施例四
参见图6所示，本实施例为多层金属的保护环结构（图6仅以二层为例），包括顶层金属20，通孔19。本实施例与实施例三的区别在于场氧化膜154分布在保护环深沟槽153的靠近切割道的一侧。其余与实施例三完全相同。或者，所述场氧化膜154分布在所述保护环深沟槽153的靠近芯片的一侧，其余与实施例三完全相同。
实施例五
参见图7所示，本实施例为多层金属的保护环结构（图7仅以二层为例）。本实施例与实施三的区别在于，P型区52分布在保护环深沟槽153的靠近芯片的一侧；P型区52的上方有场氧化膜154，场氧化膜154分布在保护环深沟槽153的两侧。其余与实施例三完全相同。
实施六
参见图8所示，本实施例为多层金属的保护环结构（图8仅示出二层）。本实施例与实施三的区别在于，P型区52仅分布在保护环深沟槽153的靠近芯片的一侧，且无场氧化膜154。其余与实施例三完全相同。
实施例七
参见图9所示，本实施例为多层金属的保护环结构（图9仅示出二层）。本实施例与实施三的区别在于，无P型区52和场氧化膜154。其余与实施例三完全相同。
实施例八
参见图10所示，本实施例为多层金属的保护环结构（图10仅示出二层），本实施例与实施三的区别在于，无P型区52。其余与实施例三完全相同。
下面结合图5，以一个扩散金属氧化物半导体（RFLDMOS）器件为例，对实施例三的工艺实现方法作进一步详细的说明，其它实施例可参考实施。包括如下步骤：
步骤一、在P+衬底1(一般掺硼,电阻率0.01～0.02欧姆.厘米)上成长P-外延层2。该P-外延层的掺杂浓度和厚度按器件耐压的设计不同而不同；如耐压在60伏，可采用电阻率10～20欧姆.厘米,厚度5～8微米厚的P-外延层2。
步骤二、在所述P-外延层2上先淀积一层氧化硅膜，其厚度为100～300埃；在该氧化膜再淀积一层氮化硅膜，其厚度为1000～1800埃；通过光刻刻蚀到P-外延层2的表面，通过扩散工艺形成场氧化膜154，其厚度为3000-30000埃。
步骤三、在所述P-外延层2上淀积栅氧化硅膜4，其厚度为150～1000埃，在栅氧化硅膜4上淀积多晶硅膜，其厚度为1000～6000埃，通过光刻刻蚀形成多晶硅栅3。
步骤四、通过离子注入和推阱工艺方法在所述P-外延层2中的上端形成P阱5（同时形成P型区52，P型区52也可以通过其他的光刻注入退火来完成，只是其深度一般要大于等于P阱5的深度）。
步骤五、通过光刻和离子注入在所述P-外延层2中的上端形成N-漂移区6；通过光刻和离子注入在N-漂移区6中形成N+漏区8-2，在P阱5中形成N+源区8-1；通过金属硅化物形成工艺在N+源区8-1和N+漏区8-2的上端形成金属硅化物9，在多晶硅栅3的上端形成栅金属硅化物10。在所述栅氧化硅膜4、多晶硅栅3和栅金属硅化物10的两侧淀积介质膜如氧化硅膜或氮化硅膜，或它们的组合，并通过刻蚀形成介质侧墙7。
步骤六、在上述已形成的器件上端淀积多晶-金属间介质膜11，并通过化学机械研磨或回刻进行平坦化，多晶-金属间介质膜11的厚度为6000～20000埃。通过光刻刻蚀多晶-金属间介质膜11形成漏接触孔12，并在漏接触孔12中完成金属填充。通过光刻刻蚀在所述多晶-金属间介质膜11和P-外延层2中分别形成深沟槽151和保护环深沟槽153；在深沟槽151和保护环深沟槽153中先后淀积一层金属粘合层和一层金属阻挡层16，材料分别为TI（钛）和TIN（氮化钛）,然后用金属W（钨）或ALCU（铝铜）作为填充金属17将深沟槽151和保护环深沟槽153填满；或者深沟槽151和保护环深沟槽153中先后淀积一层金属粘合层和一层金属阻挡层16，材料分别为TI和TAN（氮化钽）,然后用通过电镀淀积金属Cu（铜）作为填充金属17将深沟槽151和保护环深沟槽153填满。之后通过化学机械研磨将多晶-金属间介质膜11上残留的金属去除。
步骤七、通过金属淀积和光刻刻蚀在所述多晶-金属间介质膜11上端形成第一金属层18；在所述多晶-金属间介质膜11上端淀积金属-金属层间膜111且覆盖所述第一金属层18，其厚度为6000～2000埃。通过光刻刻蚀在所述金属-金属层间膜111中形成通孔19，在该通孔19中进行金属淀积并填充满通孔19，通过化学机械研磨或回刻将通孔19上端面残留的金属去除。通过金属淀积和光刻刻蚀在所述金属-金属层间膜111上端形成顶层金属20。
步骤八、最后将P+衬底1减薄到需要的厚度，并淀积背面金属21。通过P+衬底1，深沟槽151与源端电极S和保护环连在一起。
通过上述方法实现的器件中，通过在深沟槽151中填充金属，实现P+衬底1与源极S的连接，代替了一般器件中采用P型注入进行推阱实现这一连接，客服了P型下沉层横向尺寸大，电阻大的缺点；通过在多晶硅栅3上开槽，并淀积金属，进一步减少栅极电阻，提高器件的性能；将保护环通过金属接到P+衬底1上，进一步提高了保护环的效果。
保护环中的接触孔，通孔都可以是多条槽形的孔，也可以是多个孔或孔的陈列，优选方案是槽形孔。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种半导体器件的保护环，其特征在于，所述保护环围绕着半导体器件的芯片形成一圈，将该芯片与切割道分开；其包括：
保护环深沟槽，该保护环深沟槽穿过多晶-金属间介质膜和外延层，与高掺杂浓度的硅衬底直接相连；所述保护环深沟槽中依次形成有一层金属粘合层和一层金属阻挡层，且用填充金属填充满；
所述多晶-金属间介质膜上端且位于所述保护环深沟槽上方设有第一金属层，该第一金属层与所述填充金属电连接。
2.如权利要求1所述的保护环，其特征在于：在所述多晶-金属间介质膜上端还设有多层金属-金属间层间膜，各层金属-金属间层间膜的上端均设有金属层，各层金属-金属间层间膜中均设有通孔，各通孔中依次形成有一层金属粘合层和一层金属阻挡层，且用填充金属填充满；所述各层金属层通过通孔中的填充金属电连接，直至连接到第一金属层。
3.如权利要求1或2所述的保护环，其特征在于：在所述保护环深沟槽的两侧，分别有一个与所述外延层同类型的离子分布区。
4.如权利要求3所述的保护环，其特征在于：在所述离子分布区上方形成有场氧化膜，该场氧化膜分布在所述保护环深沟槽的两侧。
5.如权利要求3所述的保护环，其特征在于：在所述离子分布区上方形成有一场氧化膜，该场氧化膜分布在所述保护环深沟槽的靠近切割道的一侧；或者，该场氧化膜分布在所述保护环深沟槽的靠近芯片的一侧。
6.如权利要求3所述的保护环，其特征在于：所述离子注入区的深度大于等于芯片中其它同类型的离子注入区的最大深度。
7.如权利要求1或2所述的保护环，其特征在于：在所述保护环深沟槽的靠近芯片的一侧有一个与所述外延层同类型的离子分布区。
8.如权利要求7所述的保护环，其特征在于：在所述保护环深沟槽的两侧位于离子分布区的上方分别形成有一场氧化膜。
9.如权利要求7所述的保护环，其特征在于：所述离子注入区的深度大于等于芯片中其它同类型的离子注入区的最大深度。
10.如权利要求1或2所述的保护环，其特征在于：在所述保护环深沟槽的两侧分别形成有一场氧化膜。
11.如权利要求10所述的保护环，其特征在于：所述场氧化膜的厚度为3000～30000埃。
12.如权利要求1或2所述的保护环，其特征在于：保护环与芯片有源区的最小距离为0.5～50微米。
13.如权利要求1或2所述的保护环，其特征在于：所述保护环深沟槽的深度为3～60微米，宽度为0.2～5微米。
14.如权利要求1或2所述的保护环，其特征在于：所述金属粘合层的材料为钛，所述金属阻挡层的材料为氮化钛，所述填充金属的材料为钨；或者所述金属粘合层的材料为钛，所述金属阻挡层的材料为氮化钽，所述填充金属的材料为铜；或者所述金属粘合层的材料为钛，所述金属阻挡层的材料为氮化钛，所述填充金属的材料为铝铜。
15.如权利要求1或2所述的保护环，其特征在于：所述硅衬底可以是P型的，也可以是N型的。
16.如权利要求1或2所述的保护环，其特征在于：所述通孔可以是多条槽形的孔，也可以是多个孔或孔的陈列，还可以是槽形孔。
17.如权利要求1或2所述的保护环，其特征在于：所述高掺杂浓度的硅衬底为电阻率小于0.1欧姆.厘米的硅衬底。
18.如权利要求4、5或8所述的保护环，其特征在于：所述场氧化膜的厚度为3000～30000埃。
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