CN117954314A - 半导体封装结构及其制造方法 - Google Patents

Abstract

本发明提供一种半导体封装结构包括：半导体衬底、金属接垫、钝化层、聚合物层、UBM层以及背金属层。半导体衬底具有彼此相对的正面与背面。正面包括组件区与切割道区。金属接垫配置在组件区上。钝化层配置在组件区上，且延伸覆盖金属接垫的侧壁与顶面的第一部分。聚合物层配置在钝化层上且从组件区延伸至切割道区且覆盖钝化层的侧壁。聚合物层具有开口以暴露出金属接垫的顶面的第二部分。UBM层配置在开口中且延伸覆盖聚合物层的部分顶面。背金属层配置在半导体衬底的背面上，且具有大于10微米的厚度。本发明可有效防止电镀液沿着切割道空隙渗透至整个晶圆正面，进而提高工艺良率并提升晶圆质量。

Description

半导体封装结构及其制造方法

技术领域

本发明涉及一种半导体封装结构及其制造方法。

背景技术

功率半导体组件由于其自身具有驱动电路简单、驱动功率小、高输入阻抗和开关速度、良好的热稳定性和高频特性等一系列优点获得了广泛的应用。作为功率半导体组件的一个性能指针，需要降低组件的导通电阻。为了使功率半导体组件具有较低的导通电阻，在现有技术中，通常采用的技术手段是金属化晶圆背面。具体来说，金属化晶圆背面的步骤包括：背面研磨、表面处理、清洗、背面金属化等步骤。在背面金属化步骤中，一般利用浸泡式电镀工艺，将整个晶圆浸入电镀液中对晶圆背面进行电镀，而晶圆正面则需贴附胶带作为保护以隔绝电镀液。然而，在电镀过程中，晶圆正面的胶带会不断被电镀液侵蚀，长时间电镀导致胶带外围密合处被腐蚀穿透后，电镀液将沿着切割道空隙渗透至整个晶圆正面，形成切割道污染，进而影响晶圆质量。

发明内容

本发明提供一种半导体封装结构包括：半导体衬底、多个沟槽栅极结构、金属接垫、钝化层、聚合物层、凸块下金属层(UBM层)以及背金属层。半导体衬底具有彼此相对的第一表面与第二表面。第一表面定义有组件区、密封环区以及切割道区，且密封环区位于组件区与切割道区之间。多个沟槽栅极结构配置在组件区的半导体衬底中。金属接垫配置在组件区的半导体衬底上。钝化层覆盖密封环区的密封环结构及金属接垫的顶面的第一部分。聚合物层覆盖钝化层且从组件区延伸至切割道区。聚合物层具有开口以暴露出金属接垫的顶面的第二部分。UBM层配置在开口中且延伸覆盖聚合物层的部分顶面。背金属层配置在半导体衬底的第二表面上，且具有大于10微米的厚度。

于一实施例中，聚合物层与钝化层为不同材质的介电材料。

于一实施例中，钝化层覆盖密封环结构的顶面与侧壁。

于一实施例中，聚合物层具直接接触金属接垫的第三部分，而第三部分位于第一部分与第二部分之间。

于一实施例中，组件区包括第一组件区与第二组件区，第一组件区中的多个沟槽栅极结构与第二组件区的多个沟槽栅极结构彼此电性隔离。第一组件区中的源极掺杂区与第二组件区的源极掺杂区彼此电性隔离。

于一实施例中，组件区包括第一垂直式功率组件与第二垂直式功率组件。第一垂直式功率组件与第二垂直式功率组件为共享背金属层作为漏极的共漏结构。

本发明提供一种半导体封装结构的制造方法包括以下步骤。提供具有彼此相对的第一表面与第二表面的半导体衬底，其中第一表面定义有组件区、密封环区以及切割道区。在组件区上形成金属接垫。在半导体衬底的第一表面上形成钝化层，其中钝化层在切割道区上具有暴露出半导体衬底的第一开口。在钝化层上形成聚合物层，其中聚合物层从组件区延伸至切割道区以覆盖钝化层的侧壁及第一开口。在半导体衬底的第一表面上贴附胶带。进行镀覆工艺，以在半导体衬底的第二表面上形成背金属层，其中背金属层具有大于10微米的厚度。在切割道区处进行切割工艺。

于另一实施例中，胶带直接接触切割道区上的聚合物层的顶面。

于另一实施例中，在半导体衬底的第一表面上贴附胶带之前，还包括：图案化聚合物层，以形成暴露出金属接垫的部分顶面的第三开口，以及在第三开口中形成凸块下金属层。

于另一实施例中，在切割道区处进行切割工艺之后，聚合物层的侧壁、半导体衬底的侧壁以及背金属层的侧壁在切割道区处彼此对齐。

基于上述，本发明将聚合物层全面性地形成在组件区与切割道区的半导体衬底上，以使后续胶带可紧密地贴附在组件区与切割道区的聚合物层上。在此情况下，在进行浸泡式电镀工艺以在半导体衬底的背面上形成背金属层期间，本发明可有效防止电镀液沿着切割道空隙渗透至整个晶圆正面，进而提高工艺良率并提升晶圆质量。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1至图2是依照本发明一实施例的一种半导体封装结构的制造流程的剖面示意图；

图3是依照本发明一实施例的一种功率半导体组件的剖面示意图；

图4是依照本发明一实施例的一种形成半导体封装结构的流程图；

图5是依照本发明再一实施例的一种功率半导体组件的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。

在以下的实施例中，是以第一导电型为N型，第二导电型为P型为例来说明，但本发明并不以此为限。本领域技术人员应了解，第一导电型也可以为P型，而第二导电型为N型。

图1至图2是依照本发明一实施例的一种半导体封装结构的制造流程的剖面示意图。图3是依照本发明一实施例的一种功率半导体组件的剖面示意图。图4是依照本发明一实施例的一种形成半导体封装结构的流程图。

请参照图1与图4，首先，进行步骤402，提供具有彼此相对的第一表面100a(例如正面，以下称为正面100a)与第二表面100b(例如背面，以下称为背面100b)的半导体衬底100。在一实施例中，半导体衬底100的正面100a定义为具有组件区R1、切割道区R2以及密封环区R3。密封环区R3可配置在组件区R1与切割道区R2之间。

具体来说，半导体衬底100可包括半导体晶圆，例如硅晶圆。切割道区R2可包括多个第一切割道与多个第二切割道。半导体晶圆可被多个第一切割道与多个第二切割道划分为多个半导体管芯。每一个半导体管芯至少包括组件区R1与密封环区R3。在一实施例中，从上视角度来看，第一切割道沿着X方向延伸且沿着Y方向平行排列；而第二切割道则是沿着Y方向延伸且沿着X方向平行排列。在此情况下，半导体晶圆上的半导体管芯可排列成具有多个行与多个列的数组。

在一实施例中，组件区R1包括一或多个有源组件(例如晶体管、二极管、存储器等)以及一或多个无源组件(例如电阻器、电容器、电感器等)。在本实施例中，组件区R1包括一或多个功率半导体组件。举例来说，如图3所示，功率半导体组件可包括：半导体衬底100、外延层102、主体层104、掺杂区106、多个有源沟槽10以及背金属层120。外延层102可配置在半导体衬底100上。在一实施例中，外延层102为具有第一导电型的外延层，例如N型轻掺杂的外延层。主体区104可配置在外延层102上。在一实施例中，主体层104具有第二导电型，例如是P型主体层。在本实施例中，半导体衬底100、外延层102以及主体层104的堆叠可视为一复合半导体衬底或复合晶圆。掺杂区106可配置在主体层104中。在一实施例中，掺杂区106具有第一导电型，例如是N型重掺杂区。在本实施例中，掺杂区106可用以当作源极。有源沟槽10可从掺杂区106的顶面向下延伸至外延层102中。在一实施例中，有源沟槽10具有沟槽栅极结构110在其中。沟槽栅极结构110可包括导体结构112与绝缘层114。绝缘层114包覆导体结构112的底面与侧壁，使得导体结构112与外延层102或半导体衬底100电性绝缘。在一实施例中，导体结构112的材料可以是掺杂多晶硅；而绝缘层114的材料可以是氧化硅。背金属层120可配置在半导体衬底100的背面100b。在本实施例中，掺杂区106可视为源极掺杂区，源极掺杂区可环绕沟槽栅极结构110的上部，而背金属层120则可视为漏极。

另外，功率半导体组件还包括：介电层108、导体层130以及插塞132。介电层108可配置在掺杂区106上。导体层130可配置在介电层108上。介电层108可配置在导体层130与沟槽栅极结构110之间，以分隔导体层130与沟槽栅极结构110。插塞132可自导体层130的底面延伸并贯穿介电层108，以与掺杂区106(或源极)接触。换言之，导体层130可通过插塞132电性连接至掺杂区106(或源极)。在此情况下，导体层130可视为源极电极。在一实施例中，介电层108的材料包括氧化硅。插塞132以及导体层130的材料分别包括金属材料，例如是铜、铝、钨或其组合。

请回头参照图1与图4，在形成功率半导体组件之后，进行步骤404，在组件区R1的半导体衬底100上形成金属接垫140。在一实施例中，金属接垫140的材料包括铜、铝、钨或其组合，金属接垫140的厚度约为4微米至5微米之间，且金属接垫140的形成方法包括电镀法、物理气相沉积法(PVD)、化学气相沉积法(CVD)或其组合。金属接垫140可形成在沟槽栅极结构110的正上方，且与沟槽栅极结构110电性连接。在本实施例中，金属接垫140可用以当作栅极电极。值得注意的是，图3的剖面示出源极电极130与源极掺杂区106之间的电性连接；而图1的剖面则是示出栅极电极140与沟槽栅极结构110之间的电性连接。也就是说，图1与图3分别示出不同的剖面，以表示具有源极电极130与栅极电极140的金属布线可分别与源极掺杂区106以及沟槽栅极结构110电性连接。

另一方面，在组件区R1的半导体衬底100上形成金属接垫140的同时，亦可在密封环区R3的半导体衬底100上形成至少一个密封环结构148。在一实施例中，密封环结构148可用以保护组件区R1中的组件不会受到因来自管芯切割(die sawing)而造成损坏。在此情况下，密封环区R3可环绕组件区R1，且密封环结构148可形成在半导体管芯的边缘并靠近切割道区R2。在本实施例中，密封环结构148与金属接垫140可具有相同金属材料，且在同一步骤中形成。在替代实施例中，密封环结构148与金属接垫140亦可具有不同金属材料，且依序形成。

在形成金属接垫140与密封环结构148之后，进行步骤406，在半导体衬底100的正面100a上形成钝化层142。具体来说，先形成钝化材料层以全面性地覆盖金属接垫140、密封环结构148以及半导体衬底100。然后，图案化上述的钝化材料层，以形成具有第一开口141以及第二开口143的钝化层142。在此情况下，如图1所示，第一开口141可暴露出切割道区R2上的半导体衬底100的表面；而第二开口143可暴露出组件区R1上的金属接垫140的表面。也就是说，钝化层142可覆盖金属接垫140的侧壁与顶面的第一部分140t1且暴露出金属接垫140的顶面的第二部分140t2与第三部分140t3。此外，钝化层142还可延伸覆盖密封环结构148的侧壁与顶面，且终止于切割道区R2与密封环区R3之间的界面。更进一步地说，钝化层142并未延伸覆盖切割道区R2的半导体衬底100，使得钝化层142的侧壁142s外露于切割道区R2处。在一实施例中，钝化层142的材料包括无机介电材料，例如是氧化硅、氮化硅或其组合，钝化层142的厚度约为1微米至2微米之间，且钝化层142的形成方法包括进行化学气相沉积工艺、光刻工艺以及刻蚀工艺。

接着，进行步骤408，在钝化层142上形成聚合物层144。具体来说，先形成聚合物材料层以全面性地覆盖钝化层142以及金属接垫140的顶面的第二部分140t2与第三部分140t3。另外，聚合物材料层还从组件区R1通过密封环区R3延伸至切割道区R2以覆盖钝化层142的侧壁142s并填入第一开口141中。聚合物材料层可通过第一开口141直接接触切割道区R2上的半导体衬底100。然后，图案化上述的聚合物材料层，以形成具有第三开口145的聚合物层144。在此情况下，如图1所示，第三开口145可暴露出金属接垫140的顶面的第二部分140t2。在一实施例中，聚合物层144的材料包括有机介电材料，例如是聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)或其组合，聚合物层144的厚度约为5微米至10微米之间，且聚合物层144的形成方法包括进行涂布工艺、光刻工艺以及刻蚀工艺。在本实施例中，聚合物层144与钝化层142具有不同介电材料。举例来说，聚合物层144可以是聚酰亚胺层，而钝化层142可以是氧化硅层。

值得注意的是，在形成聚合物层144之后，组件区R1上的聚合物层144的顶面、切割道区R2上的聚合物层144的顶面以及密封环区R3上的聚合物层144的顶面可视为共平面。在此情况下，在进行后续镀覆工艺所需的胶带可紧密地贴附在组件区R1、切割道区R2以及密封环区R3的聚合物层144的平坦顶面上。因此，在进行镀覆工艺以在半导体衬底100的背面100b上形成背金属层120期间，本发明实施例可有效防止电镀液沿着切割道空隙渗透至整个晶圆正面，进而提高工艺良率并提升晶圆质量。

然后，进行步骤410，在聚合物层144的第三开口145中形成凸块下金属(UBM)层146。UBM层146可共形覆盖第三开口145的表面且延伸覆盖聚合物层144的部分顶面。也就是说，UBM层146可在第三开口145的底面与金属接垫140的顶面的第二部分140t2直接接触。在此情况下，如图1所示，聚合物层144可具有一延伸部，以直接接触金属接垫140的顶面的第三部分140t3，而第三部分140t3可夹置在第一部分140t1与第二部分140t2之间。在一实施例中，UBM层146包括多层金属层，例如是镍-钯-金(Ni-Pd-Au)层，UBM层146的厚度约为0.55微米，且UBM层146的形成方法包括溅镀法、无电电镀法或类似方法。

在形成UBM层146之后，进行步骤412，在半导体衬底100的正面100a上贴附胶带(未示出)。接着，进行镀覆工艺，以在半导体衬底100的背面100b上形成背金属层120。在一实施例中，镀覆工艺例如是浸泡式电镀工艺。在进行浸泡式电镀工艺期间，图1的结构会完全浸入电镀液中，以在半导体衬底100的背面100b进行电镀形成较厚的背金属层120；而半导体衬底100的正面100a上的胶带则可作为保护膜来隔绝电镀液。值得注意的是，在本实施例中，聚合物层144可全面性地涂布并填入切割道区R2处的第一开口141中。因此，胶带可直接接触并完全贴合组件区R1、切割道区R2以及密封环区R3的聚合物层144的平坦顶面上，以防止电镀液沿着切割道空隙渗透至半导体衬底100的正面100a，进而提高工艺良率。由于切割道区R2处被聚合物层144填充并保护，因此，可有效地避免电镀液污染切割道，进而提升晶圆质量与组件的可靠性。在一实施例中，背金属层120的厚度大于10微米(μm)，例如是10微米至100微米之间。背金属层120不限于一层或一层以上的金属，例如可为单一层的银，亦可为镍、钯、金的复合金属层。在本实施例中，背金属层120不仅可用以当作漏极，还可做为接合及导热用的金属层，以达到较佳的导电及散热效果。也就是说，当背金属层120的厚度小于10微米，则可能具有较差的导电及散热效果。为了要达到较厚的背金属层120的目的，本发明选择使用浸泡式电镀工艺来达到较大的产出(throughput)与较低的工艺成本。

请参照图2与图4，在移除胶带之后，进行步骤414，在切割道区R2处进行切割工艺，以将相邻组件区R1分离。在一实施例中，上述的切割工艺包括机械切割工艺。该机械切割工艺可例如是使用刀具沿着切割道区R2的多个第一切割道与多个第二切割道来切割聚合物层144、半导体衬底100以及背金属层120，以形成第四开口150。如此一来，第四开口150可将半导体衬底100(亦即半导体晶圆)分离为第一半导体管芯200A与第二半导体管芯200B。在本实施例中，在进行切割工艺之后，聚合物层144的侧壁144s、半导体衬底100的侧壁100s以及背金属层120的侧壁120s在切割道区R2处是彼此对齐。

在一实施例中，每一个半导体管芯200A、200B可包括：半导体衬底100、沟槽栅极结构110、金属接垫140、钝化层142、聚合物层144、UBM层146、密封环结构148以及背金属层120。沟槽栅极结构110可内埋在组件区R1的半导体衬底100中。金属接垫140可配置在组件区R1的半导体衬底100上。密封环结构148可配置在密封环区R3的半导体衬底100上。钝化层142可配置在组件区R1的半导体衬底100上，且延伸覆盖金属接垫140的侧壁与顶面的第一部分140t1以及密封环结构148的侧壁与顶面。聚合物层144可配置在钝化层142上且从组件区R1通过密封环区R3延伸至切割道区R2且覆盖钝化层142的侧壁142s。聚合物层144具有第三开口145以暴露出金属接垫140的顶面的第二部分140t2。UBM层146可配置在第三开口145中且延伸覆盖聚合物层144的部分顶面。背金属层120可配置在半导体衬底100的背面100b上，且可具有大于10微米的厚度。另外，在进行切割工艺之后，可在UBM层146上形成凸块结构(例如焊球)以与外部电路连接。此外，亦可形成模封化合物层(未示出)以分别包封每一个半导体管芯200A、200B。也就是说，模封化合物层可横向包封并直接接触聚合物层144的侧壁144s、半导体衬底100的侧壁100s以及背金属层120的侧壁120s。

图5是依照本发明再一实施例的一种功率半导体组件的剖面示意图。在本实施例中，图5为一种共漏垂直式功率半导体组件。具体来说，组件区500包括第一组件区500A与第二组件区500B。第一组件区500A中的多个沟槽栅极结构110与第二组件区500B的多个沟槽栅极结构110彼此电性隔离；而第一组件区500A中的源极掺杂区与第二组件区500B的源极掺杂区彼此电性隔离。背金属层120可连接第一组件区500A的漏极与第二组件区500B的漏极，在此实施例中，通过厚的背金属层120可降低共漏组件的漏极阻抗，以提升组件的运作效率。

换言之，于第一组件区500A中的多个沟槽电极结构110可构成第一垂直式功率组件的一部份，于第二组件区500B中的多个沟槽电极结构110可构成第二垂直式功率组件的一部份，并且第一垂直式功率组件与第二垂直式功率组件为彼此电性分立的功率组件，即组件区包括第一垂直式功率组件与第二垂直式功率组件。第一垂直式功率组件的漏极与第二垂直式功率组件的漏极透过背金属层120电性导通，换句话说，第一垂直式功率组件与第二垂直式功率组件为共享背金属层120作为漏极的共漏结构。

尽管本文中将图4的流程图400示出及阐述为一系列动作或事件，然而应理解，这些动作或事件的示出次序不应被解释为具有限制性意义。举例来说，某些动作可以不同的次序发生，和/或可与除本文中所示和/或所阐述的动作或事件之外的其他动作或事件同时发生。另外，在实施本文说明的一个或多个方面或实施例时可能并非需要全部所示动作。此外，本文中所绘示的动作中的一个或多个动作可在一个或多个单独的动作和/或阶段中施行。

综上所述，本发明将聚合物层全面性地形成在组件区、密封环区以及切割道区的半导体衬底上，以使后续胶带可紧密地贴附在组件区与切割道区的聚合物层上。在此情况下，在进行浸泡式电镀工艺以在半导体衬底的背面上形成背金属层期间，本发明可有效防止电镀液沿着切割道空隙渗透至整个晶圆正面，进而提高工艺良率并提升晶圆质量。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：

半导体衬底，具有彼此相对的第一表面与第二表面，其中所述第一表面定义有组件区、密封环区以及切割道区，且所述密封环区位于所述组件区与所述切割道区之间；

多个沟槽栅极结构，配置在所述组件区的半导体衬底中；

金属接垫，配置在所述组件区的所述半导体衬底上；

钝化层，覆盖所述密封环区的密封环结构及所述金属接垫的顶面的第一部分；

聚合物层，覆盖所述钝化层且从所述组件区延伸至所述切割道区，其中所述聚合物层具有开口以暴露出所述金属接垫的所述顶面的第二部分；

凸块下金属层，配置在所述开口中且延伸覆盖所述聚合物层的部分顶面；以及

背金属层，配置在所述第二表面上，且具有大于10微米的厚度。

2.根据权利要求1所述的半导体封装结构，其特征在于，所述聚合物层与所述钝化层为不同材质的介电材料。

3.根据权利要求1所述的半导体封装结构，其特征在于，所述钝化层覆盖所述密封环结构的顶面与侧壁。

4.根据权利要求1所述的半导体封装结构，其特征在于，所述聚合物层具直接接触所述金属接垫的第三部分，而所述第三部分位于所述第一部分与所述第二部分之间。

5.根据权利要求1所述的半导体封装结构，其特征在于，所述组件区包括第一组件区与第二组件区，所述第一组件区中的所述多个沟槽栅极结构与所述第二组件区的所述多个沟槽栅极结构彼此电性隔离；所述第一组件区中的源极掺杂区与所述第二组件区的源极掺杂区彼此电性隔离。

6.根据权利要求1所述的半导体封装结构，其特征在于，所述组件区包括第一垂直式功率组件与第二垂直式功率组件，所述第一垂直式功率组件与所述第二垂直式功率组件为共享所述背金属层作为漏极的共漏结构。

7.一种半导体封装结构的制造方法，其特征在于，包括：

提供具有彼此相对的第一表面与第二表面的半导体衬底，其中所述第一表面定义有组件区、密封环区以及切割道区；

在所述组件区上形成金属接垫；

在所述半导体衬底的所述第一表面上形成钝化层，其中所述钝化层在所述切割道区上具有暴露出所述半导体衬底的第一开口；

在所述钝化层上形成聚合物层，其中所述聚合物层从所述组件区延伸至所述切割道区以覆盖所述钝化层及所述第一开口；

在所述半导体衬底的所述第一表面上贴附胶带；

进行镀覆工艺，以在所述半导体衬底的所述第二表面上形成背金属层，其中所述背金属层具有大于10微米的厚度；以及

在所述切割道区处进行切割工艺。

8.根据权利要求7所述的制造方法，其特征在于，所述胶带直接接触所述切割道区上的所述聚合物层的顶面。

9.根据权利要求7所述的制造方法，其特征在于，在所述半导体衬底的所述第一表面上贴附所述胶带之前，所述制造方法还包括：

图案化所述聚合物层，以形成暴露出所述金属接垫的部分顶面的第三开口；以及

在所述第三开口中形成凸块下金属层。

10.根据权利要求7所述的制造方法，其特征在于，在所述切割道区处进行所述切割工艺之后，所述聚合物层的侧壁、所述半导体衬底的侧壁以及所述背金属层的侧壁在所述切割道区处彼此对齐。