JPH04315458A - 多層配線基板およびその製造方法 - Google Patents
多層配線基板およびその製造方法Info
- Publication number
- JPH04315458A JPH04315458A JP3082596A JP8259691A JPH04315458A JP H04315458 A JPH04315458 A JP H04315458A JP 3082596 A JP3082596 A JP 3082596A JP 8259691 A JP8259691 A JP 8259691A JP H04315458 A JPH04315458 A JP H04315458A
- Authority
- JP
- Japan
- Prior art keywords
- wiring board
- semiconductor chip
- multilayer wiring
- hole
- prepreg
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 239000012530 fluid Substances 0.000 claims abstract description 18
- 230000017525 heat dissipation Effects 0.000 claims abstract description 16
- 239000002184 metal Substances 0.000 abstract description 13
- 229910052751 metal Inorganic materials 0.000 abstract description 13
- 239000011347 resin Substances 0.000 abstract description 13
- 229920005989 resin Polymers 0.000 abstract description 13
- 238000004806 packaging method and process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000001816 cooling Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000007731 hot pressing Methods 0.000 description 6
- 230000008602 contraction Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009740 moulding (composite fabrication) Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、例えば半導体チップが
、多層配線基板内部において所謂フェースダウン接合方
式などで導体パターンと接続されて、多層配線基板内に
閉じ込められた多層配線基板に関する。
、多層配線基板内部において所謂フェースダウン接合方
式などで導体パターンと接続されて、多層配線基板内に
閉じ込められた多層配線基板に関する。
【０００２】
【従来の技術】プリント配線基板への半導体チップの実
装は、通常、ＣＯＢ（チップオンボード）と称される方
法で行われる。
装は、通常、ＣＯＢ（チップオンボード）と称される方
法で行われる。
【０００３】この方法は、図４に示すように、配線基板
２１表面に形成されたダイステージ２２上に、直接半導
体チップ２３をＡｇペーストなどの接着剤２４を介して
固着した後、上記半導体チップ２３を導体パターン（リ
ード）２５にＡｕ線２６によるワイヤボンディングによ
って結線し、その後、エポキシ樹脂２７などを適下して
加熱硬化することにより、半導体チップ２３を樹脂封止
するという方法である。
２１表面に形成されたダイステージ２２上に、直接半導
体チップ２３をＡｇペーストなどの接着剤２４を介して
固着した後、上記半導体チップ２３を導体パターン（リ
ード）２５にＡｕ線２６によるワイヤボンディングによ
って結線し、その後、エポキシ樹脂２７などを適下して
加熱硬化することにより、半導体チップ２３を樹脂封止
するという方法である。
【０００４】この方法は、Ａｕ線２６の長さと多少のた
わみ分の伸びを許容して接続できるという利点はあるが
、実装上、肉厚となってしまい、例えば、ＩＣカードへ
の実装を例にとれば、非常に薄いカード内に上記半導体
チップ２３を収める場合において、困難性が伴うという
不都合がある。
わみ分の伸びを許容して接続できるという利点はあるが
、実装上、肉厚となってしまい、例えば、ＩＣカードへ
の実装を例にとれば、非常に薄いカード内に上記半導体
チップ２３を収める場合において、困難性が伴うという
不都合がある。
【０００５】そこで、最も望ましい方法として、半導体
チップをバンプを介して所謂フェースダウン方式にて実
装し、更に、この半導体チップを多層配線基板内部に収
めることができれば、上記ＩＣカードを考えた場合、最
も薄いＩＣカードの形成が実現可能となる。
チップをバンプを介して所謂フェースダウン方式にて実
装し、更に、この半導体チップを多層配線基板内部に収
めることができれば、上記ＩＣカードを考えた場合、最
も薄いＩＣカードの形成が実現可能となる。
【０００６】従来は、図５に示すように、下層の配線基
板３１における導体パターン３２に半導体チップ３３を
バンプ３４を介してフェースダウン方式にて接続し、更
に、下層及び上層の配線基板３１及び３５との間に介在
する樹脂層（プリプレグ）３６にて樹脂封止するように
している。
板３１における導体パターン３２に半導体チップ３３を
バンプ３４を介してフェースダウン方式にて接続し、更
に、下層及び上層の配線基板３１及び３５との間に介在
する樹脂層（プリプレグ）３６にて樹脂封止するように
している。
【０００７】具体的には、まず、図６Ａに示すように、
配線基板３１の導体パターン３２に半導体チップ３３を
、そのアクティブ面を下方に向けてバンプ３４を介して
接続した後、図６Ｂに示すように、半導体チップ３３の
配置位置に対応した部分に穴３４を有するプリプレグ３
６を、該穴３４内に半導体チップ３３を収容するように
配線基板３１上に載置し、更に、上記プリプレグ３６上
に別の配線基板３５を載置する。その後、両方向からの
プレス熱板による加熱圧着（ホットプレス加工）により
、プリプレグを溶融させたのち、室温にまで冷却して硬
化させることにより、図５で示す多層配線基板を得る。
配線基板３１の導体パターン３２に半導体チップ３３を
、そのアクティブ面を下方に向けてバンプ３４を介して
接続した後、図６Ｂに示すように、半導体チップ３３の
配置位置に対応した部分に穴３４を有するプリプレグ３
６を、該穴３４内に半導体チップ３３を収容するように
配線基板３１上に載置し、更に、上記プリプレグ３６上
に別の配線基板３５を載置する。その後、両方向からの
プレス熱板による加熱圧着（ホットプレス加工）により
、プリプレグを溶融させたのち、室温にまで冷却して硬
化させることにより、図５で示す多層配線基板を得る。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の多層配線基板においては、以下に示すように、半導
体チップ３３と導体パターン３２との接続部分ａが切断
し易いという不都合がある。
来の多層配線基板においては、以下に示すように、半導
体チップ３３と導体パターン３２との接続部分ａが切断
し易いという不都合がある。
【０００９】即ち、ホットプレス加工時に生じるプリプ
レグ３６の樹脂フローによる上記接続部分ａへの押圧に
より、上記接続部分ａが切断するおそれがある。また、
上記接続部分ａとプリプレグ３６における熱収縮率の違
いから、その後の冷却処理において、やはり上記接続部
分ａが切断するという現象が生じる。また、多層配線基
板の製作後、固体素子（抵抗、コンデンサ等）の半田付
け時、あるいは半導体チップ３３の動作時に熱が発生す
るが、上記接続部分ａとプリプレグ３６における熱膨張
率の違いから起こる熱応力により、上記接続部分ａが切
断してしまうという不都合がある。
レグ３６の樹脂フローによる上記接続部分ａへの押圧に
より、上記接続部分ａが切断するおそれがある。また、
上記接続部分ａとプリプレグ３６における熱収縮率の違
いから、その後の冷却処理において、やはり上記接続部
分ａが切断するという現象が生じる。また、多層配線基
板の製作後、固体素子（抵抗、コンデンサ等）の半田付
け時、あるいは半導体チップ３３の動作時に熱が発生す
るが、上記接続部分ａとプリプレグ３６における熱膨張
率の違いから起こる熱応力により、上記接続部分ａが切
断してしまうという不都合がある。
【００１０】また、その他、半導体チップ３３の動作時
に発生する熱を外部に放熱する必要があるが、半導体チ
ップ３３全体をプリプレグ３６で被覆した形となってい
るため、動作時の放熱を良好に行うことができず、誤動
作を招来させるという不都合がある。
に発生する熱を外部に放熱する必要があるが、半導体チ
ップ３３全体をプリプレグ３６で被覆した形となってい
るため、動作時の放熱を良好に行うことができず、誤動
作を招来させるという不都合がある。
【００１１】このように、従来の多層配線基板の場合、
半導体チップ３３の接続に関する信頼性及び配線基板と
しての信頼性に欠け、歩留りの点でもその向上を図るこ
とができないという不都合がある。
半導体チップ３３の接続に関する信頼性及び配線基板と
しての信頼性に欠け、歩留りの点でもその向上を図るこ
とができないという不都合がある。
【００１２】本発明は、このような課題に鑑み成された
もので、その目的とするところは、多層配線基板内に実
装される半導体チップの導体パターンとの接続状態を良
好に保つことができると共に、半導体チップの動作時等
における放熱を良好に行うことができ、多層配線基板の
高信頼性並びに高歩留り化を図ることができる多層配線
基板を提供することにある。
もので、その目的とするところは、多層配線基板内に実
装される半導体チップの導体パターンとの接続状態を良
好に保つことができると共に、半導体チップの動作時等
における放熱を良好に行うことができ、多層配線基板の
高信頼性並びに高歩留り化を図ることができる多層配線
基板を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、半導体チップ
３が直接導体パターン２に接続される多層配線基板Ａに
おいて、半導体チップ３を、多層配線基板Ａ中に形成さ
れた所要の間隙５内に、多層配線基板Ａにて覆うように
配置すると共に、上記所要の間隙５に放熱性の高い流動
体７を充填して構成する。
３が直接導体パターン２に接続される多層配線基板Ａに
おいて、半導体チップ３を、多層配線基板Ａ中に形成さ
れた所要の間隙５内に、多層配線基板Ａにて覆うように
配置すると共に、上記所要の間隙５に放熱性の高い流動
体７を充填して構成する。
【００１４】
【作用】上述の本発明の構成によれば、半導体チップ３
が収容される間隙５内に放熱性の高い流動体７を充填す
るようにしたので、半導体チップ３と導体パターン２と
の接続部分ａが流動体７によって保護され、多層配線基
板Ａの製造工程中、例えばホットプレス加工時における
プリプレグ６の樹脂フローによる上記接続部分ａへの押
圧作用を回避することができ、該ホットプレス加工時で
の上記接続部分ａの切断を防止することができる。
が収容される間隙５内に放熱性の高い流動体７を充填す
るようにしたので、半導体チップ３と導体パターン２と
の接続部分ａが流動体７によって保護され、多層配線基
板Ａの製造工程中、例えばホットプレス加工時における
プリプレグ６の樹脂フローによる上記接続部分ａへの押
圧作用を回避することができ、該ホットプレス加工時で
の上記接続部分ａの切断を防止することができる。
【００１５】また、冷却時における熱収縮に対しても、
接続部分ａはプリプレグ６の熱収縮に抗することなく自
由に収縮することができるため、該冷却時での上記接続
部分ａの切断は生じない。
接続部分ａはプリプレグ６の熱収縮に抗することなく自
由に収縮することができるため、該冷却時での上記接続
部分ａの切断は生じない。
【００１６】また、その後の固体素子（抵抗、コンデン
サ等）の半田付け時や半導体チップ３の動作時に発生す
る熱による膨張に対しても、上記接続部分ａはプリプレ
グ６の熱膨張に抗することなく自由に膨張することがで
きるため、半田付けや動作時での上記接続部分ａの切断
を防止することができる。
サ等）の半田付け時や半導体チップ３の動作時に発生す
る熱による膨張に対しても、上記接続部分ａはプリプレ
グ６の熱膨張に抗することなく自由に膨張することがで
きるため、半田付けや動作時での上記接続部分ａの切断
を防止することができる。
【００１７】また、間隙５内に充填される流動体７は、
放熱性が高いため、半導体チップ３の動作時に発生する
熱を効率よく外部に放熱させることができ、放熱不良に
よる半導体チップ３の誤動作を事前に防止することがで
きる。
放熱性が高いため、半導体チップ３の動作時に発生する
熱を効率よく外部に放熱させることができ、放熱不良に
よる半導体チップ３の誤動作を事前に防止することがで
きる。
【００１８】従って、本発明の多層配線基板Ａによれば
、半導体チップ３と導体パターン２との接続状態を良好
に保つことができると共に、半導体チップ３の動作時等
における放熱を良好に行うことができ、多層配線基板Ａ
の高信頼性並びに高歩留り化を図ることができる。
、半導体チップ３と導体パターン２との接続状態を良好
に保つことができると共に、半導体チップ３の動作時等
における放熱を良好に行うことができ、多層配線基板Ａ
の高信頼性並びに高歩留り化を図ることができる。
【００１９】
【実施例】以下、図１〜図３を参照しながら本発明の実
施例を説明する。図１は、本実施例に係る多層配線基板
Ａの要部の構成図である。
施例を説明する。図１は、本実施例に係る多層配線基板
Ａの要部の構成図である。
【００２０】この多層配線基板Ａは、下層の配線基板１
上に形成された導体パターン２に半導体チップ３がバン
プ４を介してフェースダウン方式にて接続されると共に
、半導体チップ３よりも大きいサイズの穴（間隙）５を
有する樹脂層（プリプレグ）６が、該穴５内に半導体チ
ップ３を収容するように形成され、更に、樹脂層６の穴
５内に放熱性の高い流動体７が充填され、この樹脂層６
の穴５を含む全面に金属膜による導体パターン８が形成
されて構成されている。
上に形成された導体パターン２に半導体チップ３がバン
プ４を介してフェースダウン方式にて接続されると共に
、半導体チップ３よりも大きいサイズの穴（間隙）５を
有する樹脂層（プリプレグ）６が、該穴５内に半導体チ
ップ３を収容するように形成され、更に、樹脂層６の穴
５内に放熱性の高い流動体７が充填され、この樹脂層６
の穴５を含む全面に金属膜による導体パターン８が形成
されて構成されている。
【００２１】次に、上記本例に係る多層配線基板Ａの製
法を図２及び図３に基いて説明する。尚、図１と対応す
るものについては同符号を記す。
法を図２及び図３に基いて説明する。尚、図１と対応す
るものについては同符号を記す。
【００２２】まず、図２Ａに示すように、例えばめっき
転写法等で両面に導体パターン２が形成された配線基板
１を用意し、配線基板１の上面に形成された導体パター
ン２に半導体チップ３を、そのアクティブ面を下方に向
けてバンプ４を介して接続する（フェースダウン接合方
式）。
転写法等で両面に導体パターン２が形成された配線基板
１を用意し、配線基板１の上面に形成された導体パター
ン２に半導体チップ３を、そのアクティブ面を下方に向
けてバンプ４を介して接続する（フェースダウン接合方
式）。
【００２３】次に、図２Ｂに示すように、ガラス−エポ
キシ樹脂製で半導体チップ３よりもサイズの大きい穴（
間隙）５を有するプリプレグ６を配線基板１上に載置す
る。このとき、穴５内に半導体チップ３が収容されるよ
うにしてプリプレグ６を配線基板１上に載置する。
キシ樹脂製で半導体チップ３よりもサイズの大きい穴（
間隙）５を有するプリプレグ６を配線基板１上に載置す
る。このとき、穴５内に半導体チップ３が収容されるよ
うにしてプリプレグ６を配線基板１上に載置する。
【００２４】次に、図２Ｃに示すように、プリプレグ６
の穴５内に放熱性の高い流動体（例えば分子鎖の短い炭
化ふっ素液やシリコン系ゲル，エポキシ系ゲル等）７を
充填する。
の穴５内に放熱性の高い流動体（例えば分子鎖の短い炭
化ふっ素液やシリコン系ゲル，エポキシ系ゲル等）７を
充填する。
【００２５】次に、図２Ｄに示すように、プリプレグ６
の穴５を含む全面に厚み約１０〜３５μｍ程度の金属膜
９を形成する。この金属膜９としては、回路と一体で形
成できる例えば銅が好ましいが、耐食性に富み展延性の
ある金等を用いることもできる。銅の場合は、その耐食
性を向上させ、酸化を防ぐために薄いコーティング膜（
例えばポリイミド樹脂によるソルダーレジスト等）を形
成することが望ましい。
の穴５を含む全面に厚み約１０〜３５μｍ程度の金属膜
９を形成する。この金属膜９としては、回路と一体で形
成できる例えば銅が好ましいが、耐食性に富み展延性の
ある金等を用いることもできる。銅の場合は、その耐食
性を向上させ、酸化を防ぐために薄いコーティング膜（
例えばポリイミド樹脂によるソルダーレジスト等）を形
成することが望ましい。
【００２６】次に、図３Ａに示すように、両方向からの
プレス熱板１０による加熱圧着（ホットプレス加工、温
度１００〜１６０℃）により、プリプレグ６を溶融させ
て下層の配線基板１と上層の金属膜９とをプリプレグ６
により接着させる。このとき、穴５内部の流動体７が熱
膨張するが、流動体であるため、半導体チップ３と導体
パターン２の接続部分ａにかかる熱応力が緩和され、加
熱圧着による上記接続部分ａの切断は生じない。
プレス熱板１０による加熱圧着（ホットプレス加工、温
度１００〜１６０℃）により、プリプレグ６を溶融させ
て下層の配線基板１と上層の金属膜９とをプリプレグ６
により接着させる。このとき、穴５内部の流動体７が熱
膨張するが、流動体であるため、半導体チップ３と導体
パターン２の接続部分ａにかかる熱応力が緩和され、加
熱圧着による上記接続部分ａの切断は生じない。
【００２７】次に、図３Ｂに示すように、上記ホットプ
レス加工工程から外して室温にまで冷却する。このとき
、加熱により溶融していたプリプレグ６が硬化して下層
の配線基板１と上層の金属膜９とが一体化する。また、
この冷却時、穴５内の流動体７が収縮するが、流動体で
あるため、上記接続部分ａにかかる熱応力が緩和され、
冷却による上記接続部分ａの切断は生じない。
レス加工工程から外して室温にまで冷却する。このとき
、加熱により溶融していたプリプレグ６が硬化して下層
の配線基板１と上層の金属膜９とが一体化する。また、
この冷却時、穴５内の流動体７が収縮するが、流動体で
あるため、上記接続部分ａにかかる熱応力が緩和され、
冷却による上記接続部分ａの切断は生じない。
【００２８】次に、図３Ｃに示すように、上層の金属膜
９をパターニングして導体パターン８を形成することに
より、本例に係る多層配線基板Ａを得る。この場合、穴
５の上部に金属膜９を残すように、即ち穴５を金属膜９
で被覆するようにパターニングする。
９をパターニングして導体パターン８を形成することに
より、本例に係る多層配線基板Ａを得る。この場合、穴
５の上部に金属膜９を残すように、即ち穴５を金属膜９
で被覆するようにパターニングする。
【００２９】上述のように、本例によれば、半導体チッ
プ３を多層配線基板Ａの上部以外にその内部にも実装す
ることができるため、多層配線基板Ａの実装密度が飛躍
的に向上する。従って、この多層配線基板Ａを例えばＩ
Ｃカードなどに利用すれば、多層配線基板Ａそのものが
ＩＣカードであるカード状の多層配線基板を構成するこ
とができる。
プ３を多層配線基板Ａの上部以外にその内部にも実装す
ることができるため、多層配線基板Ａの実装密度が飛躍
的に向上する。従って、この多層配線基板Ａを例えばＩ
Ｃカードなどに利用すれば、多層配線基板Ａそのものが
ＩＣカードであるカード状の多層配線基板を構成するこ
とができる。
【００３０】また、半導体チップ３が収容されるプリプ
レグ６の穴５内に放熱性の高い流動体７を充填するよう
にしたので、半導体チップ３と導体パターン２との接続
部分ａが流動体７によって保護され、多層配線基板Ａの
製造工程中、例えばホットプレス加工時におけるプリプ
レグ６の樹脂フローによる上記接続部分ａへの押圧作用
を回避することができ、該ホットプレス加工時での上記
接続部分ａの切断を防止することができる。
レグ６の穴５内に放熱性の高い流動体７を充填するよう
にしたので、半導体チップ３と導体パターン２との接続
部分ａが流動体７によって保護され、多層配線基板Ａの
製造工程中、例えばホットプレス加工時におけるプリプ
レグ６の樹脂フローによる上記接続部分ａへの押圧作用
を回避することができ、該ホットプレス加工時での上記
接続部分ａの切断を防止することができる。
【００３１】また、冷却時における熱収縮に対しても、
上記接続部分ａはプリプレグ６の熱収縮に抗することな
く流動体７内において自由に収縮することができるため
、該冷却時での上記接続部分ａの切断は生じない。
上記接続部分ａはプリプレグ６の熱収縮に抗することな
く流動体７内において自由に収縮することができるため
、該冷却時での上記接続部分ａの切断は生じない。
【００３２】また、その後の固体素子（抵抗、コンデン
サ等）の半田付け時や半導体チップ３の動作時に発生す
る熱による膨張に対しても、上記接続部分ａはプリプレ
グ６の熱膨張に抗することなく流動体７内において自由
に膨張することができるため、半田付けや動作時での上
記接続部分ａの切断を防止することができる。
サ等）の半田付け時や半導体チップ３の動作時に発生す
る熱による膨張に対しても、上記接続部分ａはプリプレ
グ６の熱膨張に抗することなく流動体７内において自由
に膨張することができるため、半田付けや動作時での上
記接続部分ａの切断を防止することができる。
【００３３】また、プリプレグ６の穴５内に充填される
流動体７は、放熱性が高いため、半導体チップ３の動作
時に発生する熱を効率よく外部に放熱させることができ
、放熱不良による半導体チップ３の誤動作を事前に防止
することができる。
流動体７は、放熱性が高いため、半導体チップ３の動作
時に発生する熱を効率よく外部に放熱させることができ
、放熱不良による半導体チップ３の誤動作を事前に防止
することができる。
【００３４】従って、本例の多層配線基板Ａによれば、
半導体チップ３と導体パターン２との接続状態を良好に
保つことができると共に、半導体チップ３の動作時等に
おける放熱を良好に行うことができ、多層配線基板Ａの
実装密度の向上のみならず、多層配線基板Ａの高信頼性
化並びに高歩留り化を図ることができる。
半導体チップ３と導体パターン２との接続状態を良好に
保つことができると共に、半導体チップ３の動作時等に
おける放熱を良好に行うことができ、多層配線基板Ａの
実装密度の向上のみならず、多層配線基板Ａの高信頼性
化並びに高歩留り化を図ることができる。
【００３５】上記実施例は、上層に金属膜９を形成して
、該金属膜９をパターニングすることにより、導体パタ
ーン８を形成するようにしたが、その他、穴５の上部に
のみ金属膜９を形成して、ホットプレス加工及び冷却を
経た後に、例えばめっき転写法等によりプリプレグ６上
に導体パターン８を形成するようにしてもよい。
、該金属膜９をパターニングすることにより、導体パタ
ーン８を形成するようにしたが、その他、穴５の上部に
のみ金属膜９を形成して、ホットプレス加工及び冷却を
経た後に、例えばめっき転写法等によりプリプレグ６上
に導体パターン８を形成するようにしてもよい。
【００３６】また、その他、上記金属膜９の代わりにフ
レキシブルプリント配線基板を用いるようにしてもよい
。この場合、穴５の上部に関係なく導体パターンを形成
することができるため、パターニングの自由度を向上さ
せることができ、実装密度の向上を効率よく図ることが
できる。
レキシブルプリント配線基板を用いるようにしてもよい
。この場合、穴５の上部に関係なく導体パターンを形成
することができるため、パターニングの自由度を向上さ
せることができ、実装密度の向上を効率よく図ることが
できる。
【００３７】また、半導体チップ３として発熱の少ない
ものを用いる場合は、金属膜９の代わりに単なる樹脂フ
ィルムを形成するようにしてもよい。もちろん、この場
合、後にめっき転写法等によって樹脂フィルム上に導体
パターンが形成される。
ものを用いる場合は、金属膜９の代わりに単なる樹脂フ
ィルムを形成するようにしてもよい。もちろん、この場
合、後にめっき転写法等によって樹脂フィルム上に導体
パターンが形成される。
【００３８】
【発明の効果】本発明に係る多層配線基板によれば、多
層配線基板内に実装される半導体チップの導体パターン
との接続状態を良好に保つことができると共に、半導体
チップの動作時等における放熱を良好に行うことができ
、多層配線基板の実装密度の向上のみならず、多層配線
基板の高信頼性並びにその高歩留り化を図ることができ
る。
層配線基板内に実装される半導体チップの導体パターン
との接続状態を良好に保つことができると共に、半導体
チップの動作時等における放熱を良好に行うことができ
、多層配線基板の実装密度の向上のみならず、多層配線
基板の高信頼性並びにその高歩留り化を図ることができ
る。
【図１】本実施例に係る多層配線基板の要部を示す構成
図。
図。
【図２】本実施例に係る多層配線基板の製法を示す製造
工程図（その１）。
工程図（その１）。
【図３】本実施例に係る多層配線基板の製法を示す製造
工程図（その２）。
工程図（その２）。
【図４】従来例に係るＣＯＢ（チップオンボード）法を
示す構成図。
示す構成図。
【図５】従来例に係る多層配線基板の要部を示す構成図
。
。
【図６】従来例に係る多層配線基板の製法を示す工程経
過図。
過図。
Ａ 多層配線基板
１ 配線基板
２ 導体パターン
３ 半導体チップ
４ バンプ
５ 穴（間隙）
６ 樹脂層（プリプレグ）
７ 流動体
８ 導体パターン（金属膜）
Claims (1)
- 【請求項１】 半導体チップが直接導体パターンに接
続される多層配線基板において、上記半導体チップが、
上記多層配線基板中に形成された所要の間隙内に、該多
層配線基板にて覆われるように配置されると共に、上記
所要の間隙に放熱性の高い流動体が充填されていること
を特徴とする多層配線基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082596A JPH04315458A (ja) | 1991-04-15 | 1991-04-15 | 多層配線基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082596A JPH04315458A (ja) | 1991-04-15 | 1991-04-15 | 多層配線基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315458A true JPH04315458A (ja) | 1992-11-06 |
Family
ID=13778871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082596A Pending JPH04315458A (ja) | 1991-04-15 | 1991-04-15 | 多層配線基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04315458A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313467A (ja) * | 2000-02-21 | 2001-11-09 | Ngk Spark Plug Co Ltd | 配線基板 |
| EP1447850A2 (en) * | 2003-02-13 | 2004-08-18 | Shinko Electric Industries Co., Ltd. | Electronic parts packaging structure and method of manufacturing the same |
| JP2005328086A (ja) * | 2003-04-16 | 2005-11-24 | Oki Electric Ind Co Ltd | 半導体装置の放熱構造 |
| JP2007273654A (ja) * | 2006-03-31 | 2007-10-18 | Sumitomo Bakelite Co Ltd | フレキシブル回路基板、フレキシブル回路基板の製造方法および電子機器 |
| JP2007318047A (ja) * | 2006-05-29 | 2007-12-06 | Ibiden Co Ltd | 多層配線板及びその製造方法 |
| JP2008004688A (ja) * | 2006-06-21 | 2008-01-10 | Noda Screen:Kk | 半導体パッケージ |
| JP2008177323A (ja) * | 2007-01-18 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 部品内蔵基板の製造方法 |
| JP2009289790A (ja) * | 2008-05-27 | 2009-12-10 | Japan Radio Co Ltd | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 |
-
1991
- 1991-04-15 JP JP3082596A patent/JPH04315458A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001313467A (ja) * | 2000-02-21 | 2001-11-09 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP4685979B2 (ja) * | 2000-02-21 | 2011-05-18 | 日本特殊陶業株式会社 | 配線基板 |
| EP1447850A2 (en) * | 2003-02-13 | 2004-08-18 | Shinko Electric Industries Co., Ltd. | Electronic parts packaging structure and method of manufacturing the same |
| EP1447850A3 (en) * | 2003-02-13 | 2010-07-21 | Shinko Electric Industries Co., Ltd. | Electronic parts packaging structure and method of manufacturing the same |
| US7964950B2 (en) | 2003-02-13 | 2011-06-21 | Shinko Electric Industries Co., Ltd. | Electronic parts packaging structure and method of manufacturing the same |
| JP2005328086A (ja) * | 2003-04-16 | 2005-11-24 | Oki Electric Ind Co Ltd | 半導体装置の放熱構造 |
| JP2007273654A (ja) * | 2006-03-31 | 2007-10-18 | Sumitomo Bakelite Co Ltd | フレキシブル回路基板、フレキシブル回路基板の製造方法および電子機器 |
| JP2007318047A (ja) * | 2006-05-29 | 2007-12-06 | Ibiden Co Ltd | 多層配線板及びその製造方法 |
| JP2008004688A (ja) * | 2006-06-21 | 2008-01-10 | Noda Screen:Kk | 半導体パッケージ |
| JP2008177323A (ja) * | 2007-01-18 | 2008-07-31 | Matsushita Electric Ind Co Ltd | 部品内蔵基板の製造方法 |
| JP2009289790A (ja) * | 2008-05-27 | 2009-12-10 | Japan Radio Co Ltd | 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6262489B1 (en) | Flip chip with backside electrical contact and assembly and method therefor | |
| US7413926B2 (en) | Methods of making microelectronic packages | |
| US8222747B2 (en) | Multilayer wiring substrate mounted with electronic component and method for manufacturing the same | |
| US5367435A (en) | Electronic package structure and method of making same | |
| JP2548350B2 (ja) | テープ自動結合に使用される熱放散相互接続テープ | |
| JPH0964099A (ja) | 半導体装置及びその実装構造 | |
| US5479051A (en) | Semiconductor device having a plurality of semiconductor chips | |
| JP3070579B2 (ja) | 半導体装置の実装構造および実装方法 | |
| JPH10256429A (ja) | 半導体パッケージ | |
| JP2005005629A (ja) | 電子装置 | |
| JPH09199635A (ja) | 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ | |
| JPH04315458A (ja) | 多層配線基板およびその製造方法 | |
| JP2570468B2 (ja) | Ｌｓｉモジュールの製造方法 | |
| US20040262746A1 (en) | High-density chip scale package and method of manufacturing the same | |
| JPH0864635A (ja) | 半導体装置 | |
| JP3686047B2 (ja) | 半導体装置の製造方法 | |
| JP3938017B2 (ja) | 電子装置 | |
| JPS61137349A (ja) | 半導体装置 | |
| JP3331146B2 (ja) | Ｂｇａ型半導体装置の製造方法 | |
| JP3563170B2 (ja) | 半導体装置の製造方法 | |
| JP4175339B2 (ja) | 半導体装置の製造方法 | |
| JPH10256414A (ja) | 半導体パッケージ | |
| JPH10275878A (ja) | 半導体パッケージ | |
| JPH06177275A (ja) | 放熱性プラスチックｉｃチップキャリア | |
| JP3506788B2 (ja) | 半導体パッケージ |