KR19980056163A - 패턴 필름 및 이를 이용한 반도체 패키지 - Google Patents

Abstract

본 발명은 반도체 패키지에 관한 것으로, 특히, 패키지 공정의 단순화 및 전기적 신호의 지연 현상을 방지하기 위한 패턴 필름 및 이를 이용한 반도체 패키지에 관한 것이다. 본 발명의 패턴 필름은 반도체 칩이 부착되는 절연 기판의 양면 부분에 상기 반도체 칩의 본딩 패드 상에 형성된 범프와 전기적으로 접속되는 금속배선들이 형성되어 있으며, 상기 반도체 칩이 부착되지 않는 절연 기판의 단부에는 외부와의 전기적 연결 경로인 리드를 형성하기 위하여 구리가 플래팅되어 있고, 상기 반도체 칩의 본딩 패드 상에 형성된 범프와 접속되는 금속 배선들을 전기적으로 절연시키기 위하여 요철 형태를 갖으며, 상기 절연 기판 하부에 플래팅된 소정 금속의 하면에는 상기 소정 금속이 플래팅된 부분과 인쇄회로 기판을 접속시키기 위하여 주석이 플래팅되어 있는 것을 특징으로 한다.

Description

패턴 필름 및 이를 이용한 반도체 패키지

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 패턴 필름을 이용하여 패키지 공정의 단순화 및 소형화를 달성할 수 있는 패턴 필름 및 이를 이용한 반도체 패키지에 관한 것이다.

일반적으로, 집적회로가 형성된 다수개의 반도체 칩을 포함하는 웨이퍼는 조립공정으로 보내져서 칩절단, 칩부착, 와이오 본딩, 몰딩 및 트림/포밍 등의 공정을 거쳐 패키지화 된다.

그러나, 통상의 방법으로 형성되는 반도체 패키지는 하나의 반도체 칩만을 내장하기 때문에 그의 용량을 확장시키는데 한계가 있으며, 두개 이상의 칩을 내장하기 위해서는 리드 프레임의 패들을 크게해야 하기 때문에 반도체 패키지의 크기가 증가되는 문제점이 있다.

따라서, 이러한 문제점을 해결하기 위한 종래의 또 다른 방법으로써, 도 1 및 도 2에 도시된 바와 같은 COCB(Chip On Chip Board grid array) 반도체 패키지가 이용되고 있다.

도 1은 소정의 전기적 패턴이 형성된 패턴 필름을 이용한 COCB 반도체 패키지를 설명하기 위한 단면도로써, 패턴 필름(1)의 상·하부면에 제1반도체 칩(2) 및 제2반도체 칩(3)을 부착하고, 상기 패턴 필름(1)을 솔더 볼(4)을 이용하여 리드 프레임의 인너 리드(5)와 접속한 후, 상기 패턴 필름(1) 및 그의 상·하에 부착된 제1 및 제2반도체 칩(2,3)과 상기 리드 프레임의 인너 리드(5)를 포함하는 일정 면적을 몰딩 컴파운드로 밀봉하여 패키지 몸체(6)를 형성한다.

도 2는 솔더 볼 대신에 와이어 본딩을 이용한 COCB 반도체 패키지를 설명하기 위한 단면도로써, 도 1에서와 마찬가지로 패턴 필름(1)의 상·하부면에 제1반도체 칩(2) 및 제2반도체 칩(3)을 부착한 후, 상기 패턴 필름(1)을 리드 프레임의 인너 리드(5)와 금속 와이어(7)를 이용하여 본딩한다. 그리고 나서, 상기 패턴 필름(1) 및 그의 상·하에 부착된 제1 및 제2반도체 칩(2,3)과 상기 리드 프레임의 인너 리드(5)를 포함하는 일정 면적을 몰딩 컴파운드로 밀봉하여 패키지 몸체(6)를 형성한다.

그러나, 상기와 같은 종래 기술은, 패키지의 전체적인 두께가 두껍고, 패키지 공정이 복잡하며, 본딩 공정시 이종 재료 사이의 임피던스(Impedance) 차이에 의해 전기적 신호의 지연 현상이 발생되는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 패턴 필름 및 그와 동일한 재료로 반도체 칩의 외부와의 전기적 연결 경로인 리드를 동시에 제조함으로써, 패키지 공정의 단순화 및 이종 재료 사이의 임피던스에 차이에 의한 전기적 신호의 지연 현상을 감소시킬 수 있는 패턴 필름 및 이를 이용한 반도체 패키지를 제공하는 것을 목적으로 한다.

도 1은 종래 기술에 따른 솔더 볼을 이용한 COCB 반도체 패키지를 설명하기 위한 공정 단면도.

도 2는 종래 기술에 따른 금속 와이어를 이용한 COCB 반도체 패키지를 설명하기 위한 공정 단면도.

도 3A 및 도 3B는 본 발명에 따른 패턴 필름의 제조 방법을 설명하기 위한 평면도.

도 4는 상기 도 3B를 A-A'로 짜른 단면도.

도 5A 및 도 5B는 본 발명에 따른 반도체 패키지를 설명하기 위한 공정 단면도.

도 6는 본 발명의 다른 실시예를 설명하기 위한 단면도.

*도면의 주요부분에 대한 부호의 설명*

11:절연 기판12:금속 패턴

13,24:리드14:주석

21:패턴 필름22,32:제1반도체

23,33:제2반도체25:인쇄회로 기판

30:반도체 패키지31:제1패턴 필름

34:제2패턴 필름35:제3반도체 칩

36:제4반도체 칩

상기와 같은 목적은, 반도체 칩이 부착되는 절연 기판의 양면 부분에 상기 반도체 칩의 본딩 패드 상에 형성된 범프와 전기적으로 접속되는 금속 배선들이 형성되어 있으며, 상기 반도체 칩이 부착되지 않는 절연 기판의 단부에는 외부와의 전기적 연결 경로인 리드를 형성하기 위하여 구리가 플래팅되어 있고, 상기 반도체 칩의 본딩 패드 상에 형성된 범프와 접속되는 금속 배선들을 전기적으로 절연시키기 위하여 요철 형태를 갖으며, 상기 절연 기판 하부에 플래팅된 소정 금속의 하면에는 상기 소정 금속이 플래팅된 부분과 인쇄회로 기판을 접속시키기 위하여 주석이 플래팅되어 있는 것을 특징으로 하는 본 발명에 따른 패턴 필름에 의하여 달성된다.

또한, 상기와 같은 목적은, 반도체 칩이 부착되는 절연 기판의 양면 부분에는 금속 배선이 형성되고 그외의 부분에는 구리가 플래팅된 요철 형태의 단부를 갖는 패턴 필름의 상·하부면에 제1 및 제2반도체 칩을 부착하는 단계; 상기 제1 및 제2반도체 칩이 부착되지 않은 패턴 필름의 요철 형태의 단부를 외부와의 전기적 전달 경로를 형성하기 위하여 리드의 형태로 포밍하는 단계; 및 상기 리드를 인쇄회로 기판에 접속하는 단계를 포함하는 것을 특징으로 하는 본 발명에 따른 반도체 패키지에 의하여 달성된다.

본 발명에 따르면, 절연 기판에 금속 배선 및 반도체 칩의 외부와의 전기적 연결 경로인 리드를 함께 제작함으로써, 패키지 공정을 단순화시킬 수 있다.

[실시예]

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 3A 및 도 3B는 본 발명에 따른 패턴 필름의 제조 방법을 설명하기 위한 도면으로, 도 3A를 참조하면, 반도체 칩의 크기보다 더 큰 열가소성 수지로 이루어진 절연 기판 상·하부면에 금속을 도포 및 패터닝하여 반도체 칩이 부착되는 부분에 일정 간격의 금속 배선을 갖는 금속 패턴(12)을 형성한다. 또한, 반도체 칩이 부착되지 않는 절연 기판 부분에는 상기 금속 배선들과 접속하여 반도체 칩과 외부 사이의 전기적 신호 전달 경로가 되는 리드를 형성하기 위하여 구리가 플래팅(plating)된다. 이어서, 상기 절연 기판(11) 하부면의 구리가 플래팅된 부분의 하부에 후속의 패키지 형성 공정에서의 범핑 공정을 위해 주석(도시안됨)을 플래팅한다.

도 3B를 참조하면, 상기 구리가 플래팅된 절연 기판(11) 부분은 상기 금속 배선들 사이의 전기적 절연을 위해 요철 형태로 식각된다.

도 4는 상기 도 3B를 A-A'로 짜른 단면도로써, 절연 기판(11)의 상·하부면에 반도체 칩 크기의 다수개의 금속 배선을 갖는 금속 패턴(12)이 형성되고, 금속 배선과 접속되는 리드(13)를 형성하기 위하여 반도체 칩이 부착되지 않는 상기 절연 기판 부분에 구리가 플래팅된다. 또한, 절연 기판(11)의 하부에 구리가 플래팅된 리드(13) 부분의 하부에는 후속 공정에서 상기 리드와 기판을 접속시키기 위하여 주석(14)을 플래팅한다.

도 5A 및 도 5B는 본 발명에 따른 반도체 패키지를 설명하기 위한 단면도로써, 도 5A를 참조하면, 금속 배선들이 형성된 패턴 필름(21)의 상·하부면에 범핑 공정을 통해 제1 및 제2반도체 칩(22,23)을 부착한다.

도 5B를 참조하면, 상기 공정에서, 제1 및 제2반도체 칩(22,23)에 부착되지 않은 패턴 필름(21)의 가장자리 부분, 즉, 구리가 플래팅된 부분을 열 및 힘을 가하여 상기 제1 및 제2반도체 칩(22,23)의 외부와의 전기적 연결 경로인 리드(24)를 형성한 후, 솔더 볼을 이용하여 주석이 도금된 리드(24) 부분과 인쇄회로 기판(25)의 전극 부분을 접속하여 반도체 패키지(30)를 형성한다.

상기에서, 패턴 필름의 절연 기판은 열가소성 수지로 형성되기 때문에 리드의 형태를 갖기 위한 포밍 공정과 솔더링 공정을 동시에 구현할 수 있으며, 또한, 상기 공정후에 반도체 칩의 동작시 발생되는 열을 외부로 방출하기 위하여 제1반도체 칩의 후면에 방열판(도시되지 않음)을 부착할 수도 있다.

도 6는 본 발명의 다른 실시예를 설명하기 위한 도면으로써, 상기 도 5B와 같이 리드를 포함하는 제1패턴 필름(31)을 제조한 후, 상기 제1패턴 필름(31)의 상·하부면에 제1 및 제2반도체 칩(32,33)을 부착하여 제1반도체 패키지를 제조하고, 동일한 방법으로 리드를 포함하는 제2패턴 필름(34)의 상·하부면에 제3 및 제4반도체 칩(35,36)을 부착한 후, 상기 제1 및 제2반도체 패키지의 리드부분들을 접속하여 스택형 반도체 패키지(40)를 제조한다.

이상에서와 같이, 본 발명의 패턴 필름 및 이를 이용한 반도체 패키지는 금속 패턴 형성시 리드의 형태를 함께 제작함으로써, 패키지 공정의 단순화 및 이종 재료 사이의 임피던스에 의한 전기적 신호의 지연 현상을 감소시킬 수 있다.

한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (4)

1. 반도체 칩이 부착되는 절연 기판의 양면 부분에 상기 반도체 칩의 본딩 패드상에 형성된 범프와 전기적으로 접속되는 금속 배선들이 형성되어 있으며, 상기 반도체 칩이 부착되지 않는 절연 기판의 단부에는 외부와의 전기적 연결 경로인 리드를 형성하기 위하여 구리가 플래팅되어 있고, 상기 반도체 칩의 본딩 패드 상에 형성된 범프와 접속되는 금속 배선들을 전기적으로 절연시키기 위하여 요철 형태를 갖으며, 상기 절연 기판 하부에 플래팅된 소정 금속의 하면에는 상기 소정 금속이 플래팅된 부분과 인쇄회로 기판을 접속시키기 위하여 주석이 플래팅되어 있는 것을 특징으로 하는 패턴 필름.
2. 제1항에 있어서, 상기 절연 기판은 열가소성 수지인 것을 특징으로 하는 패턴 필름.
3. 반도체 칩이 부착되는 절연 기판의 양면 부분에는 금속 배선이 형성되고 그외의 부분에는 구리가 플래팅된 요철 형태의 단부를 갖는 패턴 필름의 상·하부면에 제1 및 제2반도체 칩을 부착하는 단계; 상기 제1 및 제2반도체 칩이 부착되지 않은 패턴 필름의 요철 형태의 단부를 외부와의 전기적 전달 경로를 형성하기 위하여 리드의 형태로 포밍하는 단계; 및 상기 리드를 인쇄회로 기판에 접속하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지.
4. 제1항에 있어서, 상기 절연 기판은 열가소성 수지인 것을 특징으로 하는 반도체 패키지.