KR100807235B1 - 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지 - Google Patents

패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지 Download PDF

Info

Publication number
KR100807235B1
KR100807235B1 KR1020060112074A KR20060112074A KR100807235B1 KR 100807235 B1 KR100807235 B1 KR 100807235B1 KR 1020060112074 A KR1020060112074 A KR 1020060112074A KR 20060112074 A KR20060112074 A KR 20060112074A KR 100807235 B1 KR100807235 B1 KR 100807235B1
Authority
KR
South Korea
Prior art keywords
film
pattern
patterns
array
pattern array
Prior art date
Application number
KR1020060112074A
Other languages
English (en)
Inventor
박지용
이시훈
이상희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060112074A priority Critical patent/KR100807235B1/ko
Priority to JP2007290946A priority patent/JP2008124470A/ja
Priority to CNA2007101696528A priority patent/CN101184360A/zh
Priority to US11/940,131 priority patent/US20080111254A1/en
Priority to TW096143015A priority patent/TW200835422A/zh
Application granted granted Critical
Publication of KR100807235B1 publication Critical patent/KR100807235B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0287—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681—Mesh conductors, e.g. as a ground plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0108—Male die used for patterning, punching or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4084—Through-connections; Vertical interconnect access [VIA] connections by deforming at least one of the conductive layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Abstract

패턴 필름은 제 1 패턴 어레이(pattern array)가 내장된 제 1 필름, 및 상기 제 1 필름 상에 배치되고 상기 제 1 패턴 어레이와 부분적으로 중첩되는 제 2 패턴 어레이가 내장된 제 2 필름을 포함한다. 따라서, 제 1 및 제 2 패턴 어레이들을 간단한 압착 방식을 통해서 서로 전기적으로 연결시킬 수가 있게 됨으로써, 패턴 필름의 제조 시간 및 비용이 대폭 감축된다. 따라서, 이러한 패턴 필름을 갖는 인쇄회로기판 및 반도체 패키지의 단가도 낮출 수가 있게 된다.

Description

패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는 인쇄회로기판 및 반도체 패키지{PATTERN FILM, METHOD OF MANUFACTURING THE PATTERN FILM, AND PRINTED CIRCUIT BOARD AND SEMICONDUCTOR PACKAGE HAVING THE PATTERN FILM}
도 1은 본 발명의 제 1 실시예에 따른 패턴 필름을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 3 내지 도 9는 도 1의 패턴 필름을 제조하는 방법을 순차적으로 나타낸 평면도 및 단면도들이다.
도 10은 본 발명의 제 2 실시예에 따른 패턴 필름을 나타낸 평면도이다.
도 11은 본 발명의 제 3 실시예에 따른 패턴 필름을 나타낸 평면도이다.
도 12는 본 발명의 제 4 실시예에 따른 패턴 필름을 나타낸 평면도이다.
도 13은 본 발명의 제 5 실시예에 따른 패턴 필름을 나타낸 평면도이다.
도 14는 본 발명의 제 6 실시예에 따른 패턴 필름을 나타낸 평면도이다.
도 15는 본 발명의 제 7 실시예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 16은 본 발명의 제 8 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 1 필름 112 : 제 1 패턴
120 : 제 2 필름 122 : 제 2 필름
본 발명은 패턴 필름, 그의 제조 방법, 패턴 필름을 갖는 인쇄회로기판 및 반도체 패키지에 관한 것으로서, 보다 구체적으로는 도전성 패턴이 내장된 패턴 필름, 이러한 패턴 필름을 제조하는 방법, 이러한 패턴 필름을 갖는 인쇄회로기판 및 반도체 패키지에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 마더 보드에 실장하기 위해서, 반도체 기판에 대해서 패키징 공정을 수행한다.
구체적으로, 반도체 칩을 인쇄회로기판 상에 실장한다. 반도체 칩과 인쇄회로기판을 도전성 범프나 도전성 와이어를 이용해서 전기적으로 연결한다. 인쇄회로기판에 솔더 볼과 같은 외부접속단자를 실장한다. 따라서, 인쇄회로기판은 반도체 칩과 솔더 볼을 전기적으로 연결시키기 위한 도전성 패턴을 갖는다.
도전성 패턴을 갖는 인쇄회로기판의 예들이 일본공개특허공보 제1995-312468호, 제1998-190164호, 제2004-22984호 등에 개시되어 있다.
도전성 패턴을 갖는 인쇄회로기판을 제조하기 위한 종래 방법에 따르면, 기판 상에 얇은 구리막을 형성한다. 구리막 상에 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 사용하여 구리막을 식각함으로써, 구리막 패턴을 형성한다. 그런 다음, 포토레지스트 패턴을 제거한다. 이어서, 구리막 패턴이 노출 되도록 솔더 레지스트막을 기판 상에 형성한다.
상기와 같은 종래의 인쇄회로기판 제조 방법은 여러 가지 공정들을 포함하기 때문에, 인쇄회로기판의 제조 비용이 매우 높다는 문제가 있다. 특히, 구리막을 형성하기 위한 도금 공정과 구리막 패턴을 형성하기 위한 포토리소그래피 공정은 시간이 많이 소요되고 또한 비용도 상당히 높다.
본 발명은 간단한 공정을 통해서 원하는 패턴을 획득할 수 있는 구조를 갖는 패턴 필름을 제공한다.
또한, 본 발명은 상기와 같은 패턴 필름을 제조하는 방법을 제공한다.
아울러, 본 발명은 상기된 패턴 필름을 갖는 인쇄회로기판을 제공한다.
또한, 본 발명은 상기된 패턴 필름을 갖는 반도체 패키지를 제공한다.
본 발명의 일 견지에 따른 패턴 필름은 제 1 패턴 어레이(pattern array)가 내장된 제 1 필름, 및 상기 제 1 필름 상에 배치되고 상기 제 1 패턴 어레이와 부분적으로 중첩되는 제 2 패턴 어레이가 내장된 제 2 필름을 포함한다.
본 발명의 일 실시예에 따르면, 상기 제 1 패턴 어레이는 제 1 간격으로 배열된 제 1 패턴들을 포함하고, 상기 제 2 패턴 어레이는 제 2 간격으로 배열된 제 2 패턴들을 포함하며, 상기 제 2 패턴들 각각은 상기 이웃하는 4개의 제 1 패턴들과 부분적으로 중첩할 수 있다. 또한, 상기 제 1 패턴들은 상기 제 1 간격을 두고 종횡 방향으로 배열되고, 상기 제 2 패턴들은 상기 제 2 간격을 두고 종횡 방향으 로 배열될 수 있다. 아울러, 상기 제 1 패턴들과 상기 제 2 패턴들은 동일한 형상을 가질 수 있다. 반면에, 상기 제 1 패턴들과 상기 제 2 패턴들은 서로 다른 형상을 가질 수도 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 및 제 2 필름들은 열가소성 필름을 포함할 수 있다.
본 발명의 다른 견지에 따른 패턴 필름의 제조 방법에 따르면, 제 1 패턴 어레이가 내장된 제 1 필름, 및 제 2 패턴 어레이가 내장된 제 2 필름을 준비한다. 상기 제 2 패턴 어레이가 상기 제 1 패턴 어레이에 부분적으로 중첩되도록, 상기 제 2 필름을 상기 제 1 필름 상에 부착한다. 그런 다음, 상기 제 2 필름을 선택적으로 압착하여 상기 제 1 패턴 어레이와 상기 제 2 패턴 어레이 중의 원하는 부분들만을 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 상기 제 2 필름을 선택적으로 압착하는 단계는 원하는 패턴 형상과 대응하는 형상을 갖는 패턴 툴(pattern tool)로 상기 제 2 필름을 압착하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 전기적으로 연결된 제 1 패턴 어레이와 제 2 패턴 어레이를 열경화(thermally curing)시키는 단계를 더 포함할 수 있다.
본 발명의 또 다른 견지에 따른 인쇄회로기판은 기판, 상기 기판 상에 부착되고 제 1 패턴 어레이(pattern array)가 내장된 제 1 필름 및 상기 제 1 필름 상에 부착되고 상기 제 1 패턴 어레이와 부분적으로 연결된 제 2 패턴 어레이가 내장 된 제 2 필름을 갖는 패턴 필름, 및 상기 전기적으로 연결된 제 1 및 제 2 패턴 어레이들이 노출되도록 상기 패턴 필름 상에 형성된 절연막 패턴을 포함한다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 반도체 칩, 제 1 패턴 어레이(pattern array)가 내장된 제 1 필름 및 상기 제 1 필름 상에 부착되고 상기 제 1 패턴 어레이와 부분적으로 연결되며 상기 반도체 칩과 전기적으로 연결된 제 2 패턴 어레이가 내장된 제 2 필름을 갖는 패턴 필름, 상기 제 1 패턴 어레이와 전기적으로 연결된 기판, 및 상기 기판에 형성된 외부접속단자들을 포함한다.
상기된 본 발명에 따르면, 제 1 및 제 2 패턴 어레이들이 간단한 압착 방식을 통해서 서로 전기적으로 연결됨으로써, 패턴 필름의 제조 시간 및 비용이 대폭 감축된다. 따라서, 이러한 패턴 필름을 갖는 인쇄회로기판 및 반도체 패키지의 단가도 낮출 수가 있게 된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 패턴 필름을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 패턴 필름(100)은 제 1 필름(110) 및 제 2 필름(120)을 포함한다.
제 1 필름(110)은 절연성 재질이다. 또한, 제 1 필름(110)은 압착 및 열에 의해 변형될 수 있는 열가소성 필름이다. 제 1 패턴 어레이가 제 1 필름(110)에 내장된다. 제 1 패턴 어레이는 종횡 방향을 따라 배열된 제 1 패턴(112)들을 포함한다.
구체적으로, 제 1 패턴(112)들은 종횡 방향을 따라 제 1 간격을 두고 배열된다. 즉, 제 1 패턴(112)들은 전기적으로 절연되어 있다. 본 실시예에서는, 제 1 패턴(112)들의 종횡 간격들은 실질적으로 동일하다. 또는, 제 1 패턴(112)들의 종횡 간격들은 서로 다를 수도 있다. 또한, 본 실시예에서, 제 1 패턴(112)들의 형상은 직사각형이다. 또는, 제 1 패턴(112)들은 직사각형 이외에도 삼각형이나 오각형과 같은 다각형일 수도 있다.
제 2 필름(120)은 제 1 필름(110) 상에 부착된다. 제 2 필름(120)도 제 1 필름(110)과 마찬가지로 절연성이면서 압착 및 열에 의해 변형될 수 있는 열가소성 필름이다. 제 2 패턴 어레이가 제 2 필름(120)에 내장된다. 특히, 제 2 패턴 어레이는 제 1 패턴 어레이 상에 부분적으로 중첩된다.
구체적으로, 제 2 패턴 어레이는 종횡 방향을 따라 배열된 제 2 패턴(122)들을 포함한다. 제 2 패턴(122)들은 종횡 방향을 따라 제 2 간격을 두고 배열된다. 즉, 제 2 패턴(122)들도 전기적으로 절연되어 있다. 본 실시예에서는, 제 1 간격과 제 2 간격은 실질적으로 동일하다. 따라서, 제 2 패턴(122)들의 종횡 간격들은 실질적으로 동일하다. 또는, 제 1 패턴(112)들과 마찬가지로, 제 2 패턴(122)의 종횡 간격들은 서로 다를 수도 있다. 또한, 본 실시예에서, 제 2 패턴(122)들의 형상은 제 1 패턴(112)의 형상 및 크기와 동일한 직사각형이다. 또는, 제 2 패턴(122)들도 직사각형 이외에 삼각형이나 오각형과 같은 다각형일 수도 있다.
전술된 바와 같이, 제 2 패턴 어레이가 제 1 패턴 어레이 상에 부분적으로 중첩되므로, 제 2 패턴(122)들 각각은 이웃하는 4개의 제 1 패턴(112)들과 중첩된다. 즉, 제 2 패턴(122)들 각각은 4개의 제 1 패턴(112)들 사이의 중앙부에 위치한다. 본 실시예에서, 제 1 및 제 2 패턴(112, 122)들이 직사각형이므로, 제 2 패턴(122)의 네 모서리들 각각이 이웃하는 4개의 제 1 패턴(112)들 각각의 모서리와 부분적으로 중첩된다. 따라서, 서로 중첩된 제 1 및 제 2 패턴(112, 122)들을 간단한 압착 방식을 통해서 선택적으로 연결시키면, 서로 분리되어 있던 제 1 패턴(112)들이 제 2 패턴(122)을 매개로 서로 전기적으로 연결된다. 결과적으로, 전기적으로 연결된 제 1 및 제 2 패턴(112, 122)들이 원하는 패턴을 형성하게 된다.
도 3 내지 도 9는 도 1의 패턴 필름을 제조하는 방법을 순차적으로 나타낸 평면도 및 단면도들이다.
도 3을 참조하면, 제 1 패턴 어레이가 내장된 제 1 필름(110)을 준비한다. 제 1 패턴 어레이는 종횡 방향을 따라 제 1 간격을 두고 배열된 직사각형의 제 1 패턴(112)들을 포함한다.
도 4를 참조하면, 제 2 패턴 어레이가 내장된 제 2 필름(120)을 준비한다. 제 2 패턴 어레이는 종횡 방향을 따라 제 2 간격을 두고 배열된 직사각형의 제 2 패턴(122)들을 포함한다. 여기서, 제 1 및 제 2 패턴(112, 122)들의 크기와 형상은 동일하다.
도 5를 참조하면, 제 2 필름(120)을 제 1 필름(110) 상에 부착한다. 특히, 제 2 패턴 어레이가 제 1 패턴 어레이에 부분적으로 중첩되도록 제 2 필름(120)을 제 1 필름(110) 상에 부착한다. 따라서, 제 2 패턴(122)들 각각은 이웃하는 4개의 제 1 패턴(112)들 사이의 중앙부에 위치하게 되어, 제 2 패턴(122)들 각각의 네 모서리들이 이웃하는 4개의 제 1 패턴(112)들 각각의 모서리들과 부분적으로 중첩된다. 제 1 패턴(112)들과 제 2 패턴(122)들이 부분적으로 중첩되어 있지만, 제 1 패턴(112)들과 제 2 패턴(122)들 사이에는 절연성 제 1 및 제 2 필름(110, 120)들이 개재되어 있다. 따라서, 중첩된 제 1 패턴(112)들과 제 2 패턴(122)들은 전기적으로 연결되어 있지는 않은 도 1의 패턴 필름(100)이 완성된다. 패턴 필름(100)에 원하는 패턴을 형성하기 위해서, 다음과 같은 공정들을 패턴 필름(100)에 대해서 수행한다.
도 6을 참조하면, 원하는 패턴의 형상과 대응하는 형상을 갖는 패턴 툴(130:pattern tool)로 제 2 필름(120)을 압착한다.
도 7을 참조하면, 패턴 툴(130)로 압착된 제 2 패턴(122)은 제 1 및 제 2 필름(110, 120)을 변형시키면서 이웃하는 제 1 패턴(112)들과 전기적으로 연결된다. 반면에, 패턴 툴(130)로 압착되지 않은 제 1 및 제 2 패턴(112, 122)들은 전기적으 로 분리되어 있는 상태이다. 예를 들어서, 도 8에 도시된 바와 같이, 패턴 툴(130)로 압착된 제 2 패턴(122)은 이웃하는 하나의 제 1 패턴(112)과 연결될 수도 있다. 또는, 압착된 제 2 패턴(122)은 이웃하는 2개 내지 4개의 제 1 패턴(112)들과 연결될 수도 있다. 제 1 및 제 2 패턴(112, 122)들 간의 연결 개수는 패턴 툴(130)의 형상에 따라 달라지게 된다. 따라서, 원하는 패턴의 형상 변경시에는, 이에 대응하는 형상을 갖는 다른 패턴 툴을 사용하여 패턴 필름(100)에 변경된 패턴을 간단한 압착 방식으로 형성할 수가 있게 된다.
부가적으로, 도 9를 참조하면, 전기적으로 연결된 제 1 및 제 2 패턴(112, 122)들이 외부 충격으로 분리되는 것을 방지하기 위해서, 전기적으로 연결된 제 1 및 제 2 패턴(112, 122)들을 열경화(thermally curing)시킨다.
실시예 2
도 10은 본 발명의 제 2 실시예에 따른 패턴 필름을 나타낸 평면도이다.
본 실시예에 따른 패턴 필름(100a)은 제 1 및 제 2 패턴들의 형상을 제외하고는 실시예 1의 패턴 필름(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 10을 참조하면, 본 실시예에 따른 패턴 필름(100a)의 제 1 및 제 2 패턴(112a, 122a)의 형상은 원형이다. 따라서, 원형의 제 2 패턴(122a)들 각각이 이웃하는 4개의 원형의 제 1 패턴(112a)들과 부분적으로 중첩된다.
실시예 3
도 11은 본 발명의 제 3 실시예에 따른 패턴 필름을 나타낸 평면도이다.
본 실시예에 따른 패턴 필름(100b)은 제 1 및 제 2 패턴들의 형상을 제외하고는 실시예 1의 패턴 필름(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 11을 참조하면, 본 실시예에 따른 패턴 필름(100b)의 제 1 및 제 2 패턴(112b, 122b)의 형상은 타원형이다. 따라서, 타원형의 제 2 패턴(122b)들 각각이 이웃하는 4개의 타원형의 제 1 패턴(112b)들과 부분적으로 중첩된다.
실시예 4
도 12는 본 발명의 제 4 실시예에 따른 패턴 필름을 나타낸 평면도이다.
본 실시예에 따른 패턴 필름(100c)은 제 1 및 제 2 패턴들의 형상을 제외하고는 실시예 1의 패턴 필름(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 12를 참조하면, 본 실시예에 따른 패턴 필름(100c)의 제 1 패턴(112c)은 직사각형이고, 제 2 패턴(122c)의 형상은 원형이다. 따라서, 원형의 제 2 패턴(122c)들 각각이 이웃하는 4개의 직사각형의 제 1 패턴(112c)들과 부분적으로 중 첩된다. 반대로, 제 1 패턴(112c)이 원형이고, 제 2 패턴(122c)이 직사각형일 수도 있다.
실시예 5
도 13은 본 발명의 제 5 실시예에 따른 패턴 필름을 나타낸 평면도이다.
본 실시예에 따른 패턴 필름(100d)은 제 1 및 제 2 패턴들의 형상을 제외하고는 실시예 1의 패턴 필름(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 13을 참조하면, 본 실시예에 따른 패턴 필름(100d)의 제 1 패턴(112d)은 직사각형이고, 제 2 패턴(122d)의 형상은 타원형이다. 따라서, 타원형의 제 2 패턴(122d)들 각각이 이웃하는 4개의 직사각형의 제 1 패턴(112d)들과 부분적으로 중첩된다. 반대로, 제 1 패턴(112d)이 타원형이고, 제 2 패턴(122d)이 직사각형일 수도 있다.
실시예 6
도 14는 본 발명의 제 6 실시예에 따른 패턴 필름을 나타낸 평면도이다.
본 실시예에 따른 패턴 필름(100e)은 제 1 및 제 2 패턴들의 형상을 제외하고는 실시예 1의 패턴 필름(100)과 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소 들에 대한 반복 설명은 생략한다.
도 14를 참조하면, 본 실시예에 따른 패턴 필름(100e)의 제 1 패턴(112e)은 원형이고, 제 2 패턴(122e)의 형상은 타원형이다. 따라서, 원형의 제 2 패턴(122e)들 각각이 이웃하는 4개의 타원형의 제 1 패턴(112e)들과 부분적으로 중첩된다. 반대로, 제 1 패턴(112e)이 타원형이고, 제 2 패턴(122e)이 원형일 수도 있다.
실시예 7
도 15는 본 발명의 제 7 실시예에 따른 인쇄회로기판을 나타낸 단면도이다.
도 15를 참조하면, 본 실시예에 따른 인쇄회로기판(200)은 기판(210), 패턴 필름(100) 및 절연막 패턴(220)을 포함한다. 여기서, 패턴 필름(100)은 실시예 1에서 상세히 설명하였으므로, 여기에서는 반복하여 설명하지 않는다. 한편, 실시예 2 내지 6에 따른 패턴 필름들이 본 실시예에 따른 인쇄회로기판(200)에 적용될 수도 있다.
패턴 필름(100)이 기판(210) 상에 부착된다. 구체적으로, 패턴 필름(100)의 제 1 필름(110)이 기판(210) 상에 부착된다. 절연막 패턴(220)은 패턴 필름(100)의 제 2 필름(120) 상에 형성된다. 특히, 제 1 필름(110)에 내장된 제 1 패턴(112)과 전기적으로 연결된 제 2 필름(120)의 제 2 패턴(122)이 절연막 패턴(220)을 통해서 노출된다.
실시예 8
도 16은 본 발명의 제 8 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(300)는 반도체 칩(310), 패턴 필름(100), 기판(320), 도전성 와이어(330), 도전부재(340) 및 외부접속단자(350)를 포함한다.
패턴 필름(100)은 반도체 칩(310)과 기판(320) 사이에 개재된다. 여기서, 패턴 필름(100)은 실시예 1에서 상세히 설명하였으므로, 여기에서는 반복하여 설명하지 않는다. 한편, 실시예 2 내지 6에 따른 패턴 필름들이 본 실시예에 따른 반도체 패키지(300)에 적용될 수도 있다.
반도체 칩(310)의 패드(312)와 패턴 필름(100)의 제 2 패턴(122)이 도전성 와이어(330)를 매개로 서로 전기적으로 연결된다. 여기서, 제 2 패턴(122)은 제 1 패턴(112)과 전기적으로 연결되어 있다. 다른 방안으로서, 도전성 범프를 이용해서 반도체 칩(310)의 패드(312)와 제 2 패턴(122)을 전기적으로 연결시킬 수도 있다.
비아 홀이 기판(320)에 관통 형성된다. 비아 홀은 도전부재(340)로 매립된다. 도전부재(340)의 상단은 제 1 패턴(112)과 전기적으로 연결되어 있고, 하단은 기판(320)을 통해서 노출되어 있다.
외부접속단자(350)들이 도전부재(340)의 노출된 하단에 실장된다. 외부접속단자(350)의 예로서 솔더 볼을 들 수 있다.
따라서, 반도체 칩(310)의 패드(312)는 도전성 와이어(330), 제 2 패턴(122), 제 1 패턴(112) 및 도전부재(340)를 통해서 외부접속단자(350)와 전기적으로 연결된다.
한편, 본 실시예의 반도체 패키지와 다른 구조를 갖는 반도체 패키지에 본 발명에 따른 패턴 필름이 적용될 수 있음은 당업자에게는 자명한 사실일 것이다.
상술한 바와 같이 본 발명에 의하면, 제 1 및 제 2 패턴들의 원하는 부분들만을 간단한 압착 방식을 통해서 전기적으로 연결시킬 수가 있게 되므로, 원하는 패턴 형상을 저렴한 비용과 짧은 시간 내에 형성할 수가 있게 된다. 결과적으로, 인쇄회로기판과 반도체 패키지의 제조 비용과 시간을 대폭 줄일 수가 있게 된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 제 1 패턴 어레이(pattern array)가 내장된 제 1 필름; 및
    상기 제 1 필름 상에 배치되고, 상기 제 1 패턴 어레이와 부분적으로 중첩되는 제 2 패턴 어레이가 내장된 제 2 필름을 포함하고,
    상기 제 1 패턴 어레이는 제 1 간격으로 배열된 제 1 패턴들을 포함하고, 상기 제 2 패턴 어레이는 제 2 간격으로 배열된 제 2 패턴들을 포함하며, 상기 제 2 패턴들 각각은 상기 이웃하는 4개의 제 1 패턴들과 부분적으로 중첩하는 것을 특징으로 하는 패턴 필름.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제 1 패턴들은 상기 제 1 간격을 두고 종횡 방향으로 배열되고, 상기 제 2 패턴들은 상기 제 2 간격을 두고 종횡 방향으로 배열된 것을 특징으로 하는 패턴 필름.
  4. 제 1 항에 있어서, 상기 제 1 간격과 상기 제 2 간격은 동일한 것을 특징으로 하는 패턴 필름.
  5. 제 1 항에 있어서, 상기 제 1 패턴들과 상기 제 2 패턴들은 동일한 형상을 갖는 것을 특징으로 하는 패턴 필름.
  6. 제 5 항에 있어서, 상기 제 1 패턴들과 상기 제 2 패턴들은 다각형, 원형 또는 타원형인 것을 특징으로 하는 패턴 필름.
  7. 제 1 항에 있어서, 상기 제 1 패턴들과 상기 제 2 패턴들은 서로 다른 형상을 갖는 것을 특징으로 하는 패턴 필름.
  8. 제 7 항에 있어서, 상기 제 1 패턴들은 다각형이고, 상기 제 2 패턴들은 원형 또는 타원형인 것을 특징으로 하는 패턴 필름.
  9. 제 7 항에 있어서, 상기 제 1 패턴들은 원각형이고, 상기 제 2 패턴들은 타원형인 것을 특징으로 하는 패턴 필름.
  10. 제 1 항에 있어서, 상기 제 1 및 제 2 필름들은 열가소성 필름을 포함하는 것을 특징으로 하는 패턴 필름.
  11. 종횡 방향을 따라 배열된 제 1 패턴들이 내장된 제 1 필름; 및
    상기 제 1 필름 상에 배치되고, 상기 제 1 패턴들 간의 간격과 동일한 간격으로 종횡 방향을 따라 배열된 제 2 패턴들이 내장되며, 상기 제 2 패턴들 각각은 상기 이웃하는 4개의 제 1 패턴들과 부분적으로 중첩된 제 2 필름을 포함하는 패턴 필름.
  12. 제 11 항에 있어서, 상기 제 1 패턴들과 상기 제 2 패턴들은 직사각형인 것을 특징으로 하는 패턴 필름.
  13. 제 11 항에 있어서, 상기 제 1 및 제 2 필름들은 열가소성 필름을 포함하는 것을 특징으로 하는 패턴 필름.
  14. 제 1 패턴 어레이가 내장된 제 1 필름, 및 제 2 패턴 어레이가 내장된 제 2 필름을 준비하는 단계;
    상기 제 2 패턴 어레이가 상기 제 1 패턴 어레이에 부분적으로 중첩되도록 상기 제 2 필름을 상기 제 1 필름 상에 부착하는 단계; 및
    상기 제 2 필름을 선택적으로 압착하여, 상기 제 1 패턴 어레이와 상기 제 2 패턴 어레이 중의 원하는 부분들만을 전기적으로 연결시키는 단계를 포함하는 패턴 필름의 제조 방법.
  15. 제 14 항에 있어서, 상기 제 2 필름을 선택적으로 압착하는 단계는 원하는 패턴 형상과 대응하는 형상을 갖는 패턴 툴(pattern tool)로 상기 제 2 필름을 압착하는 단계를 포함하는 것을 특징으로 하는 패턴 필름의 제조 방법.
  16. 제 14 항에 있어서, 상기 전기적으로 연결된 제 1 패턴 어레이와 제 2 패턴 어레이를 열경화(thermally curing)시키는 단계를 더 포함하는 것을 특징으로 하는 패턴 필름의 제조 방법.
  17. 제 14 항에 있어서, 상기 제 1 및 제 2 필름들은 열가소성 필름을 포함하는 것을 특징으로 하는 패턴 필름의 제조 방법.
  18. 기판;
    상기 기판 상에 부착되고 제 1 패턴 어레이(pattern array)가 내장된 제 1 필름, 및 상기 제 1 필름 상에 부착되고 상기 제 1 패턴 어레이와 부분적으로 연결된 제 2 패턴 어레이가 내장된 제 2 필름을 갖는 패턴 필름; 및
    상기 전기적으로 연결된 제 1 및 제 2 패턴 어레이들이 노출되도록 상기 패턴 필름 상에 형성된 절연막 패턴을 포함하는 인쇄회로기판.
  19. 반도체 칩;
    제 1 패턴 어레이(pattern array)가 내장된 제 1 필름, 및 상기 제 1 필름 상에 부착되고 상기 제 1 패턴 어레이와 부분적으로 연결되며 상기 반도체 칩과 전기적으로 연결된 제 2 패턴 어레이가 내장된 제 2 필름을 갖는 패턴 필름;
    상기 제 1 패턴 어레이와 전기적으로 연결된 기판; 및
    상기 기판에 형성된 외부접속단자들을 포함하는 반도체 패키지.
KR1020060112074A 2006-11-14 2006-11-14 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지 KR100807235B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020060112074A KR100807235B1 (ko) 2006-11-14 2006-11-14 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지
JP2007290946A JP2008124470A (ja) 2006-11-14 2007-11-08 パターンフィルム及びその製造方法
CNA2007101696528A CN101184360A (zh) 2006-11-14 2007-11-13 图案膜及其制造方法、具有其的印刷电路板和半导体封装
US11/940,131 US20080111254A1 (en) 2006-11-14 2007-11-14 Pattern film, method of manufacturing the pattern film, and printed circuit board and semiconductor package having the pattern film
TW096143015A TW200835422A (en) 2006-11-14 2007-11-14 Pattern film, method of manufacturing the pattern film, and printed circuit board and semiconductor package having the pattern film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060112074A KR100807235B1 (ko) 2006-11-14 2006-11-14 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지

Publications (1)

Publication Number Publication Date
KR100807235B1 true KR100807235B1 (ko) 2008-02-28

Family

ID=39368445

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060112074A KR100807235B1 (ko) 2006-11-14 2006-11-14 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지

Country Status (5)

Country Link
US (1) US20080111254A1 (ko)
JP (1) JP2008124470A (ko)
KR (1) KR100807235B1 (ko)
CN (1) CN101184360A (ko)
TW (1) TW200835422A (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101657074B (zh) * 2008-08-19 2011-07-27 富葵精密组件(深圳)有限公司 电路板及电路板的制作方法
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) * 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
KR102472641B1 (ko) * 2015-11-30 2022-11-30 삼성디스플레이 주식회사 터치 패널
CN107690227A (zh) * 2016-08-05 2018-02-13 深圳光启高等理工研究院 传感器装置及制造传感器装置的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980056163A (ko) 1996-12-28 1998-09-25 김영환 패턴 필름 및 이를 이용한 반도체 패키지
JP2002270997A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 配線基板の製造方法
JP2002299826A (ja) * 2001-03-30 2002-10-11 Toshiba Chem Corp 多層プリント配線基板、半導体装置、及び、これらの製造方法
KR20060095814A (ko) 2005-02-28 2006-09-04 삼성전기주식회사 이방전도성필름을 이용한 인쇄회로기판 및 그 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664028B2 (en) * 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
US7255805B2 (en) * 2004-01-12 2007-08-14 Hewlett-Packard Development Company, L.P. Photonic structures, devices, and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980056163A (ko) 1996-12-28 1998-09-25 김영환 패턴 필름 및 이를 이용한 반도체 패키지
JP2002270997A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 配線基板の製造方法
JP2002299826A (ja) * 2001-03-30 2002-10-11 Toshiba Chem Corp 多層プリント配線基板、半導体装置、及び、これらの製造方法
KR20060095814A (ko) 2005-02-28 2006-09-04 삼성전기주식회사 이방전도성필름을 이용한 인쇄회로기판 및 그 제조방법

Also Published As

Publication number Publication date
US20080111254A1 (en) 2008-05-15
JP2008124470A (ja) 2008-05-29
CN101184360A (zh) 2008-05-21
TW200835422A (en) 2008-08-16

Similar Documents

Publication Publication Date Title
KR100807235B1 (ko) 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지
KR100266637B1 (ko) 적층형볼그리드어레이반도체패키지및그의제조방법
JP6057190B2 (ja) 半導体要素又はパッケージの製造方法
US20140252613A1 (en) Semiconductor device
US7615872B2 (en) Semiconductor device
JP4439090B2 (ja) 半導体装置及びその製造方法
US20060290006A1 (en) Semiconductor package
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JPH10270592A (ja) 半導体装置及びその製造方法
KR20060063654A (ko) 칩 내장 기판의 제조 방법
EP1076915A1 (en) Chip stack and method of making same
JP2013535825A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
JP2007027287A (ja) 半導体装置およびその製造方法
TWI353046B (en) Land grid array semiconductor device packages, ass
TWI420630B (zh) 半導體封裝結構與半導體封裝製程
WO2012082168A1 (en) Pin attachment
CN101944520B (zh) 半导体封装结构与半导体封装工艺
US6977443B2 (en) Substrate for carrying a semiconductor chip and semiconductor device using same
JP2002270725A (ja) 半導体装置およびその製造方法
JP2004253518A (ja) 半導体装置及び半導体装置の製造方法
JP2002270726A (ja) 半導体装置およびその製造方法
JP2001358253A (ja) Ｂｇａ型半導体装置
JP2002026179A (ja) 半導体装置およびその製造方法
KR200187482Y1 (ko) 반도체 비지에이 패키지
KR200316604Y1 (ko) 스택 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20130131

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140129

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee