CN101944520B - 半导体封装结构与半导体封装工艺 - Google Patents

半导体封装结构与半导体封装工艺 Download PDF

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Abstract

一种半导体封装结构与半导体封装工艺。该半导体封装结构具有全阵列的设计，除了在芯片外围具有第一引脚，芯片下方还具有可作为接点的第二引脚，使得芯片下方的空间得以被有效利用，而有助于提高半导体封装结构的接点密度。此半导体封装结构的工艺亦被提出。

Description

半导体封装结构与半导体封装工艺
技术领域
本发明涉及一种电子元件封装(electronic device package)。更具体而言，本发明涉及一种先进四方扁平无引脚(advanced quad flat no-lead，aQFN)封装结构，以及其制造方法。
背景技术
在射频(radio frequency，RF)、无线、携带型应用及个人电脑(personalcomputer，PC)周边设备市场中，一般对于提高较小封装的效能以及增加的输入或输出(input/output，I/O)数目存在较高的需求。例如四方扁平无引脚(quadflat no-lead，QFN)封装已被广泛接受，且通常适用于包括高频传输(诸如经由RF频宽进行的高频传输)的芯片封装。
对于QFN封装结构而言，通常以焊线架制成芯片垫(die pad)以及周围引脚(lead)。QFN封装结构通常透过表面安装技术(surface mounting technology，SMT)焊接至印刷电路板(printed circuit board，PCB)。因此，QFN封装结构的芯片垫及引脚应设计成可与封装处理能力相配，并可提升长期焊点可靠性。
另一方面，为了提升接点密度，申请人更提出先进四方扁平无引脚(advanced Quad Flat No Lead，aQFN)封装结构。如图1所示，aQFN封装结构100包括芯片110、芯片垫122、多个引脚124、多条焊线130以及封装胶体140。芯片垫122与引脚124是经由同一金属板蚀刻而成，且分别暴露于封装胶体140的底部。暴露的引脚124作为aQFN封装结构110的对外接点。焊线130连接于芯片110与引脚124之间。
虽然引脚124成面阵列配置于芯片110外围，但芯片110下方的空间仍旧被芯片垫122所占用，而无法被有效利用。
发明内容
本发明提供一种半导体封装结构，具有全阵列(full array)的引脚设计，而可提高接点密度。
本发明提供一种半导体封装工艺，可形成具有全阵列(full array)的引脚分布的封装结构。
为具体描述本发明的内容，在此提出一种半导体封装结构，包括芯片、多个引脚、多个接垫、多条重布线路、多条焊线、填充材以及封装胶体。所述多个引脚阵列配置于平面上，且包括位于芯片外围的多个第一引脚以及位于芯片下方且邻近芯片的多个第二引脚，且该多个第二引脚相互分离。每一个引脚包括上表面、下表面、上倾斜部，其配置邻近于各引脚的上表面，以及下倾斜部，其配置邻近于各引脚的下表面。接垫位于芯片之外，而重布线路分别连接于接垫与第二引脚之间。焊线分别连接于芯片与接垫之间以及芯片与第一引脚之间。填充材填入芯片与第二引脚之间。封装胶体形成于芯片、接垫、重布线路、焊线以及引脚上，以实质上覆盖引脚的上倾斜部，且引脚的下倾斜部至少部分从封装胶体的下表面向外延伸。
在本发明的实施例中，所述半导体封装结构还包括第一金属镀层，其配置于每一个第一引脚的上表面、每一个第二引脚的上表面、接垫以及重布线路上。每一个第一引脚的上表面及其上的第一金属镀层被包封于封装胶体内，而每一个第二引脚的上表面及其上的第一金属镀层被包封于填充材内。
在本发明的实施例中，所述半导体封装结构还包括第二金属镀层，其配置于每一个第一引脚的下表面与每一个第二引脚的下表面上。接垫以及重布线路未被第二金属镀层覆盖。
在本发明的实施例中，填充材的材料与封装胶体的材料相同。
在本发明的实施例中，所述半导体封装结构还包括粘着层，配置于芯片的底面与填充材之间。
本发明又提出一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于顶面的底面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案、位于芯片接合区域之外的多个接垫金属图案、位于芯片接合区域内的多个第二引脚金属图案以及分别连接于第二引脚金属图案以及接垫金属图案之间的多个重布线路金属图案。并且，形成图案化的第二金属镀层于导电基板的底面。然后，以第一金属镀层为掩模来半蚀刻导电基板，以在导电基板未被第一金属镀层覆盖的区域上形成凹陷。接着，形成填充材于芯片接合区域内的凹陷内。并且，接合芯片至导电基板的芯片接合区域。芯片被放置于填充材以及第二引脚金属图案上，并且通过多条焊线分别连接芯片与接垫金属图案以及分别连接芯片与第一引脚金属图案。然后，形成封装胶体于导电基板的顶面上，以使封装胶体包封芯片以及焊线，且封装胶体填满凹陷的其余部分。之后，以第二金属镀层为掩模来蚀刻导电基板，以形成位于芯片接合区域之外的多个第一引脚、位于芯片接合区域之外的多个接垫、位于芯片接合区域内的多个第二引脚以及分别连接于第二引脚以及接垫之间的多条重布线路。
本发明提出另一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于顶面的底面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案、位于芯片接合区域之外的多个接垫金属图案、位于芯片接合区域内的多个第二引脚金属图案以及分别连接于第二引脚金属图案以及接垫金属图案之间的多个重布线路金属图案。并且，形成图案化的第二金属镀层于导电基板的底面。然后，以第一金属镀层为掩模来蚀刻导电基板，以在导电基板未被第一金属镀层覆盖的区域上形成凹陷。接着，接合芯片至导电基板的芯片接合区域，并且通过多条焊线分别连接芯片与接垫金属图案以及分别连接芯片与第一引脚金属图案。然后，形成封装胶体于导电基板的顶面上，以使封装胶体包封芯片以及焊线，且封装胶体填满凹陷。之后，以第二金属镀层为掩模来蚀刻导电基板，以形成位于芯片接合区域之外的多个第一引脚、位于芯片接合区域之外的多个接垫、位于芯片接合区域内的多个第二引脚以及分别连接于第二引脚以及接垫之间的多条重布线路。
本发明提出又一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于顶面的底面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案以及位于芯片接合区域之外的多个接垫金属图案。并且，形成图案化的第二金属镀层于导电基板的底面。然后，形成图案化的光致抗蚀剂层于导电基板的顶面。光致抗蚀剂层包括位于芯片接合区域之外的多个第一引脚光致抗蚀剂图案、位于芯片接合区域之外的多个接垫光致抗蚀剂图案、位于芯片接合区域内的多个第二引脚光致抗蚀剂图案以及分别连接于第二引脚光致抗蚀剂图案以及接垫光致抗蚀剂图案之间的多个重布线路光致抗蚀剂图案。之后，以光致抗蚀剂层为掩模来半蚀刻导电基板，以在导电基板未被光致抗蚀剂层覆盖的区域上形成凹陷。接着，移除光致抗蚀剂层，并且接合芯片至导电基板的芯片接合区域。芯片通过多条焊线分别连接芯片与接垫金属图案以及分别连接芯片与第一引脚金属图案。然后，形成封装胶体于导电基板的顶面上，以使封装胶体包封芯片以及焊线，且封装胶体填满凹陷。之后，以第二金属镀层为掩模来蚀刻导电基板，以形成位于芯片接合区域之外的多个第一引脚、位于芯片接合区域之外的多个接垫、位于芯片接合区域内的多个第二引脚以及分别连接于第二引脚以及接垫之间的多条重布线路。
本发明提出再一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于顶面的底面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案以及位于芯片接合区域之外的多个接垫金属图案。并且，形成图案化的第二金属镀层于导电基板的底面。然后，形成图案化的光致抗蚀剂层于导电基板的顶面。光致抗蚀剂层包括位于芯片接合区域之外的多个第一引脚光致抗蚀剂图案、位于芯片接合区域之外的多个接垫光致抗蚀剂图案、位于芯片接合区域内的多个第二引脚光致抗蚀剂图案以及分别连接于第二引脚光致抗蚀剂图案以及接垫光致抗蚀剂图案之间的多个重布线路光致抗蚀剂图案。之后，以光致抗蚀剂层为掩模来半蚀刻导电基板，以在导电基板未被光致抗蚀剂层覆盖的区域上形成凹陷。接着，移除光致抗蚀剂层，并且形成填充材于芯片接合区域内的凹陷内。然后，接合芯片至导电基板的芯片接合区域。芯片被放置于填充材上，并且通过多条焊线分别连接芯片与接垫金属图案以及分别连接芯片与第一引脚金属图案。之后，形成封装胶体于导电基板的顶面上，以使封装胶体包封芯片以及焊线，且封装胶体填满凹陷的其余部分。接着，以第二金属镀层为掩模来蚀刻导电基板，以形成位于芯片接合区域之外的多个第一引脚、位于芯片接合区域之外的多个接垫、位于芯片接合区域内的多个第二引脚以及分别连接于第二引脚以及接垫之间的多条重布线路。
在本发明的实施例中，形成前述填充材的方法包括贴附干膜于芯片接合区域上或是在芯片接合区域进行点胶。
在本发明的实施例中，形成前述图案化的第一金属镀层的方法包括：先形成第一图案化掩模于导电基板的顶面上，之后，电镀形成第一金属镀层于该顶面被第一图案化掩模所暴露的区域上。
在本发明的实施例中，形成前述图案化的第二金属镀层的方法包括：先形成第二图案化掩模于导电基板的底面上，之后，电镀形成第二金属镀层于该底面被第二图案化掩模所暴露的区域上。
在本发明的实施例中，前述图案化的第二金属镀层可在形成封装胶体于导电基板的顶面之后，才被形成于导电基板的底面。本发明不限定第二金属镀层与封装胶体的形成顺序。
基于上述，本发明除了在芯片外围形成第一引脚之外，还在芯片下方形成第二引脚，使得芯片下方的空间得以被有效利用。如此，可形成全阵列的引脚设计，以提高半导体封装结构的接点密度。
附图说明
图1绘示传统的aQFN封装结构。
图2A为依照本发明的实施例的一种半导体封装结构的剖面图。
图2B为图2A的半导体封装结构的俯视图。
图3A-3J绘示依照本发明的实施例的一种半导体封装工艺。
图4A-4I绘示依照本发明的另一实施例的半导体封装工艺。
图5A-5J绘示依照本发明的又一实施例的半导体封装工艺。
图6A-6I绘示依照本发明的再一实施例的半导体封装工艺。
附图标记说明
100：传统的aQFN封装结构
110：芯片
122：芯片垫
124：引脚
130：焊线
140：封装胶体
200：半导体封装结构
202：导电基板
202a：导电基板的顶面
202b：导电基板的底面
204：芯片接合区域
208：凹陷
210：芯片
210a：芯片的底面
222：第一引脚
222a：第一引脚的上表面
222b：第一引脚的下表面
222c：第一引脚的上倾斜部
222d：第一引脚的下倾斜部
224：第二引脚
224a：第二引脚的上表面
224b：第二引脚的下表面
224c：第二引脚的上倾斜部
224d：第二引脚的下倾斜部
226：接垫
228：重布线路
230：焊线
240：填充材
250：封装胶体
250a：封装胶体的下表面
262：第一金属镀层
262a：第一引脚金属图案
262b：接垫金属图案
262c：第二引脚金属图案
262d：重布线路金属图案
264：第二金属镀层
270：粘着层
282：第一图案化掩模
284：第二图案化掩模
292：光致抗蚀剂层
294：光致抗蚀剂层
294a：第一引脚光致抗蚀剂图案
294b：接垫光致抗蚀剂图案
294c：第二引脚光致抗蚀剂图案
294d：重布线路光致抗蚀剂图案
具体实施方式
现将详细参考本发明的一些实施例，其实例说明于附图中。相同标号将在各图及本说明书中尽可能用以指代相同或类似部件。
定义
以下定义部份部分或全部适用于下文所述的实施例。
如下文中所述，除非上下文另有明确表示，单数形式「一」以及「该」可包括多个指示物。举例而言，「一凹陷」实际上可能包括多个凹陷。
如下文中所述，术语「邻近」指接近或邻接。邻近组件可彼此间隔开或可彼此实际或直接接触。在某些情况下，邻近组件可彼此连接或可彼此整体形成。
如下文中所述，诸如「内部」、「顶部」、「底部」、「在......上」、「在......下」、「向上」、「向下」、「侧」以及「横向」等术语是指根据图示的组件集合的相对关系，但并非限定此等组件在制造或使用时的方向。
如下文中所述，术语「连接」泛指通过电性或结构性而直接或间接连接。所连接组件可直接彼此耦接或可经由另一组件间接地彼此连接。
本发明的示例可用于制造各种封装结构，诸如，堆叠型封装、多芯片封装或高频装置封装等。
图2A为依照本发明的实施例的一种半导体封装结构的剖面图。图2B为图2A的半导体封装结构的俯视图。请同时参考图2A与2B，本实施例的半导体封装结构200包括芯片210、多个引脚222与224、多个接垫226、多条重布线路228、多条焊线230、填充材240以及封装胶体250。引脚222与224阵列配置于同一平面上，且包括位于芯片210外围的多个第一引脚222以及位于芯片210下方且邻近芯片的多个第二引脚224。为清楚表达第一引脚222、接垫226、重布线路228以及芯片210的位置关系，图2B省略了焊线230，且图2B的封装胶体250为可透视的。
每一个第一引脚222包括上表面222a、下表面222b、上倾斜部222c，其配置邻近于上表面222a，以及下倾斜部222d，其配置邻近于下表面222b。此外，每一个第二引脚224包括上表面224a、下表面224b、上倾斜部224c，其配置邻近于上表面224a，以及下倾斜部224d，其配置邻近于下表面224b。接垫226位于芯片210之外，而重布线路228分别连接于接垫226与第二引脚224之间。焊线230分别连接于芯片210与接垫226之间以及芯片210与第一引脚222之间。由于第二引脚224位于芯片210下方，因此通过重布线路228与接垫226将第二引脚224外拉(fan out)，再经由焊线230连接接垫226与芯片210，使得位于芯片210下方的第二引脚224可以顺利与芯片210电连接。
填充材240填入芯片210与第二引脚224之间。封装胶体250形成于芯片210、接垫226、重布线路228、焊线230以及引脚222与224上，以实质上覆盖第一引脚222的上倾斜部222c以及第二引脚224的上倾斜部224c，且第一引脚222的下倾斜部222d以及第二引脚224的下倾斜部224d至少部分从封装胶体250的下表面250a向外延伸，即，突出于封装胶体250的下表面250a。
在本实施例中，填充材240与封装胶体250例如具有相同或不同材料。换言之，在工艺上，可以选择先形成填充材240，之后再形成封装胶体250，或是可以省略先形成填充材240的步骤，而在形成封装胶体250的同时填入封胶材料于芯片210与第二引脚224之间，以取代填充材240。选择预先形成填充材240的好处在于可形成供芯片210放置的平坦区，提高配置芯片210时的平稳度。在本发明的不同实施例中，填充材240的高度可视实际需求高于、等于或低于第二引脚224的上表面224a。此外，本实施例的半导体封装结构200可能包括粘着层270，其配置于芯片210的底面210a与填充材240之间，而此填充材240也可以避免芯片210底部可能存在的粘着层270在后续工艺中外露。填充材240的材料例如是高分子材料、绿漆、干膜型态或点胶形成的环氧树脂，其中若采用环氧树脂作为填充材240，则填充材240可提供粘着与固定芯片210的效果，而可省略粘着层270。
每一个第一引脚222的上表面222a、每一个第二引脚224的上表面224a、接垫226以及重布线路228上可具有第一金属镀层262。每一个第一引脚222的上表面222a及其上的第一金属镀层262被包封于封装胶体250内，而每一个第二引脚224的上表面224a及其上的第一金属镀层262被包封于填充材240内。在此，第一金属镀层262可作为在形成第一引脚222与第二引脚224时的蚀刻掩模，并有助于提高第一引脚222及第二引脚224与焊线230之间的接合性(bondibility)。更具体而言，第一引脚222与第二引脚224的材料例如是铜，而可选择由镍/金叠层组成的第一金属镀层262，使焊线230与第一金属镀层262表面的金层有效接合。类似地，每一个第一引脚222的下表面222b与每一个第二引脚224的下表面224b上可具有第二金属镀层264，且接垫226以及重布线路228未被第二金属镀层264覆盖。
下文进一步列举多个实施例来说明制作前述半导体封装结构的方法。在该些实施例中仅可以采用相同元件符号来表示相同或类似地元件，而相同或类似的步骤可能被简略或省略说明，以清楚表达各实施例间的差异。
图3A-3J绘示依照本发明的实施例的一种半导体封装工艺。
首先，请参考图3A-3C，提供导电基板202，并且在导电基板202的顶面202a与底面202b上分别形成第一金属镀层262与第二金属镀层264。更详细而言，形成第一金属镀层262与第二金属镀层264的方法例如是如图3A所示，先形成第一图案化掩模282于导电基板202的顶面202a上。导电基板202的顶面202a具有芯片接合区域204。在本实施例中，第一图案化掩模282例如是干膜光致抗蚀剂或是湿式光致抗蚀剂。接着如图3B所示，电镀形成第一金属镀层262于顶面202a被第一图案化掩模282所暴露的区域上。所形成的第一金属镀层262包括位于芯片接合区域204之外的多个第一引脚金属图案262a、位于芯片接合区域204之外的多个接垫金属图案262b、位于芯片接合区域204内的多个第二引脚金属图案262c以及分别连接于第二引脚金属图案262c以及接垫金属图案262b之间的多个重布线路金属图案262d。然后，再如图3C所示，移除第一图案化掩模282。
类似地，形成图案化的第二金属镀层264的方法包括先如图3A所示，形成第二图案化掩模284于导电基板202的底面202b上。之后，如图3B所示，电镀形成第二金属镀层264于底面202b被第二图案化掩模284所暴露的区域上。然后，再如图3C所示，移除第二图案化掩模284。
接着，如图3D-3F所示，以第一金属镀层262为掩模来半蚀刻导电基板202，以在导电基板202未被第一金属镀层262覆盖的区域上形成凹陷208。在进行此半蚀刻步骤时，可如图3D所示，在导电基板202的底面202b形成光致抗蚀剂层292，以覆盖并保护第二金属镀层264。待半蚀刻步骤完成后，再如图3F所示，移除光致抗蚀剂层292。
然后，如图3G所示，形成填充材240于芯片接合区域204内的凹陷208内，以形成可供后续芯片210接合时的平坦区域。在此，形成填充材240的方法例如是贴附干膜于芯片接合区域204上或是在芯片接合区域204进行点胶。
之后，如图3H所示，接合芯片210至导电基板202的芯片接合区域204。芯片210被放置于填充材240以及第二引脚金属图案262c上，并且进行引线工艺，以通过焊线230分别连接芯片210与接垫金属图案262b以及分别连接芯片210与第一引脚金属图案262a。芯片210可能通过粘着层270配置于填充材240上。或者，若采用环氧树脂等具有粘性的材料来形成填充材240，则填充材240本身即可提供粘着与固定芯片210的效果，而可省略粘着层270。
接着，如图3I所示，形成封装胶体250于导电基板202的顶面202a上，以使封装胶体250包封芯片210以及焊线230，且封装胶体250填满凹陷208的其余部分。之后，如图3J所示，以第二金属镀层264为掩模，由导电基板202的背侧来蚀刻导电基板202，以形成位于芯片接合区域204之外的第一引脚222、位于芯片接合区域204之外的接垫226、位于芯片接合区域204内的第二引脚224以及分别连接于第二引脚224以及接垫226之间的重布线路228。
经由前述图3A-3J的步骤可以大致形成如图2A所示的半导体封装结构。本领域中普通技术人员应能理解，前述图3A-3J的步骤可依据实际需求来做合理的调整。例如，图3B与3C所示的第二金属镀层264可以在图3I的形成封装胶体250的步骤之后才被形成于导电基板202的底面202b。此外，已知的各种工艺方法可被考虑应用于前述步骤中，以达到相同或类似的效果。
图4A-4I绘示依照本发明的另一实施例的半导体封装工艺。本实施例与前述图3A-3J所示的实施例相似，两者的主要差异在于：本实施例省略了形成填充材240的步骤，且在后续的步骤中使封装胶体250填入所有的凹陷208，包括芯片210下方的凹陷208中。
图4A-4I的工艺简述如下：
首先，如图4A-4C所示，提供导电基板202，并且通过第一图案化掩模282电镀形成图案化的第一金属镀层262于导电基板202的顶面202a。第一金属镀层262包括位于芯片接合区域204之外的第一引脚金属图案262a、位于芯片接合区域204之外的接垫金属图案262b、位于芯片接合区域内的第二引脚金属图案262c以及分别连接于第二引脚金属图案262c以及接垫金属图案262b之间的重布线路金属图案262d。此外，通过第二图案化掩模284电镀形成图案化的第二金属镀层264于导电基板202的底面202b。
然后，如图4D-4F所示，以第一金属镀层262为掩模来蚀刻导电基板202，以在导电基板202未被第一金属镀层262覆盖的区域上形成凹陷208。接着，如图4G所示，引线接合芯片210至导电基板202的芯片接合区域204。此外，本实施例的半导体封装结构可能包括粘着层270，其配置于芯片210的底面与第二引脚之间。然后，如图4H所示，形成封装胶体250于导电基板202的顶面202a上，以使封装胶体250包封芯片210以及焊线230，且封装胶体250填满芯片210下方的凹陷208以及芯片210外围的凹陷208。
之后，如图4I所示，以第二金属镀层264为掩模来蚀刻导电基板202，以形成位于芯片接合区域204之外的第一引脚222、位于芯片接合区域204之外的接垫226、位于芯片接合区域204内的第二引脚224以及分别连接于第二引脚224以及接垫226之间的重布线路228。
图4B与4C所示的第二金属镀层264可以在图4H的形成封装胶体250的步骤之后才被形成于导电基板202的底面202b。此外，已知的各种工艺方法可被考虑应用于前述步骤中，以达到相同或类似的效果。
图5A-5J绘示依照本发明的又一实施例的半导体封装工艺。本实施例与前述图3A-3J所示的实施例相似，两者的主要差异在于：本实施例是以光致抗蚀剂来作为形成凹陷208的蚀刻掩模。此外，本实施例所形成的第一金属镀层262的图案也与前述实施例不同。更详细而言，由于是采用光致抗蚀剂来作为蚀刻掩模，因此本实施例仅需形成作为接点的第一引脚金属图案262a以及接垫金属图案262b，而可省略第二引脚金属图案262c以及重布线路金属图案262d。相较于前述实施例以第一金属镀层262来作为蚀刻掩模的方法，本实施例形成凹陷208时，导电基板202的上下两侧可以覆盖相同的光致抗蚀剂材料，因此蚀刻液的选择较为简单。
图5A-5J的工艺简述如下：
首先，如图5A-5C所示，提供导电基板202，并且通过第一图案化掩模282电镀形成图案化的第一金属镀层262于导电基板202的顶面202a。第一金属镀层262包括位于芯片接合区域204之外的第一引脚金属图案262a以及位于芯片接合区域204之外的接垫金属图案262b。此外，通过第二图案化掩模284电镀形成图案化的第二金属镀层264于导电基板202的底面202b。
然后，如图5D所示，形成图案化的光致抗蚀剂层294于导电基板202的顶面202a，以及形成光致抗蚀剂层292于导电基板202的底面202b。光致抗蚀剂层294包括位于芯片接合区域204之外的多个第一引脚光致抗蚀剂图案294a、位于芯片接合区域204之外的多个接垫光致抗蚀剂图案294b、位于芯片接合区域240内的多个第二引脚光致抗蚀剂图案294c以及分别连接于第二引脚光致抗蚀剂图案294c以及接垫光致抗蚀剂图案294b之间的多个重布线路光致抗蚀剂图案294d。
之后，如图5E所示，以光致抗蚀剂层294为掩模来半蚀刻导电基板202，以在导电基板202未被光致抗蚀剂层294覆盖的区域上形成凹陷208。接着，如图5F所示，移除光致抗蚀剂层292与294。并且，如图5G所示，形成填充材240于芯片接合区域204内的凹陷208内。
然后，如图5H所示，接合芯片210至导电基板202的芯片接合区域204。芯片210被放置于填充材240上，并且通过焊线230分别连接芯片210与接垫金属图案262b以及分别连接芯片210与第一引脚金属图案262a。之后，如图5I所示，形成封装胶体250于导电基板202的顶面202a上，以使封装胶体250包封芯片210以及焊线230，且封装胶体250填满凹陷208的其余部分。接着，如图5J所示，以第二金属镀层264为掩模来蚀刻导电基板202，以形成位于芯片接合区域204之外的第一引脚222、位于芯片接合区域204之外的接垫226、位于芯片接合区域204内的第二引脚224以及分别连接于第二引脚224以及接垫226之间的重布线路228。
图5B与5C所示的第二金属镀层264可以在图5I的形成封装胶体250的步骤之后才被形成于导电基板202的底面202b。此外，已知的各种工艺方法可被考虑应用于前述步骤中，以达到相同或类似的效果。
图6A-6I绘示依照本发明的再一实施例的半导体封装工艺。本实施例与前述图5A-5J所示的实施例相似，两者主要差异在于：本实施例省略了形成填充材240的步骤，且在后续的步骤中使封装胶体250填入所有的凹陷208，包括芯片210下方的凹陷208中。
图6A-6I的工艺简述如下：
首先，如图6A-6C所示，提供导电基板202，并且通过第一图案化掩模282电镀形成图案化的第一金属镀层262于导电基板202的顶面202a。第一金属镀层262包括位于芯片接合区域204之外的第一引脚金属图案262a以及位于芯片接合区域204之外的接垫金属图案262b。此外，通过第二图案化掩模284电镀形成图案化的第二金属镀层264于导电基板202的底面202b。
然后，如图6D所示，形成图案化的光致抗蚀剂层294于导电基板202的顶面202a，以及形成光致抗蚀剂层292于导电基板202的底面202b。光致抗蚀剂层294包括位于芯片接合区域204之外的多个第一引脚光致抗蚀剂图案294a、位于芯片接合区域204之外的多个接垫光致抗蚀剂图案294b、位于芯片接合区域240内的多个第二引脚光致抗蚀剂图案294c以及分别连接于第二引脚光致抗蚀剂图案294c以及接垫光致抗蚀剂图案294b之间的多个重布线路光致抗蚀剂图案294d。
之后，如图6E所示，以光致抗蚀剂层294为掩模来半蚀刻导电基板202，以在导电基板202未被光致抗蚀剂层294覆盖的区域上形成凹陷208。接着，如图6F所示，移除光致抗蚀剂层292与294。并且，如图6G所示，引线接合芯片210至导电基板202的芯片接合区域204。此外，本实施例的半导体封装结构可能包括粘着层270，其配置于芯片210的底面与第二引脚之间。
然后，如图6H所示，形成封装胶体250于导电基板202的顶面202a上，以使封装胶体250包封芯片210以及焊线230，且封装胶体250填满芯片210下方的凹陷208以及芯片210外围的凹陷208。之后，如图6I所示，以第二金属镀层264为掩模来蚀刻导电基板202，以形成位于芯片接合区域204之外的第一引脚222、位于芯片接合区域204之外的接垫226、位于芯片接合区域204内的第二引脚224以及分别连接于第二引脚224以及接垫226之间的重布线路228。
图6B与6C所示的第二金属镀层264可以在图6H的形成封装胶体250的步骤之后才被形成于导电基板202的底面202b。此外，已知的各种工艺方法可被考虑应用于前述步骤中，以达到相同或类似的效果。
综上所述，本发明提出的半导体封装结构具有全阵列的设计，除了在芯片外围具有第一引脚，芯片下方还具有可作为接点的第二引脚，使得芯片下方的空间得以被有效利用，而有助于提高半导体封装结构的接点密度。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定为准。

Claims (19)

1.一种半导体封装结构，包括：
芯片；
多个引脚，阵列配置于平面上，该多个引脚包括位于该芯片之外的多个第一引脚以及位于该芯片下方且邻近该芯片的多个第二引脚，且该多个第二引脚相互分离，其中各该引脚包括：
上表面；
下表面；
上倾斜部，配置邻近于各该引脚的上表面；
下倾斜部，配置邻近于各该引脚的下表面；
多个接垫，位于该芯片之外；
多条重布线路，分别连接于该多个接垫与该多个第二引脚之间；
多条焊线，分别连接于该芯片与该多个接垫之间以及该芯片与该多个第一引脚之间；
填充材，填入该芯片与该多个第二引脚之间；
封装胶体，形成于该芯片、该多个接垫、该多条重布线路、该多条焊线以及该多个引脚上，以实质上覆盖该多个引脚的多个该上倾斜部，且该多个引脚的多个该下倾斜部至少部分从该封装胶体的下表面向外延伸。
2.如权利要求1所述的半导体封装结构，还包括：
第一金属镀层，配置于每一个第一引脚的该上表面、每一个第二引脚的该上表面、该多个接垫以及该多条重布线路上，
其中每一个第一引脚的该上表面及其上的该第一金属镀层被包封于该封装胶体内，而每一个第二引脚的该上表面及其上的该第一金属镀层被包封于该填充材内。
3.如权利要求1所述的半导体封装结构，还包括：
第二金属镀层，配置于每一个第一引脚的该下表面与每一个第二引脚的该下表面上，
其中该多个接垫以及该多条重布线路未被第二金属镀层覆盖。
4.如权利要求1所述的半导体封装结构，其中该填充材的材料与该封装胶体的材料相同。
5.如权利要求1所述的半导体封装结构，还包括粘着层，配置于该芯片的底面与该填充材之间。
6.一种半导体封装工艺，包括：
提供导电基板，该导电基板具有顶面以及相对于该顶面的底面，该导电基板的该顶面具有芯片接合区域；
形成图案化的第一金属镀层于该导电基板的该顶面，该第一金属镀层包括位于该芯片接合区域之外的多个第一引脚金属图案、位于该芯片接合区域之外的多个接垫金属图案、位于该芯片接合区域内的多个第二引脚金属图案以及分别连接于该多个第二引脚金属图案以及该多个接垫金属图案之间的多个重布线路金属图案；
形成图案化的第二金属镀层于该导电基板的该底面；
以该第一金属镀层为掩模来半蚀刻该导电基板，以在该导电基板未被该第一金属镀层覆盖的区域上形成凹陷；
形成填充材于该芯片接合区域内的该凹陷内；
接合芯片至该导电基板的该芯片接合区域，该芯片被放置于该填充材以及该多个第二引脚金属图案上，并且通过多条焊线分别连接该芯片与该多个接垫金属图案以及分别连接该芯片与该多个第一引脚金属图案；
形成封装胶体于该导电基板的该顶面上，以使该封装胶体包封该芯片以及该多条焊线，且该封装胶体填满该凹陷的其余部分；以及
以该第二金属镀层为掩模来蚀刻该导电基板，以形成位于该芯片接合区域之外的多个第一引脚、位于该芯片接合区域之外的多个接垫、位于该芯片接合区域内的多个第二引脚以及分别连接于该多个第二引脚以及该多个接垫之间的多条重布线路。
7.如权利要求6所述的半导体封装工艺，其中形成该填充材的方法包括贴附干膜于该芯片接合区域上或是在该芯片接合区域进行点胶。
8.如权利要求6所述的半导体封装工艺，其中形成图案化的该第一金属镀层的方法包括：
形成第一图案化掩模于该导电基板的该顶面上；以及
电镀形成该第一金属镀层于该顶面被该第一图案化掩模所暴露的区域上。
9.如权利要求6所述的半导体封装工艺，其中图案化的该第二金属镀层是在形成该封装胶体于该导电基板的该顶面之后，才被形成于该导电基板的该底面。
10.一种半导体封装工艺，包括：
提供导电基板，该导电基板具有顶面以及相对于该顶面的底面，该导电基板的该顶面具有芯片接合区域；
形成图案化的第一金属镀层于该导电基板的该顶面，该第一金属镀层包括位于该芯片接合区域之外的多个第一引脚金属图案、位于该芯片接合区域之外的多个接垫金属图案、位于该芯片接合区域内的多个第二引脚金属图案以及分别连接于该多个第二引脚金属图案以及该多个接垫金属图案之间的多个重布线路金属图案；
形成图案化的第二金属镀层于该导电基板的该底面；
以该第一金属镀层为掩模来蚀刻该导电基板，以在该导电基板未被该第一金属镀层覆盖的区域上形成凹陷；
接合芯片至该导电基板的该芯片接合区域，并且通过多条焊线分别连接该芯片与该多个接垫金属图案以及分别连接该芯片与该多个第一引脚金属图案；
形成封装胶体于该导电基板的该顶面上，以使该封装胶体包封该芯片以及该多条焊线，且该封装胶体填满该凹陷；以及
以该第二金属镀层为掩模来蚀刻该导电基板，以形成位于该芯片接合区域之外的多个第一引脚、位于该芯片接合区域之外的多个接垫、位于该芯片接合区域内的多个第二引脚以及分别连接于该多个第二引脚以及该多个接垫之间的多条重布线路。
11.如权利要求10所述的半导体封装工艺，其中形成图案化的该第二金属镀层的方法包括：
形成第二图案化掩模于该导电基板的该底面上；以及
电镀形成该第二金属镀层于该底面被该第二图案化掩模所暴露的区域上。
12.如权利要求10所述的半导体封装工艺，其中图案化的该第二金属镀层是在形成该封装胶体于该导电基板的该顶面之后，才被形成于该导电基板的该底面。
13.一种半导体封装工艺，包括：
提供导电基板，该导电基板具有顶面以及相对于该顶面的底面，该导电基板的该顶面具有芯片接合区域；
形成图案化的第一金属镀层于该导电基板的该顶面，该第一金属镀层包括位于该芯片接合区域之外的多个第一引脚金属图案以及位于该芯片接合区域之外的多个接垫金属图案；
形成图案化的第二金属镀层于该导电基板的该底面；
形成图案化的光致抗蚀剂层于该导电基板的该顶面，该光致抗蚀剂层包括位于该芯片接合区域之外的多个第一引脚光致抗蚀剂图案、位于该芯片接合区域之外的多个接垫光致抗蚀剂图案、位于该芯片接合区域内的多个第二引脚光致抗蚀剂图案以及分别连接于该多个第二引脚光致抗蚀剂图案以及该多个接垫光致抗蚀剂图案之间的多个重布线路光致抗蚀剂图案；
以该光致抗蚀剂层为掩模来半蚀刻该导电基板，以在该导电基板未被该光致抗蚀剂层覆盖的区域上形成凹陷；
移除该光致抗蚀剂层；
接合芯片至该导电基板的该芯片接合区域，该芯片通过多条焊线分别连接该芯片与该多个接垫金属图案以及分别连接该芯片与该多个第一引脚金属图案；
形成封装胶体于该导电基板的该顶面上，以使该封装胶体包封该芯片以及该多条焊线，且该封装胶体填满该凹陷；以及
以该第二金属镀层为掩模来蚀刻该导电基板，以形成位于该芯片接合区域之外的多个第一引脚、位于该芯片接合区域之外的多个接垫、位于该芯片接合区域内的多个第二引脚以及分别连接于该多个第二引脚以及该多个接垫之间的多条重布线路。
14.如权利要求13所述的半导体封装工艺，其中形成图案化的该第一金属镀层的方法包括：
形成第一图案化掩模于该导电基板的该顶面上；以及
电镀形成该第一金属镀层于该顶面被该第一图案化掩模所暴露的区域上。
15.如权利要求13所述的半导体封装工艺，其中形成图案化的该第二金属镀层的方法包括：
形成第二图案化掩模于该导电基板的该底面上；以及
电镀形成该第二金属镀层于该底面被该第二图案化掩模所暴露的区域上。
16.如权利要求13所述的半导体封装工艺，其中图案化的该第二金属镀层是在形成该封装胶体于该导电基板的该顶面之后，才被形成于该导电基板的该底面。
17.一种半导体封装工艺，包括：
提供导电基板，该导电基板具有顶面以及相对于该顶面的底面，该导电基板的该顶面具有芯片接合区域；
形成图案化的第一金属镀层于该导电基板的该顶面，该第一金属镀层包括位于该芯片接合区域之外的多个第一引脚金属图案以及位于该芯片接合区域之外的多个接垫金属图案；
形成图案化的第二金属镀层于该导电基板的该底面；
形成图案化的光致抗蚀剂层于该导电基板的该顶面，该光致抗蚀剂层包括位于该芯片接合区域之外的多个第一引脚光致抗蚀剂图案、位于该芯片接合区域之外的多个接垫光致抗蚀剂图案、位于该芯片接合区域内的多个第二引脚光致抗蚀剂图案以及分别连接于该多个第二引脚光致抗蚀剂图案以及该多个接垫光致抗蚀剂图案之间的多个重布线路光致抗蚀剂图案；
以该光致抗蚀剂层为掩模来半蚀刻该导电基板，以在该导电基板未被该光致抗蚀剂层覆盖的区域上形成凹陷；
移除该光致抗蚀剂层；
形成填充材于该芯片接合区域内的该凹陷内；
接合芯片至该导电基板的该芯片接合区域，该芯片被放置于该填充材上，并且通过多条焊线分别连接该芯片与该多个接垫金属图案以及分别连接该芯片与该多个第一引脚金属图案；
形成封装胶体于该导电基板的该顶面上，以使该封装胶体包封该芯片以及该多条焊线，且该封装胶体填满该凹陷的其余部分；以及
以该第二金属镀层为掩模来蚀刻该导电基板，以形成位于该芯片接合区域之外的多个第一引脚、位于该芯片接合区域之外的多个接垫、位于该芯片接合区域内的多个第二引脚以及分别连接于该多个第二引脚以及该多个接垫之间的多条重布线路。
18.如权利要求17所述的半导体封装工艺，其中形成该填充材的方法包括贴附干膜于该芯片接合区域上或是在该芯片接合区域进行点胶。
19.如权利要求17所述的半导体封装工艺，其中图案化的该第二金属镀层是在形成该封装胶体于该导电基板的该顶面之后，才被形成于该导电基板的该底面。
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