JP2008124470A - パターンフィルム及びその製造方法 - Google Patents

パターンフィルム及びその製造方法 Download PDF

Info

Publication number
JP2008124470A
JP2008124470A JP2007290946A JP2007290946A JP2008124470A JP 2008124470 A JP2008124470 A JP 2008124470A JP 2007290946 A JP2007290946 A JP 2007290946A JP 2007290946 A JP2007290946 A JP 2007290946A JP 2008124470 A JP2008124470 A JP 2008124470A
Authority
JP
Japan
Prior art keywords
pattern
film
patterns
array
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007290946A
Other languages
English (en)
Inventor
Ji-Yong Park
智▲庸▼ 朴
Si-Hoon Lee
始勳 李
Sang-Heui Lee
相▲喜▼ 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2008124470A publication Critical patent/JP2008124470A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0287—Programmable, customizable or modifiable circuits having an universal lay-out, e.g. pad or land grid patterns or mesh patterns
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09681—Mesh conductors, e.g. as a ground plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0108—Male die used for patterning, punching or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4084—Through-connections; Vertical interconnect access [VIA] connections by deforming at least one of the conductive layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract


【課題】 簡単な工程を通じて所望のパターンを得ることができるパターンフィルム及びその製造方法、パターンフィルムを有する印刷回路基板、及びパターンフィルムを有する半導体パッケージを提供する。
【解決手段】 パターンフィルム１００は、第１パターンアレイが内蔵された第１フィルム１１０、及び第１フィルム１１０上に配置され前記第１パターンアレイと部分的に重なる第２パターンアレイが内蔵された第２フィルム１２０を含む。第１及び第２パターンアレイを簡単な圧着方式を通じて互いに電気的に接続することができるので、パターンフィルム１００の製造時間及び費用が大幅減少される。従って、このようなパターンフィルム１００によって印刷回路基板及び半導体パッケージの価格も低くすることができる。
【選択図】 図１

Description

本発明はパターンフィルム及びその製造方法に関し、より具体的には導電性パターンが内蔵されたパターンフィルム、このようなパターンフィルムを製造する方法、このようなパターンフィルムを有する印刷回路基板、及びこのようなパターンフィルムを有する半導体パッケージに関する。
一般に、半導体基板に多数の半導体工程を行って複数個の半導体チップを形成する。その後、各半導体チップをマザーボードに実装するために、半導体基板に対してパッケージング工程を行う。
具体的には、半導体チップを印刷回路基板上に実装する。または、半導体チップと印刷回路基板を導電性バンプや導電性ワイヤーを利用して電気的に接続する。または、印刷回路基板にソルダーボールのような外部接続端子を実装する。従って、印刷回路基板は半導体チップとソルダーボールを電気的に接続させるための導電性パターンを有する。
導電性パターンを有する印刷回路基板の例が特許文献１、特許文献２、及び特許文献３に開示されている。
特開１９９５−３１２４６８号公報 特開１９９８−１９０１６４号公報 特開２００４−２２９８４号公報
導電性パターンを有する印刷回路基板を製造するための従来方法によると、基板上に薄い銅膜を形成する。銅膜上にフォトレジストパターンを形成する。フォトレジストパターンをエッチングマスクとして使用して銅膜をエッチングすることにより、銅膜パターンを形成する。その後、フォトレジストパターンを除去する。その後、銅膜パターンが露出されるようにソルダーレジスト膜を基板上に形成する。
前記のような従来の印刷回路基板の製造方法は、多様な工程を含むので、印刷回路基板の製造費用が非常に高いという問題がある。特に、銅膜を形成するための鍍金工程と銅膜パターンを形成するためのフォトリソグラフィ工程は長時間が所要され、費用も相当に高い。
本発明の目的は、簡単な工程を通じて所望のパターンを得ることができるパターンフィルムを提供することにある。
又、本発明の目的は、前記パターンフィルムを製造する方法を提供することにある。
又、本発明の目的は、前記パターンフィルムを有する印刷回路基板を提供することにある。
又、本発明の目的は、前記パターンフィルムを有する半導体パッケージを提供することにある。
本発明によるパターンフィルムは、第１パターンアレイが内蔵された第１フィルム、及び前記第１フィルム上に配置され前記第１パターンアレイと部分的に重なる第２パターンアレイが内蔵された第２フィルムを含む。
本発明の一態様によると、前記第１パターンアレイは第１間隔に配列された第１パターンを含み、前記第２パターンアレイは第２間隔に配列された第２パターンを含み、前記第２パターンのそれぞれは、前記隣り合う４つの第１パターンと部分的に重なることができる。又、前記第１パターンは前記第１間隔をおいて縦横方向に配列され、前記第２パターンは前記第２間隔をおいて縦横方向に配列されることができる。又、前記第１パターンと前記第２パターンは同じ形状を有することができる。反面、前記第１パターンと前記第２パターンは互いに異なる形状を有することもできる。
本発明の他の態様によると、前記第１及び第２フィルムは変形可能な絶縁物質を含む熱可塑性フィルムを含むことができる。前記第１パターンのうちの少なくとも１つは、前記第２パターンのうちの少なくとも１つと電気的に絶縁されることができる。又は、前記第１パターンの一部分は、前記第２パターンの一部分と電気的に接続されることができる。又、前記第１パターンのうちの少なくとも１つは、前記第２パターンの一部分と電気的に接続されている前記第１パターンの一部分と電気的に絶縁されることができる。
本発明によるパターンフィルムの製造方法によると、第１パターンアレイが内蔵された第１フィルム、及び第２パターンアレイが内蔵された第２フィルムを準備する。前記第２パターンアレイが前記第１パターンアレイに部分的に重なるように、前記第２フィルムを前記第１フィルム上に付着する。その後、前記第２フィルムを選択的に圧着して前記第１パターンアレイと前記第２パターンアレイのうちの所望の部分のみを電気的に接続させる。
本発明の一態様によると、前記第２フィルムを選択的に圧着する段階は、所望のパターン形状と対応する形状を有するパターンツールで前記第２フィルムを圧着する段階を含むことができる。
本発明の他の態様によると、前記電気的に接続された第１パターンアレイと第２パターンアレイを熱硬化させる段階を更に含むことができる。
本発明によるパターンフィルムを有する印刷回路基板は、基板、前記基板上に付着され第１パターンアレイが内蔵された第１フィルム及び前記第１フィルム上に付着され前記第１パターンアレイと部分的に接続された第２パターンアレイが内蔵された第２フィルムを有するパターンフィルム、及び前記電気的に接続された第１及び第２パターンアレイが露出されるように前記パターンフィルム上に形成された絶縁膜パターンを含む。
本発明によるパターンフィルムを有する半導体パッケージは、半導体チップ、第１パターンアレイが内蔵された第１フィルム及び前記第１フィルム上に付着され前記第１パターンアレイと部分的に接続され前記半導体チップと電気的に接続された第２パターンアレイが内蔵された第２フィルムを有するパターンフィルム、前記第１パターンアレイと電気的に接続された基板、及び前記基板に形成された外部接続端子を含む。
前記した本発明によると、第１及び第２パターンアレイが簡単な圧着方式を通じて互いに電気的に接続されることにより、パターンフィルムの製造時間及び費用が大幅減少される。従って、このようなパターンフィルムを有する印刷回路基板及び半導体パッケージの価格も低くすることができる。
以下、添付した図面を参照して本発明の好ましい実施例を詳細に説明する。
（第１実施例）
図１は本発明の第１実施例によるパターンフィルムを示す平面図で、図２は図１のＩＩ−ＩＩ’に沿って切断した断面図である。
図１及び図２を参照すると、本実施例によるパターンフィルム１００は第１フィルム１１０及び第２フィルム１２０を含む。
第１フィルム１１０は絶縁性材質である。又、第１フィルム１１０は圧着及び熱によって変形されることができる熱可塑性フィルムである。第１パターンアレイが第１フィルム１１０に内蔵される。第１パターンアレイは、縦横方向に沿って配列された第１パターン１１２を含む。
具体的に、第１パターン１１２は縦横方向に沿って第１間隔をおいて配列される。即ち、第１パターン１１２は電気的に絶縁されている。本実施例では、第１パターン１１２の縦横間隔は実質的に同じである。又は、第１パターン１１２の縦横間隔は互いに違うこともできる。又、本実施例で、第１パターン１１２の形状は長方形である。又は、第１パターン１１２は長方形以外にも三角形や五角形のような多角形でも良い。
第２フィルム１２０は第１フィルム１１０上に付着される。第２フィルム１２０も第１フィルム１１０と同様に絶縁性で、圧着及び熱によって変形されることができる熱可塑性フィルムである。第２パターンアレイが第２フィルム１２０に内蔵される。特に、第２パターンアレイは第１パターンアレイ上に部分的に重なる。
具体的に、第２パターンアレイは縦横方向に沿って配列された第２パターン１２２を含む。第２パターン１２２は、縦横方向に沿って第２間隔をおいて配列される。即ち、第２パターン１２２も電気的に絶縁されている。本実施例では、第１間隔と第２間隔は実質的に同じである。従って、第２パターン１２２の縦横間隔は実質的に同じである。又は、第１パターン１１２と同様に、第２パターン１２２の縦横間隔は互いに違うものとすることもできる。又、本実施例において、第２パターン１２２の形状は第１パターン１１２の形状及びサイズと同じ長方形である。又は、第２パターン１２２も長方形以外に三角形や五角形のような多角形でも良い。
前述したように、第２パターンアレイが第１パターンアレイ上に部分的に重なるので、第２パターン１２２のそれぞれは、隣り合う４つの第１パターン１１２と重なる。即ち、第２パターン１２２のそれぞれは、４つの第１パターン１１２間の中央部に位置する。本実施例において、第１及び第２パターン１１２、１２２が長方形なので、第２パターン１２２の４つの角のそれぞれが隣り合う４つの第１パターン１１２のそれぞれの角と部分的に重なる。従って、互いに重なる第１及び第２パターン１１２、１２２を簡単な圧着方式を通じて選択的に接続させると、互いに分離されていた第１パターン１１２が第２パターン１２２を介して互いに電気的に接続される。結果的に、電気的に接続された第１及び第２パターン１１２、１２２が所望のパターンを形成することになる。
図３から図９は、図１のパターンフィルムを製造する方法を順次に示す平面図及び断面図である。
図３を参照すると、第１パターンアレイが内蔵された第１フィルム１１０を準備する。第１パターンアレイは、縦横方向に沿って第１間隔をおいて配列された長方形の第１パターン１１２を含む。
図４を参照すると、第２パターンアレイが内蔵された第２フィルム１２０を準備する。第２パターンアレイは、縦横方向に沿って第２間隔をおいて配列された長方形の第２パターン１２２を含む。ここで、第１及び第２パターン１１２、１２２のサイズと形状は同じである。
図５を参照すると、第２フィルム１２０を第１フィルム１１０上に付着させる。特に、第２パターンアレイが第１パターンアレイに部分的に重なるように第２フィルム１２０を第１フィルム１１０上に付着させる。従って、第２パターン１２２のそれぞれは、隣り合う４つの第１パターン１１２間の中央部に位置することになり、第２パターン１２２のそれぞれの４つの角が隣り合う４つの第１パターン１１２のそれぞれの角と部分的に重なる。
第１パターン１１２と第２パターン１２２が部分的に重なっているが、第１パターン１１２と第２パターン１２２の間には絶縁性第１及び第２フィルム１１０、１２０が介在されている。従って、重なった第１パターン１１２と第２パターン１２２は電気的に接続されていない図１のパターンフィルム１００が完成される。パターンフィルム１００に所望のパターンを形成するために、次のような工程をパターンフィルム１００に対して行う。
図６を参照すると、所望のパターンの形状と対応する形状を有するパターンツール１３０で第２フィルム１２０を圧着する。
図７を参照すると、パターンツール１３０で圧着された第２パターン１２２は第１及び第２フィルム１１０、１２０を変形させながら隣り合う第１パターン１１２と電気的に接続される。一方、パターンツール１３０で圧着されない第１及び第２パターン１１２、１２２は電気的に分離されている状態である。
例えば、図８に示すように、パターンツール１３０で圧着された第２パターン１２２は隣り合う１つの第１パターン１１２と接続されることもできる。又は、圧着された第２パターン１２２は隣り合う２つから４つの第１パターン１１２と接続されることもできる。第１及び第２パターン１１２、１２２間の接続個数はパターンツール１３０の形状によって変わる。従って、所望のパターンの形状変更時には、これに対応する形状を有する他のパターンツールを使用してパターンフィルム１００に変更されたパターンを簡単な圧着方式で形成することができる。
付加的に、図９を参照すると、電気的に接続された第１及び第２パターン１１２、１２２が外部衝撃で分離されることを防止するために、電気的に接続された第１及び第２パターン１１２、１２２を熱硬化させる。
（第２実施例）
図１０は、本発明の第２実施例によるパターンフィルムを示す平面図である。
本実施例によるパターンフィルム１００ａは、第１及び第２パターンの形状を除いては、実施例１のパターンフィルム１００と実質的に同じ構成要素を含む。従って、同じ構成要素は同じ参照符号を付与し、同じ構成要素についての重複説明は省略する。
図１０を参照すると、本実施例によるパターンフィルム１００ａの第１及び第２パターン１１２ａ、１２２ａの形状は円形である。従って、円形の第２パターン１２２ａのそれぞれが隣り合う４つの円形の第１パターン１１２ａと部分的に重なる。
（第３実施例）
図１１は、本発明の第３実施例によるパターンフィルムを示す平面図である。
本実施例によるパターンフィルム１００ｂは、第１及び第２パターンの形状を除いては、実施例１のパターンフィルム１００と実質的に同じ構成要素を含む。従って、同じ構成要素は同じ参照符号を付与し、同じ構成要素についての重複説明は省略する。
図１１を参照すると、本実施例によるパターンフィルム１００ｂの第１及び第２パターン１１２ｂ、１２２ｂの形状は楕円形である。従って、楕円形の第２パターン１２２ｂのそれぞれが隣り合う４つの楕円形の第１パターン１１２ｂと部分的に重なる。
（第４実施例）
図１２は、本発明の第４実施例によるパターンフィルムを示す平面図である。
本実施例によるパターンフィルム１００ｃは、第１及び第２パターンの形状を除いては、実施例１のパターンフィルム１００と実質的に同じ構成要素を含む。従って、同じ構成要素は同じ参照符号を付与し、同じ構成要素についての重複説明は省略する。
図１２を参照すると、本実施例によるパターンフィルム１００ｃの第１パターン１１２ｃは長方形で、第２パターン１２２ｃの形状は円形である。従って、円形の第２パターン１２２ｃのそれぞれが隣り合う４つの長方形の第１パターン１１２ｃと部分的に重なる。逆に、第１パターン１１２ｃが円形で、第２パターン１２２ｃが長方形でも良い。
（第５実施例）
図１３は、本発明の第５実施例によるパターンフィルムを示す平面図である。
本実施例によるパターンフィルム１００ｄは、第１及び第２パターンの形状を除いては、実施例１のパターンフィルム１００と実質的に同じ構成要素を含む。従って、同じ構成要素には同じ参照符号を付与し、同じ構成要素についての重複説明は省略する。
図１３を参照すると、本実施例によるパターンフィルム１００ｄの第１パターン１１２ｄは長方形で、第２パターン１２２ｄの形状は楕円形である。従って、楕円形の第２パターン１２２ｄのそれぞれが隣り合う４つの長方形の第１パターン１１２ｄと部分的に重なる。逆に、第１パターン１１２ｄが楕円形で、第２パターン１２２ｄが長方形でも良い。
（第６実施例）
図１４は、本発明の第６実施例によるパターンフィルムを示す平面図である。
本実施例によるパターンフィルム１００ｅは、第１及び第２パターンの形状を除いては、実施例１のパターンフィルム１００と実質的に同じ構成要素を含む。従って、同じ構成要素には同じ参照符号を付与し、同じ構成要素についての重複説明は省略する。
図１４を参照すると、本実施例によるパターンフィルム１００ｅの第１パターン１１２ｅは円形で、第２パターン１２２ｅの形状は楕円形である。従って、円形の第２パターン１２２ｅのそれぞれが隣り合う４つの楕円形の第１パターン１１２ｅと部分的に重なる。逆に、第１パターン１１２ｅが楕円形で、第２パターン１２２ｅが円形でも良い。
（第７実施例）
図１５は、本発明の第７実施例によるパターンフィルムを有する印刷回路基板を示す断面図である。
図１５を参照すると、本実施例による印刷回路基板２００は、基板２１０、パターンフィルム１００、及び絶縁膜パターン２２０を含む。ここで、パターンフィルム１００は実施例１で詳細に説明したので、ここでは重複説明しない。一方、実施例２から実施例６によるパターンフィルムが本実施例による印刷回路基板２００に適用されることもできる。
パターンフィルム１００が基板２１０上に付着される。具体的に、パターンフィルム１００の第１フィルム１１０が基板２１０上に付着される。絶縁膜パターン２２０はパターンフィルム１００の第２フィルム１２０上に形成される。特に、第１フィルム１１０に内蔵された第１パターン１１２と電気的に接続された第２フィルム１２０の第２パターン１２２が絶縁膜パターン２２０を通じて露出される。
（第８実施例）
図１６は、本発明の第８実施例によるパターンフィルムを有する半導体パッケージを示す断面図である。
図１６を参照すると、本実施例による半導体パッケージ３００は半導体チップ３１０、パターンフィルム１００、基板３２０、導電性ワイヤー３３０、導電部材３４０、及び外部接続端子３５０を含む。
パターンフィルム１００は、半導体チップ３１０と基板３２０との間に介在する。ここで、パターンフィルム１００は、実施例１で詳細に説明したので、ここでは重複説明しない。一方、実施例２から実施例６によるパターンフィルムが本実施例による半導体パッケージ３００に適用されることもできる。
半導体チップ３１０のパッド３１２とパターンフィルム１００の第２パターン１２２が導電性ワイヤー３３０を介して互いに電気的に接続される。ここで、第２パターン１２２は第１パターン１１２と電気的に接続されている。他の方案として、導電性バンプを利用して半導体チップ３１０のパッド３１２と第２パターン１２２を電気的に接続させることもできる。
ビアホールが基板３２０に貫通形成される。ビアホールは導電部材３４０で埋め立てられる。導電部材３４０の上端は第１パターン１１２と電気的に接続されており、下端は基板３２０を通じて露出されている。
外部接続端子３５０が導電部材３４０の露出された下端に実装される。外部接続端子３５０の例としてソルダーボールが挙げられる。
従って、半導体チップ３１０のパッド３１２は導電性ワイヤー３３０、第２パターン１２２、第１パターン１１２、及び導電部材３４０を通じて外部接続端子３５０と電気的に接続される。
なお、本実施例の半導体パッケージと異なる構造を有する半導体パッケージに本発明によるパターンフィルムが適用されることができるのは当業者にとっては自明な事実である。
（産業上の利用可能性）
前述したように、本発明によると、第１及び第２パターンの所望の部分のみを簡単な圧着方式を通じて電気的に接続させることができるので、所望のパターン形状を安い費用と短時間内に形成することができる。結果的に、印刷回路基板と半導体パッケージの製造費用と時間を大幅に減少させることができる。
以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
本発明の第１実施例によるパターンフィルムを示す模式図である。 図１のＩＩ−ＩＩ’に沿って切断した断面図である。 図１のパターンフィルムを製造する方法を示す模式図である。 図１のパターンフィルムを製造する方法を示す模式図である。 図１のパターンフィルムを製造する方法を示す模式図である。 図１のパターンフィルムを製造する方法を示す模式図である。 図１のパターンフィルムを製造する方法を示す模式図である。 図１のパターンフィルムを製造する方法を示す模式図である。 図１のパターンフィルムを製造する方法を示す模式図である。 本発明の第２実施例によるパターンフィルムを示す模式図である。 本発明の第３実施例によるパターンフィルムを示す模式図である。 本発明の第４実施例によるパターンフィルムを示す模式図である。 本発明の第５実施例によるパターンフィルムを示す模式図である。 本発明の第６実施例によるパターンフィルムを示す模式図である。 本発明の第７実施例によるパターンフィルムを有する印刷回路基板を示す断面図である。 本発明の第８実施例によるパターンフィルムを有する半導体パッケージを示す断面図である。
符号の説明
１１０：第１フィルム、１１２：第１パターン、１２０：第２フィルム、１２２：第２パターン

Claims (25)

  1. 第１パターンアレイが内蔵された第１フィルムと、
    前記第１フィルム上に配置され、前記第１パターンアレイと部分的に重なる第２パターンアレイが内蔵された第２フィルムと、を含むパターンフィルム。
  2. 前記第１パターンアレイは、第１間隔をおいて配列された第１パターンを含み、前記第２パターンアレイは第２間隔をおいて配列された第２パターンを含み、前記第２パターンのうち、少なくとも１つは前記隣り合う少なくとも２つの第１パターンと部分的に重なることを特徴とする請求項１記載のパターンフィルム。
  3. 前記第２パターンのそれぞれは、前記４つの隣り合う第１パターンと部分的に重なることを特徴とする請求項２記載のパターンフィルム。
  4. 前記第１パターンは前記第１間隔をおいて縦横方向に配列され、前記第２パターンは前記第２間隔をおいて縦横方向に配列されることを特徴とする請求項２記載のパターンフィルム。
  5. 前記第１間隔と前記第２間隔は、同じであることを特徴とする請求項４記載のパターンフィルム。
  6. 前記第１パターンと前記第２パターンは、同じ形状を有することを特徴とする請求項２記載のパターンフィルム。
  7. 前記第１パターンと前記第２パターンは、多角形、円形、又は楕円形であることを特徴とする請求項６記載のパターンフィルム。
  8. 前記第１パターンと前記第２パターンは、互いに異なる形状を有することを特徴とする請求項２記載のパターンフィルム。
  9. 前記第１パターンは多角形で、前記第２パターンは円形又は楕円形であることを特徴とする請求項８記載のパターンフィルム。
  10. 前記第１パターンは円形で、前記第２パターンは楕円形であることを特徴とする請求項８記載のパターンフィルム。
  11. 前記第１及び第２フィルムは、熱可塑性フィルムを含むことを特徴とする請求項１記載のパターンフィルム。
  12. 前記第１パターンのうちの少なくとも１つは、前記第２パターンのうちの少なくとも１つと電気的に絶縁されていることを特徴とする請求項１１記載のパターンフィルム。
  13. 前記第１パターンの一部分は、前記第２パターンの一部分と電気的に接続されていることを特徴とする請求項１１記載のパターンフィルム。
  14. 前記第１パターンのうちの少なくとも１つは、前記第２パターンの一部分と電気的に接続されている前記第１パターンの一部分と電気的に絶縁されていることを特徴とする請求項１３記載のパターンフィルム。
  15. 縦横方向に沿って配列された第１パターンが内蔵された第１フィルムと、
    前記第１フィルム上に配置され、前記第１パターン間の間隔と同じ間隔に縦横方向に沿って配列された第２パターンが内蔵され、前記第２パターンのそれぞれは、前記隣り合う４つの第１パターンと部分的に重なる第２フィルムを含むパターンフィルム。
  16. 前記第１パターンと前記第２パターンは、長方形であることを特徴とする請求項１５記載のパターンフィルム。
  17. 前記第１パターンと前記第２パターンは、変更可能な絶縁物質を含むことを特徴とする請求項１５記載のパターンフィルム。
  18. 前記第１パターンのうちの少なくとも１つは、前記第２パターンのうちの少なくとも１つと電気的に絶縁されていることを特徴とする請求項１７記載のパターンフィルム。
  19. 前記第１パターンの一部分は、前記第２パターンの一部分と電気的に接続されていることを特徴とする請求項１７記載のパターンフィルム。
  20. 前記第１パターンのうちの少なくとも１つは、前記第２パターンの一部分と電気的に接続されている前記第１パターンの一部分と電気的に絶縁されていることを特徴とする請求項１９記載のパターンフィルム。
  21. 第１パターンアレイが内蔵された第１フィルム、及び第２パターンアレイが内蔵された第２フィルムを準備する段階と、
    前記第２パターンアレイが前記第１パターンアレイに部分的に重なるように前記第２フィルムを前記第１フィルム上に付着する段階と、
    前記第２フィルムを選択的に圧着して、前記第１パターンアレイと前記第２パターンアレイの中の所望する部分のみを電気的に接続させる段階と、を含むパターンフィルムの製造方法。
  22. 前記第２フィルムを選択的に圧着する段階は、所望のパターン形状と対応する形状を有するパターンツールで前記第２フィルムを圧着する段階を含むことを特徴とする請求項２１記載のパターンフィルムの製造方法。
  23. 前記電気的に接続された第１パターンアレイと第２パターンアレイを熱硬化させる段階を更に含むことを特徴とする請求項２１記載のパターンフィルムの製造方法。
  24. 基板と、
    前記基板上に付着され第１パターンアレイが内蔵された第１フィルム、及び前記第１フィルム上に付着され前記第１パターンアレイと部分的に接続された第２パターンアレイが内蔵された第２フィルムを有するパターンフィルムと、
    前記電気的に接続された第１及び第２パターンアレイが露出されるように前記パターンフィルム上に形成された絶縁膜パターンと、を含むパターンフィルムを有する印刷回路基板。
  25. 半導体チップと、
    第１パターンアレイが内蔵された第１フィルム、及び前記第１フィルム上に付着され前記第１パターンアレイと部分的に接続され前記半導体チップと電気的に接続された第２パターンアレイが内蔵された第２フィルムを有するパターンフィルムと、
    前記第１パターンアレイと電気的に接続された基板と、
    前記基板に形成された外部接続端子と、を含むパターンフィルムを有する半導体パッケージ。
JP2007290946A 2006-11-14 2007-11-08 パターンフィルム及びその製造方法 Pending JP2008124470A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060112074A KR100807235B1 (ko) 2006-11-14 2006-11-14 패턴 필름, 패턴 필름의 제조 방법, 패턴 필름을 갖는인쇄회로기판 및 반도체 패키지

Publications (1)

Publication Number Publication Date
JP2008124470A true JP2008124470A (ja) 2008-05-29

Family

ID=39368445

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007290946A Pending JP2008124470A (ja) 2006-11-14 2007-11-08 パターンフィルム及びその製造方法

Country Status (5)

Country Link
US (1) US20080111254A1 (ja)
JP (1) JP2008124470A (ja)
KR (1) KR100807235B1 (ja)
CN (1) CN101184360A (ja)
TW (1) TW200835422A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107690227A (zh) * 2016-08-05 2018-02-13 深圳光启高等理工研究院 传感器装置及制造传感器装置的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101657074B (zh) * 2008-08-19 2011-07-27 富葵精密组件(深圳)有限公司 电路板及电路板的制作方法
USD758372S1 (en) 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
USD729808S1 (en) * 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD780763S1 (en) * 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) * 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface
KR102472641B1 (ko) * 2015-11-30 2022-11-30 삼성디스플레이 주식회사 터치 패널

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980056163A (ko) 1996-12-28 1998-09-25 김영환 패턴 필름 및 이를 이용한 반도체 패키지
US6664028B2 (en) * 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP2002270997A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 配線基板の製造方法
JP2002299826A (ja) * 2001-03-30 2002-10-11 Toshiba Chem Corp 多層プリント配線基板、半導体装置、及び、これらの製造方法
US7255805B2 (en) * 2004-01-12 2007-08-14 Hewlett-Packard Development Company, L.P. Photonic structures, devices, and methods
KR100716809B1 (ko) 2005-02-28 2007-05-09 삼성전기주식회사 이방전도성필름을 이용한 인쇄회로기판 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107690227A (zh) * 2016-08-05 2018-02-13 深圳光启高等理工研究院 传感器装置及制造传感器装置的方法

Also Published As

Publication number Publication date
US20080111254A1 (en) 2008-05-15
TW200835422A (en) 2008-08-16
KR100807235B1 (ko) 2008-02-28
CN101184360A (zh) 2008-05-21

Similar Documents

Publication Publication Date Title
US20220051973A1 (en) Semiconductor package and manufacturing method thereof
KR100266637B1 (ko) 적층형볼그리드어레이반도체패키지및그의제조방법
JP2008124470A (ja) パターンフィルム及びその製造方法
US20140252613A1 (en) Semiconductor device
TWI466265B (zh) 積層型封裝體及其製造方法
CN110875291B (zh) 基板组件、半导体封装件和制造该半导体封装件的方法
JP2005026680A (ja) 積層型ボールグリッドアレイパッケージ及びその製造方法
JP2007027287A (ja) 半導体装置およびその製造方法
JP2002076057A5 (ja)
JP2007287922A (ja) 積層型半導体装置及びその製造方法
JP2005203497A (ja) 半導体装置およびその製造方法
TWM382576U (en) Leadless integrated circuit package having high density contacts
JP2013535825A (ja) エリアアレイユニットコネクタを備えるスタック可能モールド超小型電子パッケージ
US20080265411A1 (en) Structure of packaging substrate and method for making the same
US9324633B2 (en) Multi-level package assembly having conductive vias coupled to chip carrier for each level and method for manufacturing the same
JP2002299512A (ja) 半導体装置及びその製造方法
KR100444228B1 (ko) 칩 패키지 및 그 제조방법
KR100401975B1 (ko) 칩 패키지 및 그 제조방법
KR100251868B1 (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
JP2006202997A (ja) 半導体装置およびその製造方法
US20070296082A1 (en) Semiconductor device having conductive adhesive layer and method of fabricating the same
JP3625714B2 (ja) 半導体装置
JPH1197827A (ja) プリント配線基板および電子部品が実装されたプリント配線基板
TWI447869B (zh) 晶片堆疊封裝結構及其應用
KR100251867B1 (ko) 리지드-플렉스(Rigid-Flex) 인쇄 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법