JPWO2004105454A1 - 配線基板の製造方法 - Google Patents

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Abstract

本発明は、絶縁層を介して配線パターンが積層して形成されるビルドアップ層と、コア基板とを各々別個に作成し、これらビルドアップ層とコア基板とを組み合わせて配線基板を作成する配線基板の製造方法であって、平板状に形成された支持体上に、支持体から分離可能にビルドアップ層を形成し、前記コア基板を、前記ビルドアップ層に形成された配線パターンと電気的に接続して、前記支持体上に形成されたビルドアップ層に接合した後、前記ビルドアップ層を前記支持体から分離することによりコア基板にビルドアップ層が接合された基板を形成して、配線基板とする。ビルドアップ層とコア基板とを別個に作成することによってビルドアップ層とコア基板の各々の特性を効果的に生かした配線基板として得られる。

Description

本発明は配線基板の製造方法に関し、より詳細には高密度、低熱膨張、高剛性を備えた配線基板の製造方法に関する。
図１２、１３はコア基板の両面にビルドアップ法により配線パターンを形成した配線基板の一般的な製造方法を示す。
図１２は、両面に配線パターンが形成されるコア基板２２の製造工程を示す。図１２Ａは、銅張り積層板からなる基板１０を示す。この基板１０は、ガラスクロス入りのエポキシ樹脂からなる基材１０ａの両面に銅箔１１を被着したものである。図１２Ｂは、基板１０にドリル加工を施し、貫通孔１２を形成した状態を示す。図１２Ｃは、基板１０の表裏面に形成される配線パターンの電気的導通をとるために、スルーホールめっき（銅めっき）を施した状態を示す。１４がスルーホールめっきによって形成された銅めっき層である。
図１２Ｄは、貫通孔１２を孔埋め用の樹脂１６によって充填した状態を示す。図１２Ｅは、次に、蓋めっきとして銅めっきを基板１０の表面に施した状態を示す。この蓋めっきにより、樹脂１６の端面を含む基板１０の両面の全面が銅めっき層１８によって被覆される。図１２Ｆは、基板１０の両面に被着している銅めっき層１８、１４および銅箔１１をエッチングして基板１０の両面に配線パターン２０を形成し、コア基板２２を形成した状態を示す。
図１３は、コア基板２２の両面に配線パターンを形成して配線基板を製造するまでの製造工程を示す。図１３Ａは、コア基板２２の両面にビルドアップ法によって配線パターン２４を形成した状態を示す。２６が絶縁層、２８が層間で配線パターン２４を電気的に接続するビアである。図１３Ｂは、ビルドアップ層の表面に感光性のソルダーレジスト３０を塗布し、露光および現像した状態を示す。図１３Ｃは、配線パターン２４の表面に、表面処理として無電解ニッケルめっきと無電解金めっきを施し、配線パターン２４の露出面を保護めっき３２によって被覆した状態を示す。図１３Ｄは、配線パターン２４の電極にはんだバンプ３４を形成し、コア基板２２の両面に配線パターン２４が積層して形成された配線基板３６を得た状態を示す。
こうして得られた配線基板３６は、基板１０の基材に剛性の高いガラスクロス入りの樹脂材を使用しているから、高剛性に形成することが可能である。しかしながら、コア基板２２を支持体としてビルドアップ法によって配線パターン２４を形成する方法では、コア基板２２に形成する貫通孔１２を一定間隔以下に配置することができないため、配線基板の高密度化が制約される。
また、配線基板を薄型に形成すると配線基板の電気的特性を改善することが可能であることから、最近は配線基板を薄型に形成することが求められている。しかしながら、配線基板を薄型にするためにコア基板を薄くしたとすると、薄いコア基板を搬送するために特殊な製造ラインが必要になるといった問題、コア基板を薄くすると基板全体としての剛性が低下するから、絶縁層や配線パターンを形成する加工工程で発生する応力によって基板の収縮やうねりといった変形が生じやすくなり、配線パターンを高密度に形成することが難しくなるという問題がある。また、コア基板を薄くすると、基板全体としての熱膨張係数が半導体チップの熱膨張係数からさらに隔たるようになり、配線基板に搭載された半導体チップとの間で熱応力が大きくあらわれるようになるという問題がある。配線基板の熱膨張係数を半導体チップの熱膨張係数に近づけるため、コア基板として半導体チップの熱膨張係数に近い低熱膨張係数の金属コアを使用することも考えられるが、この場合は、コア基板とビルドアップ層との間で熱応力が作用してビルドアップ層にクラックが生じるといった問題が生じる。
そこで、本発明はこれらの課題を解決すべくなされたものであり、その目的とするところは、半導体チップの高密度化、高集積化に対応して高密度に配線パターンを形成することができ、また基板の低熱膨張化を図ること、あるいは基板の高剛性化を図ることによって、半導体チップとの間での熱応力を抑制しあるいは熱応力に耐えることができる配線基板の製造方法を提供するにある。
本発明は、絶縁層を介して配線パターンが積層して形成されるビルドアップ層と、コア基板とを各々別個に作成し、これらビルドアップ層とコア基板とを組み合わせて配線基板を作成する配線基板の製造方法であって、平板状に形成された支持体上に、支持体から分離可能にビルドアップ層を形成し、前記コア基板を、前記ビルドアップ層に形成された配線パターンと電気的に接続して、前記支持体上に形成されたビルドアップ層に接合した後、前記ビルドアップ層を前記支持体から分離することによりコア基板にビルドアップ層が接合された基板を形成して、配線基板とすることを特徴とする。
本発明によれば、ビルドアップ層とコア基板とを別個に作成することから、ビルドアップ層はコア基板に形成される貫通孔の寸法精度等に制約されずに、高密度に配線パターンを形成することができる。また、コア基板は適宜材料および製造方法を選択して高剛性に形成することができる。ビルドアップ層とコア基板の各々の特性を効果的に生かすことによって、高密度、低熱膨張、高剛性を備えた配線基板を実現することができる。
また、コア基板の両面にビルドアップ層を形成してなる配線基板の製造方法において、前記ビルドアップ層を形成する際に、銅よりも小さな熱膨張係数を有する金属箔を、ビルドアップ層に形成される配線パターンと干渉しない配置でビルドアップ層に組み込むことを特徴とする。この方法によれば、ビルドアップ層に低熱膨張係数の金属箔を組み込むことによって、配線基板の熱膨張係数を下げることができ、半導体チップとの間で発生する熱応力を抑えた配線基板が得られる。
図１Ａ−Ｄは支持体の両面にビルドアップ層を形成する工程を示す説明図であり、図２Ａ、Ｂは支持体とビルドアップ層との積層体とコア基板とを接合する工程を示す説明図であり、図３Ａ−Ｄは積層体からコア基板とビルドアップ層との接合体を分離する工程を示す説明図であり、図４Ａ−Ｃはコア基板とビルドアップ層とからなる配線基板を形成する工程を示す説明図であり、図５は配線基板に半導体チップを搭載した半導体装置の構成を示す断面図であり、図６Ａ−Ｄは低熱膨張係数の金属箔をビルドアップ層に組み込む工程を示す説明図であり、図７Ａ−Ｃは金属箔を組み込んだ配線基板を形成する工程を示す説明図であり、図８Ａ−Ｃはビルドアップ層に金属箔を組み込む他の方法を示す説明図であり、図９Ａ−Ｃは金属箔を組み込んでビルドアップ層を形成する工程を示す説明図であり、図１０Ａ−Ｃは金属箔を組み込んだ配線基板を形成する工程を示す説明図であり、図１１は配線基板に半導体チップを搭載した半導体装置の構成を示す断面図であり、図１２Ａ−Ｆはコア基板を形成する従来方法を示す説明図であり、図１３Ａ−Ｄはコア基板の両面にビルドアップ層を形成した配線基板の製造工程を示す説明図である。
（実施形態１）
図１〜４は、本発明に係る配線基板の製造方法を示す説明図である。図１Ａは、本発明方法において特徴的な製造工程であり、支持体１００の両面に接着フィルム４０を介して、第１の金属層４１と第２の金属層４２を積層して被覆する工程を示す。
支持体１００はビルドアップ法によって配線パターンを形成するための支持材として使用するもので、ビルドアップ層を形成した際に収縮や反りといった変形が生じない十分な強度を備えている材料によって形成する。本実施形態では、支持体１００の基材１００ａとして０．３〜０．４ｍｍの厚さのガラスクロス入りエポキシ樹脂基板を使用し、この樹脂基板の両面に厚さ９μｍの銅箔１１を被着したものを支持体１００とした。この支持体１００は配線基板を多数個取りするため大判の平板状に形成したものを使用する。
接着フィルム４０は第１の金属層４１を支持体１００の表面に接着して固定する作用をなすとともに、第２の金属層４２の外周縁部を支持体１００に接着する作用をなす。このため、接着フィルム４０は支持体１００の両面を各々全面にわたって被覆するように設けるとともに、第１の金属層４１の外周縁の位置が第２の金属層４２の外周縁の位置よりも若干内側に位置するように、第１の金属層４１と第２の金属層４２の外形寸法を設定して接着する。
本実施形態においては、第１の金属層４１には厚さ１８μｍからなる銅箔を使用し、第２の金属層４２にはＣｒ、Ｔｉ、Ｎｉ等の銅をエッチングするエッチング液によって侵されない金属を中間バリア層として厚さ１８μｍの銅箔を貼り合わせたものを使用している。
図１Ｂは、支持体１００の両面で、接着フィルム４０を介して第１の金属層４１と第２の金属層４２を真空熱プレスした状態を示す。真空熱プレスとは、図１Ａに示すワーク全体を真空吸引しながら、接着フィルム４０を介して第１の金属層４１と第２の金属層４２を重ねて加熱および加圧する操作である。この真空熱プレスにより、第１の金属層４１は接着層４０ａを介して支持体１００の銅箔１１の表面に接着され、第２の金属層４２はその外周縁部で接着層４０ａを介して銅箔１１０に接着される。また、このときに、第１の金属層４１と第２の金属層４２とは互いに真空吸着する。真空吸着とは、第１の金属層４１と第２の金属層４２の真空吸着部分の真空が破れた場合に、第１の金属層４１と第２の金属層４２が剥離する吸着状態にあるということである。
図１Ｃは、第２の金属層４２の表面側の銅箔をエッチングして配線パターン４３を形成した状態を示す。第２の金属層４２には銅のエッチング液によっては侵されない中間バリア層４２ａが設けられているから、サブトラクト法によって銅箔をエッチングすることによって、容易に配線パターン４３を形成することができる。
図１Ｄは、次に、配線パターン４３が形成されている支持体１００の両面にビルドアップ法によって配線パターン４４を形成した状態を示す。４６が絶縁層、４８がビアである。本実施形態では、図のようにビア４８をフィルドビアとし、鉛直方向に柱状にビア４８が連なるように形成している。
図２は、支持体１００の両面にビルドアップ層６０が形成された積層体１２０の両面に、図１２に示した方法によって形成したコア基板２２を接合する工程を示す。前述したように、コア基板２２は基板１０にドリル加工等によって貫通孔を形成し、スルーホールめっきを施し、基板１０の両面に配線パターン２０を形成したものである。
５０は積層体１２０の両面にコア基板２２を接合するために使用するプリプレグである。プリプレグ５０にはビルドアップ層６０とコア基板２２とを電気的に接続するための導電性ペースト５２を収容する収容孔が形成され、この収容孔に導電性ペースト５２が充填されている。なお、プリプレグ５０にかえて熱可塑性樹脂等からなる接着性を有する接着用フィルムを使用することができ、導電性ペースト５２にかえてはんだ等の導電材を使用することも可能である。
積層体１２０の両面にプリプレグ５０とコア基板２２とを位置合わせし（図２Ａ）、プリプレグ５０を介して積層体１２０とコア基板２２とを接合する（図２Ｂ）。この接合操作により、導電性ペースト５２を介して積層体１２０の配線パターン４４とコア基板２２の配線パターン２０とが電気的に接続された状態になる。
図３は、積層体１２０とコア基板２２とを接合した接合体から、コア基板２２の片面にビルドアップ層６０が接合された基板１３０を分離する工程を示す。図３Ａは、積層体１２０とコア基板２２との接合体に対して、積層体１２０のコア部分である支持体１００の外周縁部を切断して、コア基板２２とビルドアップ層６０とを積層体１２０から分離した状態を示す。第１の金属層４１の外形線位置よりも若干内側に入った位置で接合体を切断することにより、第１の金属層４１と第２の金属層４２との間の真空吸着が破られ、第１の金属層４１と第２の金属層４２がその当接面から簡単に分離させることができる。ビルドアップ層６０はプリプレグ５０によってコア基板２２に接合しているから、図３Ｂに示すように、コア基板２２にビルドアップ層６０が接合された基板１３０が得られる。
次に、基板１３０の表面に露出している第２の金属層４２の銅箔４２ｂをエッチングによりすべて除去し（図３Ｃ）、銅箔４２ｂを除去することによって露出した中間バリア層４２ａもすべて除去する（図３Ｄ）。中間バリア層４２ａには銅のエッチング液によって侵されない金属を使用しているから、銅箔４２ｂあるいは中間バリア層４２ａは、各々選択的にエッチングして除去することができる。
図４は、コア基板２２に接合されたビルドアップ層６０の外面に接続電極を形成して配線基板を形成する工程を示す。図４Ａは、ビルドアップ層６０の外表面に感光性のソルダーレジスト５４を塗布し、露光および現像して接続電極を形成するためのランド部５６およびコア基板２２の下面の配線パターン２０を露出させた状態を示す。図４Ｂは、ランド部５６およびコア基板２２の下面の配線パターン２０の表面に無電解ニッケルめっきおよび無電解金めっきによる保護めっき５８を形成した状態、図４Ｃは、ランド部５６にはんだを印刷し、はんだリフローにより接続電極としてのはんだバンプ５９を形成した状態を示す。
図４Ｃは大判の基板の状態のものであり、この大判の基板を切断することによって個片の配線基板が得られる。
本実施形態の配線基板の製造方法は、配線基板の配線層となるビルドアップ層６０と配線基板のコアとなるコア基板２２とを別個に製作し、後工程でビルドアップ層６０とコア基板２２とを組み合わせて配線基板を形成するものである。このようにビルドアップ層６０とコア基板２２とを各々別個に独立した工程で作成する方法であれば、ビルドアップ層６０を形成する際には、コア基板２２の制約を受けることなく配線パターン４４を形成することが可能であり、高密度配線が可能なビルドアップ法の特徴を生かして配線パターン４４を形成することができる。一方、コア基板２２についても、基材として所要の剛性を備える素材や厚さを選択することができる。すなわち、本実施形態の配線基板の製造方法によれば、半導体チップを搭載する配線基板に求められる高密度化と高剛性化をともに満足する配線基板を確実に製造することが可能になる。
なお、上記実施形態においてはコア基板２２にスルーホールと配線パターン２０を形成したが、コア基板２２はスルーホールと配線パターンがないものであってもよい。したがって、プリプレグ５０に導電性ペースト５２等の導電材を設けなくてもよい。
図５は、上述した方法によって形成した配線基板７０に半導体チップ７２を搭載した半導体装置の例を示す。この半導体装置は、半導体チップ７２の搭載位置に合わせて素子搭載孔１０ｂを設けたコア基板２２を使用し、半導体チップ７２を搭載した直下に回路部品７４を搭載可能としたものである。コア基板２２にこのような素子搭載孔１０ｂを形成しておけば、キャパシター等の回路部品７４はビルドアップ層６０のみを介して半導体チップ７２と電気的に接続されることになり、この素子搭載孔１０ｂが形成された部分では配線基板は実質的に薄く形成されたこととなり、半導体チップ７２と回路部品７４とを接続する配線長を短くすることができ、高周波特性の優れた半導体装置として提供することが可能になる。
（実施形態２）
本実施形態は、図１２に示す方法によってコア基板１０を形成した後、低熱膨張係数を有する金属箔をビルドアップ層に組み込むことによって、半導体チップの熱膨張係数に近づけた配線基板を製造する方法に関するものである。
図６Ａは、コア基板２２の両面にビルドアップ層６０を形成した状態を示す。４４が配線パターン、４６が絶縁層、４８がビアである。
図６Ｂは、４２合金等の銅よりも小さな熱膨張係数を有する金属箔８０の片面に接着剤層８２が被着された接着剤付金属箔８４に、ドリル加工、レーザ加工、エッチング加工等により孔８４ａを形成した状態を示す。孔８４ａは接着剤付金属箔８４をビルドアップ層６０に接着した際に、ビルドアップ層６０に形成されている配線パターン４４と干渉しないように設ける。
図６Ｃは、コア基板２２に接着剤付金属箔８４を位置合わせした状態、図６Ｄは、コア基板２２に接着剤付金属箔８４を熱圧着して貼り付けた状態を示す。
図７Ａは、ビルドアップ層６０の表面に感光性のソルダーレジスト５４を塗布し、露光および現像してランド部５６を露出させた状態を示す。金属箔８０はソルダーレジスト５４に被覆されてビルドアップ層６０に組み込まれる。図７Ｂは、ランド部５６およびコア基板２２の下面の配線パターン４４の露出面を保護めっき５８によって被覆した状態を示す。図７Ｃは、ランド部５６にはんだを印刷し、はんだリフローによってはんだバンプ５９を形成して配線基板とした状態を示す。
本実施形態の配線基板は、コア基板２２の両面に形成されたビルドアップ層６０に低熱膨張係数を有する金属箔８０が組み込まれていることによって、ビルドアップ層６０の熱膨張係数を引き下げるとともに、配線基板全体としての熱膨張係数を半導体チップの熱膨張係数に近づけたものである。本実施形態ではビルドアップ層６０の最外層に、低熱膨張係数を有する金属箔８０を配置する構成としている。金属箔８０を１層のみビルドアップ層６０に組み込む場合は、このようにビルドアップ層６０の最外層に組み込む方法が効果的である。
図８〜１０は、ビルドアップ層６０の中間層に低熱膨張係数を有する金属箔８０を組み込んだ配線基板を製造する方法を示す。
図８Ａは、コア基板２２の両面にビルドアップ層６０を中途層まで形成した状態を示す。低熱膨張係数を有する金属箔８０を備えた接着剤付金属箔８４を、ビルドアップ層６０を形成したコア基板２２の両面に位置合わせし（図８Ｂ）、コア基板２２の両面に接着剤付金属箔８４を貼り付ける（図８Ｃ）。接着剤付金属箔８４を貼り付ける際に、接着剤層８２を既設のビルドアップ層６０に向けて貼り付けることによって、接着剤層８２を介して金属箔８０が接着される。
図９Ａは、フォトリソグラフィー法によって最外面の金属箔８０をエッチングして所定のパターンに形成した状態を示す。８０ａがパターニングされた金属箔である。図９Ｂは、金属箔８０ａが形成されている層の表面を絶縁樹脂によって被覆して絶縁層４６を形成した状態を示す。金属箔８０ａと絶縁層４６ａとの密着性を良好にするため、金属箔８０ａの表面に粗化処理を施してもよい。図９Ｃは、ビルドアップ法により下層の配線パターン４４と電気的に接続するように上層の配線パターン４４を形成した状態を示す。この工程では、接着剤層８２と絶縁層４６ａが配線層間に設けられた絶縁層になる。金属箔８０ａは層間で配線パターン４４を電気的に接続するビア４８の配置を妨げないようなパターンに形成されている。
図１０Ａは、ビルドアップ層６０の表面に感光性のソルダーレジスト５４を塗布し、露光および現像してランド部５６を露出させた工程、図１０Ｂは、ランド部５６および配線パターン４４の露出部に保護めっき５８を設ける工程、図１０Ｃは、ランド部５６にはんだを印刷し、はんだリフローによってはんだバンプ５９を形成して配線基板を形成する工程を示す。
本実施形態の配線基板の製造方法によれば、ビルドアップ層６０の中間層に低熱膨張係数を有する金属箔８０ａが組み込まれた配線基板を製造することができる。このように、ビルドアップ層６０の中間層に金属箔８０ａを組み込むことによっても、配線基板全体としての熱膨張係数を半導体チップの熱膨張係数に近づけることが可能である。なお、ビルドアップ層６０に組み込む金属箔８０は１層に限らず、複数層に設けることができる。
これらの配線基板の製造方法では、コア基板２２の両面にビルドアップ層６０を形成する際に、ビルドアップ法と同様な方法によって低熱膨張係数を有する金属箔８０を埋設させることができ、ビルドアップによって配線パターンを形成する工程に金属箔８０を組み込む工程を組み入れて配線基板を製造することができるという利点がある。
図１１は、低熱膨張係数を有する金属箔８０を組み込んだ配線基板に半導体チップ７２を搭載した半導体装置の例を示す。図示した配線基板はビルドアップ層６０の最外層に金属箔８０を組み込んだものである。低熱膨張係数の金属箔８０を組み込むことによって配線基板の熱膨張係数を半導体チップの熱膨張係数に近づけることができ、半導体チップと配線基板との間で生じる熱応力を抑えることができ、信頼性の高い半導体装置として提供することが可能となる。

Claims (8)

  1. 絶縁層を介して配線パターンが積層して形成されるビルドアップ層と、コア基板とを各々別個に作成し、これらビルドアップ層とコア基板とを組み合わせて配線基板を作成する配線基板の製造方法であって、
    平板状に形成された支持体上に、支持体から分離可能にビルドアップ層を形成し、
    前記コア基板を、前記ビルドアップ層に形成された配線パターンと電気的に接続して、前記支持体上に形成されたビルドアップ層に接合した後、
    前記ビルドアップ層を前記支持体から分離することによりコア基板にビルドアップ層が接合された基板を形成して、配線基板とすることを特徴とする配線基板の製造方法。
  2. 支持体上に金属層を真空吸着して該金属層の上にビルドアップ層を形成し、
    コア基板を前記ビルドアップ層に接合した後、前記金属層と支持体との真空を破ることにより、前記支持体から前記金属層とともにコア基板にビルドアップ層が接合された基板を分離することを特徴とする請求項１記載の配線基板の製造方法。
  3. 支持体上に接着層を介して第１の金属層を接着し、該第１の金属層に第２の金属層を真空吸着し、
    該第２の金属層の上にビルドアップ層を形成し、
    コア基板をビルドアップ層に接合した後、前記第１の金属層と第２の金属層との間の真空を破ることにより、前記第１の金属層から前記第２の金属層とともにコア基板にビルドアップ層が接合された基板を分離することを特徴とする請求項１記載の配線基板の製造方法。
  4. 第１の金属層よりも大判に形成された第２の金属層を使用し、第１の金属層に第２の金属層を真空吸着するとともに、第２の金属層の外周縁部を接着層を介して支持板に接着し、
    前記第２の金属層の上にビルドアップ層を形成し、
    コア基板をビルドアップ層に接合して積層体を形成した後、
    前記第１の金属層の外周縁よりも内側位置で前記積層体を切断して、前記第１の金属層と第２の金属層との間の真空を破ることにより、前記第１の金属層から前記第２の金属層とともにコア基板にビルドアップ層が接合された基板を分離することを特徴とする請求項３記載の配線基板の製造方法。
  5. 電気的絶縁性を有するフィルムに貫通孔が設けられ、該貫通孔に導電材が充填された接着用フィルムを用いて、前記コア基板を前記支持体上に形成されたビルドアップ層に接合することにより、
    前記コア基板と前記ビルドアップ層とを電気的に接続して接合することを特徴とする請求項１記載の配線基板の製造方法。
  6. ビルドアップ層を挟んで半導体チップの搭載位置に対向する位置に回路部品を搭載する素子搭載孔が設けられたコア基板を用いることを特徴とする請求項１記載の配線基板の製造方法。
  7. コア基板の両面にビルドアップ層を形成してなる配線基板の製造方法において、
    前記ビルドアップ層を形成する際に、銅よりも小さな熱膨張係数を有する金属箔を、ビルドアップ層に形成される配線パターンと干渉しない配置でビルドアップ層に組み込むことを特徴とする配線基板の製造方法。
  8. 金属箔の片面に接着剤層が被着された接着剤付金属箔をビルドアップ層に積層することにより、ビルドアップ層に金属箔を組み込むことを特徴とする請求項７記載の配線基板の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4844391B2 (ja) * 2004-05-21 2011-12-28 日本電気株式会社 半導体装置並びに配線基板及びその製造方法
JP2007027255A (ja) * 2005-07-13 2007-02-01 Fujitsu Ltd 半導体実装基板及びその製造方法
JP4072176B2 (ja) 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP4897281B2 (ja) * 2005-12-07 2012-03-14 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2007335698A (ja) * 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法
JP2007335700A (ja) * 2006-06-16 2007-12-27 Fujitsu Ltd 配線基板の製造方法
KR100969412B1 (ko) * 2008-03-18 2010-07-14 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
US9230899B2 (en) 2011-09-30 2016-01-05 Unimicron Technology Corporation Packaging substrate having a holder, method of fabricating the packaging substrate, package structure having a holder, and method of fabricating the package structure
CN103066048B (zh) * 2011-10-21 2015-11-25 欣兴电子股份有限公司 具有支撑体的封装基板、封装结构及其制法
JP5413693B2 (ja) * 2012-02-06 2014-02-12 日立化成株式会社 回路形成用支持基板、及び半導体素子搭載用パッケージ基板の製造方法
JP6054080B2 (ja) * 2012-07-20 2016-12-27 新光電気工業株式会社 支持体及びその製造方法、配線基板の製造方法、電子部品装置の製造方法、配線構造体
JP2014086651A (ja) * 2012-10-26 2014-05-12 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
US20140376195A1 (en) * 2013-06-25 2014-12-25 Qinglei Zhang Methods of forming dual sided coreless package structures with land side capacitor
JP2015035496A (ja) * 2013-08-09 2015-02-19 イビデン株式会社 電子部品内蔵配線板の製造方法
US9558790B1 (en) 2016-03-24 2017-01-31 HGST Netherlands B.V. Hermetic sealing with high-speed transmission for hard disk drive
WO2018123480A1 (ja) * 2016-12-28 2018-07-05 タツタ電線株式会社 放熱基板、放熱回路構成体、及びその製造方法
US10626646B1 (en) 2019-05-21 2020-04-21 Ford Global Technologies, Llc Self-contained door hinge release

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6433945A (en) 1987-07-29 1989-02-03 Hitachi Chemical Co Ltd Wiring board for mounting semiconductor element
JPH0614594B2 (ja) * 1988-08-31 1994-02-23 三井金属鉱業株式会社 リジッドフレキシブルプリント配線板の製造方法
JPH0382193A (ja) * 1989-08-25 1991-04-08 Hitachi Chem Co Ltd マルチワイヤー配線板の製造方法
JPH07106769A (ja) * 1993-10-08 1995-04-21 Ibiden Co Ltd 電子部品搭載用多層基板の製造方法
USRE43509E1 (en) * 1996-12-19 2012-07-17 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
US5798563A (en) * 1997-01-28 1998-08-25 International Business Machines Corporation Polytetrafluoroethylene thin film chip carrier
JP3724954B2 (ja) * 1997-08-29 2005-12-07 株式会社東芝 電子装置および半導体パッケージ
US7059049B2 (en) * 1999-07-02 2006-06-13 International Business Machines Corporation Electronic package with optimized lamination process
JP2001026747A (ja) 1999-07-13 2001-01-30 Kansai Paint Co Ltd 有機溶剤系塗料組成物及びその塗膜を形成する方法
JP2001237512A (ja) * 1999-12-14 2001-08-31 Nitto Denko Corp 両面回路基板およびこれを用いた多層配線基板ならびに両面回路基板の製造方法
US6497943B1 (en) * 2000-02-14 2002-12-24 International Business Machines Corporation Surface metal balancing to reduce chip carrier flexing
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
JP2002043500A (ja) 2000-05-17 2002-02-08 Ngk Spark Plug Co Ltd 配線基板
JP2002185139A (ja) * 2000-12-15 2002-06-28 Ibiden Co Ltd プリント配線板及びその製造方法
JP4863557B2 (ja) 2001-03-07 2012-01-25 イビデン株式会社 多層プリント配線板の製造方法
TW564533B (en) * 2002-10-08 2003-12-01 Siliconware Precision Industries Co Ltd Warpage-preventing substrate
JP3811680B2 (ja) * 2003-01-29 2006-08-23 富士通株式会社 配線基板の製造方法

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