JP6763447B2 - 薄膜キャパシタ及び薄膜キャパシタが埋め込まれた多層回路基板 - Google Patents

薄膜キャパシタ及び薄膜キャパシタが埋め込まれた多層回路基板 Download PDF

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Description

本発明は薄膜キャパシタ及びこれが埋め込まれた多層回路基板に関し、特に、フィデューシャルマークを有する薄膜キャパシタ及びこれが埋め込まれた多層回路基板に関する。
ＩＣが搭載される回路基板には、通常、ＩＣに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。
しかしながら、近年においては、多数の積層セラミックチップコンデンサを搭載するための回路基板上のスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある（特許文献１）。
特許文献１に記載された薄膜キャパシタは、出荷前の選別試験においてプローブを当てるための測定用電極を備えている。
特開２０１４−３１６７号公報
しかしながら、特許文献１においては、測定用電極を形成するための工程が必要であることから、製造工程数が増加するという問題があった。
したがって、本発明は、プローブを当てるための測定用電極を専用に設ける必要のない薄膜キャパシタ及びこれが埋め込まれた多層回路基板を提供することを目的とする。
本発明による薄膜キャパシタは、下部電極層と、上部電極層と、下部電極層と上部電極層の間に位置する誘電体層とを備え、上部電極層は、下部電極層に接続されることなく誘電体層を介して下部電極層と対向する第１の容量電極部と、誘電体層を貫通して下部電極層に接続されるフィデューシャルマーク部とを有することを特徴とする。
本発明によれば、実装時のアライメントに用いるフィデューシャルマーク部が下部電極層に接続されていることから、フィデューシャルマーク部にプローブを当てることによって出荷前の選別試験を行うことができる。これにより、専用の測定用電極を設ける必要がなくなることから、薄膜キャパシタの製造工程数が増加することがない。
本発明において、上部電極層は、外周部に位置するキープアウト領域と、キープアウト領域に囲まれた有効領域とを有し、フィデューシャルマーク部の少なくとも一部は、キープアウト領域に配置されていても構わない。これによれば、多層回路基板に埋め込んだ際にビア導体を接続できないキープアウト領域を有効に活用することが可能となる。
この場合、上部電極層は、有効領域に配置され、誘電体層を貫通して下部電極層に接続される第２の容量電極部をさらに有し、フィデューシャルマーク部にはプローブ痕が存在し、第２の容量電極部にはプローブ痕が存在しなくても構わない。これによれば、第２の容量電極部にプロービングのダメージが加わることがないため、信頼性を高めることが可能となる。
本発明による多層回路基板は、上記の薄膜キャパシタが埋め込まれた多層回路基板であって、第１の容量電極部に接続された第１のビア導体と、第２の容量電極部に接続された第２のビア導体を備えることを特徴とする。
本発明によれば、プローブ痕のない部分にビア導体を接続することができるため、信頼性を高めることが可能となる。この場合、フィデューシャルマーク部は、ビア導体に接続されることなく、全面が層間絶縁膜で覆われていても構わない。
このように、本発明によれば、プローブを当てるための測定用電極を専用に設ける必要のない薄膜キャパシタ及びこれが埋め込まれた多層回路基板を提供することができる。
図１は、本発明の好ましい実施形態による薄膜キャパシタ１の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は、（ａ）に示すＡ−Ａ線に沿った略断面図である。 図２は、薄膜キャパシタ１を出荷する前の選別試験の様子を説明するための模式図である。 図３は、プロービングによって形成されるプローブ痕４１の位置を示す略平面図である。 図４は、薄膜キャパシタ１が埋め込まれた多層回路基板５０の構造を説明するための模式的な断面図である。 図５は、第１の変形例による薄膜キャパシタ２の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は、（ａ）に示すＡ−Ａ線に沿った略断面図である。 図６は、第２の変形例による薄膜キャパシタ３の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は、（ａ）に示すＡ−Ａ線に沿った略断面図である。 図７は、フィデューシャルマーク部２３の平面形状のいくつかのバリエーションを示す図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図１は、本発明の好ましい実施形態による薄膜キャパシタ１の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は、（ａ）に示すＡ−Ａ線に沿った略断面図である。
図１に示すように、本実施形態による薄膜キャパシタ１は、下部電極層１０と、上部電極層２０と、下部電極層１０と上部電極層２０の間に位置する誘電体層３０とを備える。下部電極層１０は、薄膜キャパシタ１の基材となる部分であり、例えばニッケル（Ｎｉ）からなる。上部電極層２０は、例えばニッケル（Ｎｉ）と銅（Ｃｕ）の積層膜からなる。誘電体層３０は、例えばチタン酸バリウムなどペロブスカイト構造を有するセラミック材料からなる。
上部電極層２０はパターニングされており、これによって、第１の容量電極部２１、第２の容量電極部２２及びフィデューシャルマーク部２３に分離されている。第２の容量電極部２２及びフィデューシャルマーク部２３の平面形状はいずれも円形である。第１の容量電極部２１は、下部電極層１０に接続されることなく誘電体層３０を介して下部電極層１０と対向する部分である。したがって、下部電極層１０と第１の容量電極部２１は、一対のキャパシタ電極を構成する。第２の容量電極部２２は、誘電体層３０を貫通して下部電極層１０に接続されている。したがって、第２の容量電極部２２は、下部電極層１０と同電位となる。フィデューシャルマーク部２３は、実装時のアライメントに用いられるマークであり、第２の容量電極部２２と同様、誘電体層３０を貫通して下部電極層１０に接続されている。したがって、フィデューシャルマーク部２３も下部電極層１０と同電位となる。
図１（ａ）に示すように、上部電極層２０は、外周部に位置するキープアウト領域２０ｂと、キープアウト領域２０ｂに囲まれた有効領域２０ａを有している。キープアウト領域２０ｂは、薄膜キャパシタ１を多層回路基板に埋め込んだ際に、ビア導体の接続が禁止される領域である。このため、多層回路基板のビア導体は、有効領域２０ａに接続される。そして、本実施形態においては、第１の容量電極部２１の大部分と第２の容量電極部２２の全部が有効領域２０ａに位置し、フィデューシャルマーク部２３の全部がキープアウト領域２０ｂに位置している。
図２は、薄膜キャパシタ１を出荷する前の選別試験の様子を説明するための模式図である。
図２に示すように、薄膜キャパシタ１を出荷する前の選別試験においては、テスタ４０のプローブＰ１を第１の容量電極部２１にプロービングし、プローブＰ２をフィデューシャルマーク部２３にプロービングする。テスタ４０は、ＬＣＲメータ又は絶縁抵抗計であり、上部電極層２０の第１の容量電極部２１と下部電極層１０が正しく絶縁されているか否かを試験する装置である。上述の通り、フィデューシャルマーク部２３は下部電極層１０に接続されていることから、プローブＰ１，Ｐ２をそれぞれ第１の容量電極部２１及びフィデューシャルマーク部２３にプロービングすることにより、上部電極層２０の第１の容量電極部２１と下部電極層１０が正しく絶縁されているか否かを判定することができる。
このように、本実施形態による薄膜キャパシタ１は、実装時のアライメントに用いられるフィデューシャルマーク部２３が下部電極層１０に接続されていることから、測定用電極を専用に設けることなく、薄膜キャパシタ１の上面側からプロービングすることによって選別試験を行うことが可能となる。選別試験を行うと、図３に示すように、第１の容量電極部２１とフィデューシャルマーク部２３には、プローブ痕４１が形成される。
上記の選別試験は、プローブＰ１，Ｐ２をそれぞれ第１及び第２の容量電極部２１，２２にプロービングすることによっても実行可能である。しかしながら、第２の容量電極部２２は第１の容量電極部２１と比べて面積が小さいことから、第２の容量電極部２２にプローブ痕が形成されると、プローブ痕を避けてビア導体を配置することは困難となる。これに対し、プローブＰ２を第２の容量電極部２２ではなくフィデューシャルマーク部２３に当てれば、第２の容量電極部２２にプローブ痕が形成されないことから、プローブ痕の形成された表面にビア導体を接続する必要がなくなる。
図４は、本実施形態による薄膜キャパシタ１が埋め込まれた多層回路基板５０の構造を説明するための模式的な断面図である。
図４に示す例では、多層回路基板５０が配線層Ｌ１〜Ｌ８を有し、隣接する配線層間には層間絶縁膜５１が設けられている。異なる配線層同士は、ビア導体５２を介して相互に接続されている。また、最上層の配線層Ｌ８には、複数のＩＣチップ６１〜６３が実装されている。このような構成を有する多層回路基板５０に薄膜キャパシタ１を埋め込み、例えば電源電位が与えられるビア導体５２ａを第１の容量電極部２１に接続し、グランド電位が与えられるビア導体５２ｂを第２の容量電極部２２に接続すれば、薄膜キャパシタ１がデカップリングコンデンサとして機能する。そして、本実施形態による薄膜キャパシタ１は、第２の容量電極部２２にプローブ痕が存在しないことから、ビア導体５２ｂをプローブ痕のない表面に接続することが可能となる。第１の容量電極部２１にはプローブ痕が存在するが、第１の容量電極部２１は大面積であるため、プローブ痕を避けてビア導体５２ａを接続することは容易である。一方、フィデューシャルマーク部２３は、ビア導体５２に接続されることなく、全面が層間絶縁膜５１で覆われる。
図５は、第１の変形例による薄膜キャパシタ２の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は、（ａ）に示すＡ−Ａ線に沿った略断面図である。図５に示す例では、フィデューシャルマーク部２３の周囲に位置する第１の容量電極部２１が四角く切り欠かれている。このように、フィデューシャルマーク部２３の周囲に位置する切り欠きは、フィデューシャルマーク部２３と同じ形状である必要はない。
図６は、第２の変形例による薄膜キャパシタ３の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は、（ａ）に示すＡ−Ａ線に沿った略断面図である。図６に示す例では、フィデューシャルマーク部２３を除き、キープアウト領域２０ｂに位置する上部電極層２０が全て削除されている。このように、キープアウト領域２０ｂには、第１の容量電極部２１が存在していなくても構わない。
図７は、フィデューシャルマーク部２３の平面形状のいくつかのバリエーションを示す図である。フィデューシャルマーク部２３の平面形状は、図７（ａ）に示す例では楕円であり、図７（ｂ）に示す例では四角形であり、図７（ｃ）に示す例では六角形であり、図７（ｄ）に示す例では十字型であり、図７（ｅ）に示す例では切り欠きを有する円形であり、図７（ｆ）に示す例では円形と四角形を合成した形状である。このように、フィデューシャルマーク部２３の平面形状については特に限定されない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態においては、フィデューシャルマーク部２３をキープアウト領域２０ｂに配置しているが、本発明においてこの点は必須でなく、フィデューシャルマーク部２３の一部又は全部を有効領域２０ａに配置しても構わない。
１〜３ 薄膜キャパシタ
１０ 下部電極層
２０ 上部電極層
２０ａ 有効領域
２０ｂ キープアウト領域
２１ 第１の容量電極部
２２ 第２の容量電極部
２３ フィデューシャルマーク部
３０ 誘電体層
４０ テスタ
４１ プローブ痕
５０ 多層回路基板
５１ 層間絶縁膜
５２，５２ａ，５２ｂ ビア導体
６１〜６３ ＩＣチップ

Claims (4)

  1. 下部電極層と、上部電極層と、前記下部電極層と前記上部電極層の間に位置する誘電体層とを備え、
    前記上部電極層は、前記下部電極層に接続されることなく前記誘電体層を介して前記下部電極層と対向する第１の容量電極部と、前記誘電体層を貫通して前記下部電極層に接続されるフィデューシャルマーク部とを有し、
    前記上部電極層は、外周部に位置するキープアウト領域と、前記キープアウト領域に囲まれた有効領域とを有し、
    前記フィデューシャルマーク部の少なくとも一部は、前記キープアウト領域に配置されることを特徴とする薄膜キャパシタ。
  2. 前記上部電極層は、前記有効領域に配置され、前記誘電体層を貫通して前記下部電極層に接続される第２の容量電極部をさらに有し、
    前記フィデューシャルマーク部にはプローブ痕が存在し、前記第２の容量電極部にはプローブ痕が存在しないことを特徴とする請求項１に記載の薄膜キャパシタ。
  3. 請求項１又は２に記載の薄膜キャパシタが埋め込まれた多層回路基板であって、
    前記第１の容量電極部に接続された第１のビア導体と、前記第２の容量電極部に接続された第２のビア導体を備えることを特徴とする多層回路基板。
  4. 前記フィデューシャルマーク部は、ビア導体に接続されることなく、全面が層間絶縁膜で覆われていることを特徴とする請求項３に記載の多層回路基板。
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