JP2014123697A - 積層セラミックキャパシタ及びその製造方法 - Google Patents

積層セラミックキャパシタ及びその製造方法 Download PDF

Info

Publication number
JP2014123697A
JP2014123697A JP2013036879A JP2013036879A JP2014123697A JP 2014123697 A JP2014123697 A JP 2014123697A JP 2013036879 A JP2013036879 A JP 2013036879A JP 2013036879 A JP2013036879 A JP 2013036879A JP 2014123697 A JP2014123697 A JP 2014123697A
Authority
JP
Japan
Prior art keywords
lead
portions
main body
ceramic
point
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013036879A
Other languages
English (en)
Inventor
Hyun-Jun Kim
キム・ヒュン・ジュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2014123697A publication Critical patent/JP2014123697A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/30Stacked capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/005Electrodes
    • H01G4/012Form of non-self-supporting electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/224Housing; Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/228Terminals
    • H01G4/232Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

【課題】クラック又はデラミネーションが発生する可能性を減少させることにより信頼性を向上できる積層セラミックキャパシタ及びその製造方法を提供する。
【解決手段】複数の誘電体層が積層されるセラミック素体と、複数の誘電体層111上に交互に形成され、互いに重なる第1及び第2本体部121b,122b、及び互いに重なる領域を有して第1及び第2本体部の一面からセラミック素体の一面を介して露出するように延長して形成される第1及び第2リード部121a,122aをそれぞれ含む複数の第1及び第2内部電極121,122と、セラミック素体の一面に形成され、第1及び第2リード部にそれぞれ電気的に連結される第1及び第2外部電極と、セラミック素体の一面に、第1及び第2リード部が露出する部分を覆うように形成される絶縁層と、を含み、第1及び第2本体部と第1及び第2リード部の内側連結部121c,122cが凹状の曲面を有する。
【選択図】図3

Description

本発明は、積層セラミックキャパシタ及びその製造方法に関する。
セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタ及びサーミスタなどが挙げられる。
上記セラミック電子部品のうち積層セラミックキャパシタ(MLCC;Multi‐Layered Ceramic Capacitor)は、小型で、かつ、高容量が保障され、実装が容易である利点を有する電子部品である。
上記積層セラミックキャパシタは、液晶表示装置(LCD;Liquid Crystal Display)及びプラズマディスプレイパネル(PDP;Plasma Display Panel)などの映像機器、コンピュータ、個人携帯用端末機(PDA;Personal Digital Assistants)及び携帯電話などの各種電子製品の回路基板に装着されて電気を充電又は放電する機能を果すチップ形態のコンデンサである。
上記積層セラミックキャパシタは、複数の誘電体層と、一つの誘電体層を挟んで互いに対向して配置される第1及び第2内部電極と、第1及び第2内部電極にそれぞれ電気的に接続される第1及び第2外部電極と、を含むことができる。
近年、電子製品の小型化に伴い、このような電子製品に用いられる積層セラミックキャパシタに対しても超小型化及び超高容量化が求められている。
これに対して、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、製品の超高容量化のために内部電極が形成される誘電体層の積層数を増加した積層セラミックキャパシタが製造されているが、このような構成だけで製品の容量を増加させるには限界があった。
そのため、製品の容量増加のために内部電極が重なる領域を増加させ、内部電極の引出部を、例えば、セラミック素体の下面のようにセラミック素体の何れか一つの同一面に統一して基板などに実装できるようにした構造を有する、いわゆる下面実装タイプの積層セラミックキャパシタが開示されている。
上記下面実装タイプの積層セラミックキャパシタの場合、互いに異なる電極の引出部が重ならないように、誘電体層のコーナー部に幅方向のマージン部が設けられている。
しかし、上記幅方向のマージン部は誘電体層の先端側に近く位置するため、誘電体層を積層したときに内部電極が形成された中央部に比べて上記幅方向のコーナー部の段差が大きくなり得る。
また、上記幅方向のマージン部は四角形の段部状に形成されており、セラミック素体のコーナー部に複数の誘電体層を圧着する際に物質移動により局部的な不均一度が発生することで、上記セラミック素体のコーナー部にクラック又はデラミネーションが頻繁に発生し、信頼性が低下するという問題点があった。
下記の特許文献1は、内部電極のリード部が基板の同一面に引出される構造を有するが、内部電極の本体部とリード部の内側連結部が曲面である構造については開示していない。
特開平10−289837号公報
本発明は、内部電極が重なる領域を増やすとともに引出される方向をセラミック素体の一方向に統一することで容量増加及び下面実装を可能にし、複数の誘電体層を圧着させる過程で幅方向のマージン部での物質移動がより容易に行われるようにすることでセラミック素体のコーナー部に対する局部的な不均一度を抑制してクラック又はデラミネーションが発生する可能性を減少させることにより製品の信頼性を向上させることができる積層セラミックキャパシタ及びその製造方法を提供することを目的とする。
本発明の一側面は、複数の誘電体層が積層されるセラミック素体と、上記複数の誘電体層上に交互に形成され、互いに重なる第1及び第2本体部、及び互いに重なる領域を有して上記第1及び第2本体部の一面から上記セラミック素体の一面を介して露出するように延長して形成される第1及び第2リード部をそれぞれ含む複数の第1及び第2内部電極と、上記セラミック素体の一面に形成され、上記第1及び第2リード部にそれぞれ電気的に連結される第1及び第2外部電極と、上記セラミック素体の一面に、上記第1及び第2リード部が露出する部分を覆うように形成される絶縁層と、を含み、上記第1及び第2本体部と上記第1及び第2リード部の内側連結部が凹状の曲面を有する積層セラミックキャパシタを提供する。
本発明の一実施例において、上記内側連結部の上記第1又は第2リード部から始まる点をx’、上記第1又は第2本体部から始まる点をy’、上記x’から上記第1又は第2リード部の先端面に沿って幅方向に延長する線と上記y’から上記第1又は第2本体部の先端面に沿って長さ方向に延長する線が接する点をo、上記第1又は第2リード部が露出する一側面に沿って延長する線と上記第1又は第2本体部の一端面に沿って延長する線が接する点をc、上記oと上記cを延長する直線と上記内側連結部が接する点をa、上記x’と上記y’を連結する直線と上記oと上記cを延長する直線が接する点をa’と規定したときに、線分oaの長さ≦線分oa’の長さであり、線分oaの長さ≦0.5×(線分ocの長さ)であることを満たすことができる。
本発明の一実施例において、上記第1外部電極が、上記第1リード部のうち上記第2リード部と重ならない領域に連結され、上記第2外部電極が、上記第2リード部のうち上記第1リード部と重ならない領域に連結されることができる。
本発明の一実施例において、上記絶縁層は、上記セラミック素体の一面に、上記第1及び第2リード部が露出する部分を全て覆うように形成されることができる。
本発明の一実施例において、上記第1及び第2内部電極は、互いに重なる領域を有して上記第1及び第2本体部の他面から上記セラミック素体の一面に対向する他面を介して露出するように延長して形成される第3及び第4リード部をそれぞれさらに含み、上記第1及び第2本体部と上記第3及び第4リード部の内側連結部が凹状の曲面を有することができる。
本発明の一実施例において、上記内側連結部の上記第3又は第4リード部から始まる点をx’、上記第1又は第2本体部から始まる点をy’、上記x’から上記第3又は第4リード部の先端面に沿って幅方向に延長する線と上記y’から上記第1又は第2本体部の先端面に沿って長さ方向に延長する線が接する点をo、上記第3又は第4リード部が露出する一側面に沿って延長する線と上記第1又は第2本体部の一端面に沿って延長する線が接する点をc、上記oと上記cを延長する直線と上記内側連結部が接する点をa、上記x’と上記y’を連結する直線と上記oと上記cを延長する直線が接する点をa’と規定したときに、線分oaの長さ≦線分oa’の長さであり、線分oaの長さ≦0.5×(線分ocの長さ)であることを満たすことができる。
本発明の一実施例において、上記セラミック素体の他面に形成され、上記第3及び第4リード部にそれぞれ電気的に連結される第3及び第4外部電極をさらに含むことができる。
この際、上記第3外部電極が、上記第3リード部のうち上記第4リード部と重ならない領域に連結され、上記第4外部電極が、上記第4リード部のうち上記第3リード部と重ならない領域に連結されることができる。
本発明の一実施例において、上記セラミック素体の他面に、上記第3及び第4リード部が露出する部分を全て覆うように絶縁層がさらに形成されることができる。
本発明の他の側面は、第1セラミックシート上に、第1本体部と、上記第1本体部の一面から上記第2セラミックシートの一面を介して露出するように第1リード部を延長して第1内部電極を形成し、上記第1内部電極は、上記第1本体部と上記第1リード部の内側連結部が凹状の曲面を有するように形成する段階と、第2セラミックシート上に、第2本体部と、上記第2本体部の一面から上記第2セラミックシートの一面を介して露出して上記第1リード部と重なる領域を有するように第2リード部を延長して第2内部電極を形成し、上記第2内部電極は、上記第2本体部と上記第2リード部の内側連結部が凹状の曲面を有するように形成する段階と、上記第1及び第2内部電極が形成された上記第1及び第2セラミックシートを交互に複数個積層して焼成することでセラミック素体を形成する段階と、上記セラミック素体の一面に、上記第1及び第2リード部にそれぞれ電気的に連結されるように第1及び第2外部電極を形成する段階と、上記セラミック素体の一面に、上記第1及び第2リード部が露出する部分を覆うように第1絶縁層を形成する段階と、を含む積層セラミックキャパシタの製造方法を提供する。
また、上記絶縁層を形成する段階において、上記絶縁層は、上記セラミック素体の一面に、上記第1及び第2リード部が露出する部分を全て覆うようにセラミックスラリーを塗布して形成することができる。
本発明の一実施例において、上記第1及び第2内部電極は、上記第1及び第2セラミックシート上に、上記第1及び第2本体部の他面から上記第1及び第2セラミックシートの他面を介して露出するように第3及び第4リード部をそれぞれさらに延長して形成し、上記第3及び第4リード部は互いに重なる領域を有し、上記第1及び第2本体部と上記第3及び第4リード部の内側連結部が凹状の曲面を有するように形成することができる。
また、上記セラミック素体の他面には上記第3及び第4リード部が露出する部分を全て覆うようにセラミックスラリーを塗布して絶縁層をさらに形成することができる。
本発明の一実施形態によると、第1及び第2内部電極が重なる領域を増やすとともに引出される方向をセラミック素体の一面に統一することで積層セラミックキャパシタの容量増加及び下面実装を可能にする効果がある。
また、内部電極の本体部とリード部の内側連結部が内側に凸状の曲面で形成されることにより、複数の誘電体層を圧着させる過程で幅方向のマージン部での物質移動がよりスムーズに行われるようにしてセラミック素体のコーナー部に対する局部的な不均一度を抑制し、焼成後にセラミック素体のコーナー部に発生するクラック又はデラミネーションを最小化することで積層セラミックキャパシタの信頼性を向上させることができる効果がある。
本発明の一実施形態による積層セラミックキャパシタを概略的に示す透明斜視図である。 図1の積層セラミックキャパシタを実装する方向から示す透明斜視図である。 図1の積層セラミックキャパシタの第1及び第2内部電極を示す横断面図である。 誘電体層の幅方向のマージン部と、内部電極の本体部及びリード部の内側連結部の寸法関係を説明するために、図3のB部分を拡大して図示した横断面図である。 図3に第1及び第2外部電極と絶縁層が形成された構造を示す横断面図である。
以下、添付の図面を参照して本発明の好ましい実施形態について説明する。
しかし、本発明の実施形態は様々な他の形態に変形することができ、本発明の範囲は以下で説明する実施形態に限定されるものではない。
また、本発明の実施形態は当該技術分野における平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。
図面に図示された構成要素の形状及び大きさ等はより明確な説明のために誇張されることがある。
図1は本発明の一実施形態による積層セラミックキャパシタを概略的に示す透明斜視図であり、図2は図1の積層セラミックキャパシタを実装する方向から示す透明斜視図であり、図3は図1の積層セラミックキャパシタの第1及び第2内部電極を示す横断面図であり、図4は誘電体層のマージン部と内部電極の本体部及びリード部の内側連結部の寸法関係を説明するために、図3のB部分を拡大して図示した横断面図であり、図5は図3に第1及び第2外部電極と絶縁層が形成された構造を示す横断面図である。
本発明の一実施形態によると、x-方向は第1及び第2外部電極131、132が所定の間隔をおいて形成される方向であり、y-方向は第1及び第2内部電極121、122が誘電体層111を挟んで積層される方向であり、z-方向は第1及び第2内部電極121、122の第1及び第2リード部121a、122aが露出するセラミック素体110の幅方向であることができる。
図1から図5を参照すると、本実施形態による積層セラミックキャパシタは、セラミック素体110と、セラミック素体110の内部に形成される第1及び第2内部電極121、122と、セラミック素体110の一面に形成される第1及び第2外部電極131、132と、絶縁層140と、を含む。
本実施形態において、セラミック素体110の形状は特に制限されないが、図示されたように、互いに対向する第1面1及び第2面2と、第1面1及び第2面2を連結する第3面3及び第4面4と、第5面5及び第6面6と、を有する六面体形状であることができる。本実施形態によると、セラミック素体110の第1面1は回路基板の実装領域に配置される実装面になることができる。また、セラミック素体110の寸法は特に制限されず、例えば1.0mm×0.5mmのサイズに構成して高容量を有する積層セラミックキャパシタを構成することができる。
セラミック素体110は、複数の誘電体層111を積層してから焼成して形成することができる。この際、セラミック素体110を構成する複数の誘電体層111は焼結した状態で、隣接する誘電体層111同士の境界は確認できない程度に一体化されることができる。
誘電体層111は、セラミック粉末と、有機溶剤と、有機バインダーと、を含むセラミックグリーンシートの焼成により形成することができる。上記セラミック粉末は、高い誘電率を有する物質であり、これに制限されるものではないが、例えば、チタン酸バリウム(BaTiO)系材料又はチタン酸ストロンチウム(SrTiO)系材料などを用いることができる。
第1及び第2内部電極121、122は、誘電体層111を形成する複数のセラミックシート上に形成されて交互に積層された後、一つの誘電体層111を挟んで互いに対向するように、セラミック素体110の内部にy-方向に沿って配置されることができる。
このような第1及び第2内部電極121、122は、中間に配置された誘電体層111によって互いに電気的に絶縁されることができる。本実施形態によると、第1及び第2内部電極121、122は、積層セラミックキャパシタの実装面、即ち第1面1に対して垂直に配置されることができる。
また、第1及び第2内部電極121、122は誘電体層111の少なくとも一面に導電性金属を含有する導電性ペーストを印刷して形成することができる。上記導電性金属は、これに制限されるものではないが、Ni、Cu、Pd、又はこれらの合金であることができる。また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などが挙げられるが、本発明はこれに限定されるものではない。
第1及び第2内部電極121、122は、誘電体層111の内部に配置され、互いに重なって静電容量を形成する第1及び第2本体部121b、122bと、第1及び第2本体部121b、122bの一面から誘電体層111の一面、即ちセラミック素体110の一面を介して露出するように延長して形成され、互いに異なる極性の第1及び第2外部電極131、132にそれぞれ電気的に連結される第1及び第2リード部121a、122aをそれぞれ含むことができる。
本実施形態において、第1及び第2リード部121a、122aは、第1及び第2内部電極121、122を形成する導体パターンにおいて幅(W)が増加してセラミック素体110の第1面1に露出する領域を意味することができる。
通常の積層セラミックキャパシタは、第1及び第2内部電極121、122が互いに重なる領域によって静電容量を形成し、互いに異なる極性の第1及び第2外部電極131、132に連結される第1及び第2リード部121a、122aは重なる領域を有しない。
しかし、本実施形態によると、第1及び第2リード部121a、122aは互いに重なる領域を有することができる。即ち、第1及び第2リード部121a、122aは、第1面1に露出する領域の一部が重なってキャパシタの静電容量をさらに増加させることができる。
図3の右側の図面には、第2内部電極122と重なる第1内部電極121の領域が点線で表示されている。
また、第1及び第2本体部121b、122bと第1及び第2リード部121a、122aの内側連結部121c、122cは、誘電体層111の内側に向かって凸状に形成された曲面を有することができる。
この際、セラミック素体110のコーナー部におけるクラック又はデラミネーションの発生を防止するために、内側連結部121c、122cの第1又は第2リード部121a、122aから始まる点をx’、第1又は第2本体部121b、122bから始まる点をy’、上記x’から第1又は第2リード部121a、122aの先端面に沿って幅方向に延長する線と上記y’から第1又は第2本体部121b、122bの先端面に沿って長さ方向に延長する線が接する点をo、第1又は第2リード部121a、122aが露出する一側面に沿って延長する線と第1又は第2本体部121b、122bの一端面に沿って延長する線が接する点をc、上記oと上記cを延長する直線と内側連結部121c、122cが接する点はa、上記x’と上記y’を連結する直線と上記oと上記cを延長する直線が接する点をa’と規定したときに、線分oaの長さは線分oa’の長さ以下であり、0.5×(線分ocの長さ)以下であることができる。
万が一、上記線分oaの長さが上記線分oa’の長さを超えるか0.5×(線分ocの長さ)を超えると、複数の誘電体層111を圧着したときに誘電体層111の幅方向のマージン部111a、111bでの物質移動が困難になり局部的な不均一度が発生することで、セラミック素体110のコーナー部にクラック又はデラミネーションが発生する問題点が生じ得る。
第1及び第2外部電極131、132はセラミック素体110の第1面1に形成され、第1及び第2リード部121a、122aにそれぞれ接触して電気的に連結されることができる。
この際、第1外部電極131は、第1リード部121aのうち第2リード部122aと重ならない領域に連結され、第2外部電極132は、第2リード部122aのうち第1リード部121aと重ならない領域に連結されることができる。
絶縁層140は、セラミック素体110の第1面1に形成されることができる。絶縁層140は、セラミック素体110の第1面1を介して露出する第1及び第2リード部121a、122aが露出する部分を覆い、必要に応じて、第1及び第2リード部121a、122aが重なって露出する全ての領域を覆うように形成されることができる。
また、絶縁層140は、第1及び第2外部電極131、132の間のセラミック素体110の第1面1を完全に覆うように形成されることができる。しかし、本発明はこれに限定されず、必要に応じて、絶縁層140が、第1及び第2リード部121a、122aが重なる領域のみを覆うように形成され、第1及び第2外部電極131、132とは所定の間隔をおいて形成されることができる。
このように構成された絶縁層140は、第1及び第2内部電極121、122と第1及び第2外部電極131、132との間の短絡を防止し、耐湿特性低下などの内部欠陥を防止する機能などを行うことができる。
一方、本実施形態の積層セラミックキャパシタにおいて、第1及び第2内部電極121、122は互いに重なる領域を有して誘電体層111の他面、即ちセラミック素体110の第2面2を介して露出する第3及び第4リード部(不図示)をさらに含むことができる。
上記第3及び第4リード部は、第1及び第2本体部121b、122bの他面からセラミック素体110の第2面2に延長して形成され、第1及び第2リード部121a、122aとそれぞれ対向するように形成されることができる。
この際、第1及び第2本体部121b、122bと上記第3及び第4リード部の内側連結部(不図示)は曲面を有することができる。また、第1及び第2本体部121b、122bと上記第3及び第4リード部の内側連結部(不図示)は、第1及び第2本体部121b、122bと第1及び第2リード部121a、122aの内側連結部121c、122cと類似した構造に構成されることができる。これに対する重複を避けるために、以下、第1及び第2本体部121b、122bと上記第3及び第4リード部の内側連結部(不図示)に関する詳細な説明は省略する。
また、セラミック素体110の第2面2には、上記第3及び第4リード部にそれぞれ電気的に連結されるように第3及び第4外部電極(不図示)が形成されることができる。
上記第3外部電極は、上記第3リード部のうち上記第4リード部と重ならない領域に連結され、上記第4外部電極は、上記第4リード部のうち上記第3リード部と重ならない領域に連結されるように形成されることができる。
また、セラミック素体110の第2面2には上記第3及び第4リード部が露出する部分を覆うように絶縁層(不図示)をさらに形成することができる。この際、上記絶縁層は、上記第3及び第4リード部が重なって露出する部分を全て覆うように形成されることができる。
本実施形態において、「第1」及び「第2」は互いに異なる極性を意味することができ、「第1」及び「第3」と「第2」及び「第4」はそれぞれ同一の極性を意味することができる。
以下、本発明の積層セラミックキャパシタを製造する方法に関する実施形態について説明する。
先ず、複数の第1及び第2セラミックシートを準備する。
上記第1及び第2セラミックシートは、セラミック素体110の誘電体層111を形成するためのものであり、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法により数μmの厚さを有するシート(sheet)状に製作することができる。
上記セラミック粉末は、チタン酸バリウム(BaTiO)系物質を含有することができる。しかし、本発明はこれに制限されず、上記セラミック粉末は、チタン酸バリウム(BaTiO)に、カルシウム(Ca)及びジルコニウム(Zr)などが一部固溶された(Ba1−xCa)TiO、Ba(Ti1−yCa)O、(Ba1−xCa)(Ti1−y)Zr)O又はBa(Ti1−yZr)Oなどを含有することができる。
上記スラリーは、上記セラミック粉末物質にセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤を配合し、バスケットミル(basket mill)を利用して製造することができる。
次に、上記第1及び第2セラミックシートの少なくとも一面に、所定の厚さに導電性ペーストを印刷して第1及び第2内部電極121、122を形成する。
この際、第1内部電極121は、第1セラミックシートの一面を介して露出するように二つ以上の第1リード部を形成することができ、この場合、これに対応するように、後述する外部電極も二つ以上形成すればよい。
第1及び第2内部電極121、122は、上記第1及び第2セラミックシート内部に互いに重なるように位置する第1及び第2本体部121b、122bと、第1及び第2本体部121b、122bの一面から上記第1及び第2セラミックシートの一面を介してそれぞれ露出するように第1及び第2リード部121a、122aを延長して形成することができる。この際、第1及び第2リード部121a、122aは互いに重なる領域を有し、第1及び第2本体部121b、122bと第1及び第2リード部121a、122aの内側連結部が内側に凸状の曲面を有するように形成することができる。
上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法などが挙げられ、上記導電性ペーストは、金属粉末、セラミック粉末及びシリカ(SiO)粉末などを含むことができる。
一方、第1及び第2内部電極は、上記第1及び第2セラミックシート上に、第1及び第2本体部の他面から上記第1及び第2セラミックシートの他面を介してそれぞれ露出するように第3及び第4リード部をさらに延長して形成することができる。この際、上記第3及び第4リード部は互いに重なる領域を有し、第1及び第2本体部121b、122bと上記第3及び第4リード部の内側連結部は、上記第1及び第2セラミックシートの内側に凸状の曲面を有するように形成することができる。
次に、第1及び第2内部電極121、122が形成された上記複数の第1及び第2セラミックシートを交互に積層し、積層方向から加圧して積層された第1及び第2セラミックシートと第1及び第2内部電極121、122とを互いに圧着させる。これにより、複数の誘電体層111と複数の第1及び第2内部電極121、122が交互に積層される積層体を構成する。
次に、上記積層体をそれぞれの積層セラミックキャパシタに対応する領域ごとに切断してチップ化し、切断したチップを高温で仮焼及び焼成してから研磨して第1及び第2内部電極121、122を有するセラミック素体110を完成する。
次に、セラミック素体110の第1面1に、第1及び第2リード部121a、122aが露出する部分にそれぞれ接触して電気的に連結されるように第1及び第2外部電極131、132を形成する。
第1外部電極131は、セラミック素体110の第1面1において第1リード部121aのうち第2リード部122aと重ならない領域にセラミック素体110の厚さ方向に沿って垂直に長く形成することができる。また、第2外部電極132は、セラミック素体110の第1面1において第2リード部122aのうち第1リード部121aと重ならない領域にセラミック素体110の厚さ方向に沿って垂直に長く形成することができる。
このような構成により、セラミック素体110の第1面1が基板などに実装するための実装面になることができる。
一方、上記で第3及び第4リード部を形成した場合、セラミック素体110の第2面2に、第3及び第4リード部が露出する部分にそれぞれ接触して電気的に連結されるように第3及び第4外部電極をさらに形成する。
上記第3外部電極は、セラミック素体110の第2面2において上記第3リード部のうち上記第4リード部と重ならない領域にセラミック素体110の厚さ方向に沿って垂直に長く形成することができる。また、上記第4外部電極は、セラミック素体110の第2面2において上記第4リード部のうち上記第3リード部と重ならない領域にセラミック素体110の厚さ方向に沿って垂直に長く形成することができる。
次に、セラミック素体110の第1面1に、第1及び第2リード部121a、122aが露出する部分を全て覆うようにセラミックスラリーを塗布して絶縁層140を形成する。
この際、上記で第3及び第4リード部を形成した場合、セラミック素体110の第2面2にも上記第3及び第4リード部が露出する部分を全て覆うようにセラミックスラリーを塗布して絶縁層を形成する。
上記スラリーを塗布する方法としては、例えば、スプレー方式又はローラーを利用する方法などが挙げられるが、本発明はこれに限定されるものではない。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載した本発明の技術的事項から外れない範囲内で様々な修正及び変形が可能であることは当該技術分野における通常の知識を有する者にとって自明であろう。
1 第1面
2 第2面
3 第3面
4 第4面
5 第5面
6 第6面
110 セラミック素体
111 誘電体層
111a、111b マージン部
121、122 第1及び第2内部電極
121a、122a 第1及び第2リード部
121b、122b 第1及び第2本体部
121c、122c 内側連結部
131、132 第1及び第2外部電極
140 絶縁層

Claims (18)

  1. 複数の誘電体層が積層されるセラミック素体と、
    前記複数の誘電体層上に交互に形成され、互いに重なる第1及び第2本体部と、互いに重なる領域を有して前記第1及び第2本体部の一面から前記セラミック素体の一面を介して露出するように延長して形成される第1及び第2リード部をそれぞれ含む複数の第1及び第2内部電極と、
    前記セラミック素体の一面に形成され、前記第1及び第2リード部にそれぞれ電気的に連結される第1及び第2外部電極と、
    前記セラミック素体の一面に、前記第1及び第2リード部が露出する部分を覆うように形成される絶縁層と、を含み、
    前記第1及び第2本体部と前記第1及び第2リード部の内側連結部が凹状の曲面を有する、積層セラミックキャパシタ。
  2. 前記内側連結部の前記第1又は第2リード部から始まる点をx’、前記第1又は第2本体部から始まる点をy’、前記x’から前記第1又は第2リード部の先端面に沿って幅方向に延長する線と前記y’から前記第1又は第2本体部の先端面に沿って長さ方向に延長する線が接する点をo、前記第1又は第2リード部が露出する一側面に沿って延長する線と前記第1又は第2本体部の一端面に沿って延長する線が接する点をc、前記oと前記cを延長する直線と前記内側連結部が接する点をa、前記x’と前記y’を連結する直線と前記oと前記cを延長する直線が接する点をa’と規定したときに、線分oaの長さ≦線分oa’の長さであり、線分oaの長さ≦0.5×(線分ocの長さ)であることを特徴とする、請求項1に記載の積層セラミックキャパシタ。
  3. 前記第1外部電極が、前記第1リード部のうち前記第2リード部と重ならない領域に連結され、前記第2外部電極が、前記第2リード部のうち前記第1リード部と重ならない領域に連結されることを特徴とする、請求項1に記載の積層セラミックキャパシタ。
  4. 前記絶縁層は、前記セラミック素体の一面に、前記第1及び第2リード部が露出する部分を全て覆うように形成されることを特徴とする、請求項1に記載の積層セラミックキャパシタ。
  5. 前記第1及び第2内部電極は、互いに重なる領域を有して前記第1及び第2本体部の他面から前記セラミック素体の一面に対向する他面を介して露出するように延長して形成される第3及び第4リード部をそれぞれさらに含み、前記第1及び第2本体部と前記第3及び第4リード部の内側連結部が凹状の曲面を有することを特徴とする、請求項1に記載の積層セラミックキャパシタ。
  6. 前記内側連結部の前記第3又は第4リード部から始まる点をx’、前記第1又は第2本体部から始まる点をy’、前記x’から前記第3又は第4リード部の先端面に沿って幅方向に延長する線と前記y’から前記第1又は第2本体部の先端面に沿って長さ方向に延長する線が接する点をo、前記第3又は第4リード部が露出する一側面に沿って延長する線と前記第1又は第2本体部の一端面に沿って延長する線が接する点をc、前記oと前記cを延長する直線と前記内側連結部が接する点をa、前記x’と前記y’を連結する直線と前記oと前記cを延長する直線が接する点をa’と規定したときに、線分oaの長さ≦線分oa’の長さであり、線分oaの長さ≦0.5×(線分ocの長さ)であることを特徴とする、請求項5に記載の積層セラミックキャパシタ。
  7. 前記セラミック素体の他面に形成され、前記第3及び第4リード部にそれぞれ電気的に連結される第3及び第4外部電極をさらに含むことを特徴とする、請求項5に記載の積層セラミックキャパシタ。
  8. 前記第3外部電極が、前記第3リード部のうち前記第4リード部と重ならない領域に連結され、前記第4外部電極が、前記第4リード部のうち前記第3リード部と重ならない領域に連結されることを特徴とする、請求項7に記載の積層セラミックキャパシタ。
  9. 前記セラミック素体の他面に、前記第3及び第4リード部が露出する部分を全て覆うように絶縁層がさらに形成されることを特徴とする、請求項5に記載の積層セラミックキャパシタ。
  10. 第1セラミックシート上に、第1本体部と、前記第1本体部の一面から前記第2セラミックシートの一面を介して露出するように第1リード部を延長して第1内部電極を形成し、前記第1内部電極は、前記第1本体部と前記第1リード部の内側連結部が凹状の曲面を有するように形成する段階と、
    第2セラミックシート上に、第2本体部と、前記第2本体部の一面から前記第2セラミックシートの一面を介して露出して前記第1リード部と重なる領域を有するように第2リード部を延長して第2内部電極を形成し、前記第2内部電極は、前記第2本体部と前記第2リード部の内側連結部が凹状の曲面を有するように形成する段階と、
    前記第1及び第2内部電極が形成された前記第1及び第2セラミックシートを交互に複数個積層して焼成することでセラミック素体を形成する段階と、
    前記セラミック素体の一面に、前記第1及び第2リード部にそれぞれ電気的に連結されるように第1及び第2外部電極を形成する段階と、
    前記セラミック素体の一面に、前記第1及び第2リード部が露出する部分を覆うように第1絶縁層を形成する段階と、を含む、積層セラミックキャパシタの製造方法。
  11. 前記第1及び第2内部電極を形成する段階において、
    前記内側連結部の前記第1又は第2リード部から始まる点をx’、前記第1又は第2本体部から始まる点をy’、前記x’から前記第1又は第2リード部の先端面に沿って幅方向に延長する線と前記y’から前記第1又は第2本体部の先端面に沿って長さ方向に延長する線が接する点をo、前記第1又は第2リード部が露出する一側面に沿って延長する線と前記第1又は第2本体部の一端面に沿って延長する線が接する点をc、前記oと前記cを延長する直線と前記内側連結部が接する点をa、前記x’と前記y’を連結する直線と前記oと前記cを延長する直線が接する点をa’と規定したときに、線分oaの長さ≦線分oa’の長さであり、線分oaの長さ≦0.5×(線分ocの長さ)であることを特徴とする、請求項10に記載の積層セラミックキャパシタの製造方法。
  12. 前記第1及び第2外部電極を形成する段階において、
    前記第1外部電極は前記セラミック素体の一面において前記第1リード部のうち前記第2リード部と重ならない領域に連結されるように形成し、前記第2外部電極は前記セラミック素体の一面において前記第2リード部のうち前記第1リード部と重ならない領域に連結されるように形成することを特徴とする、請求項10に記載の積層セラミックキャパシタの製造方法。
  13. 前記絶縁層を形成する段階において、
    前記絶縁層は、前記セラミック素体の一面に、前記第1及び第2リード部が露出する部分を全て覆うようにセラミックスラリーを塗布して形成することを特徴とする、請求項10に記載の積層セラミックキャパシタの製造方法。
  14. 前記第1及び第2内部電極を形成する段階において、
    前記第1及び第2内部電極は、前記第1及び第2セラミックシート上に、前記第1及び第2本体部の他面から前記第1及び第2セラミックシートの他面を介して露出するように第3及び第4リード部をそれぞれさらに延長して形成し、前記第3及び第4リード部は互いに重なる領域を有し、前記第1及び第2本体部と前記第3及び第4リード部の内側連結部が凹状の曲面を有するように形成することを特徴とする、請求項10に記載の積層セラミックキャパシタの製造方法。
  15. 前記内側連結部の前記第3又は第4リード部から始まる点をx’、前記第1又は第2本体部から始まる点をy’、前記x’から前記第3又は第4リード部の先端面に沿って幅方向に延長する線と前記y’から前記第1又は第2本体部の先端面に沿って長さ方向に延長する線が接する点をo、前記第3又は第4リード部が露出する一側面に沿って延長する線と前記第1又は第2本体部の一端面に沿って延長する線が接する点をc、前記oと前記cを延長する直線と前記内側連結部が接する点をa、前記x’と前記y’を連結する直線と前記oと前記cを延長する直線が接する点をa’と規定したときに、線分oaの長さ≦線分oa’の長さであり、線分oaの長さ≦0.5×(線分ocの長さ)であることを特徴とする、請求項14に記載の積層セラミックキャパシタの製造方法。
  16. 前記セラミック素体の他面に、前記第3及び第4リード部にそれぞれ電気的に連結されるように第3及び第4外部電極を形成する段階をさらに含むことを特徴とする、請求項14に記載の積層セラミックキャパシタの製造方法。
  17. 前記第3及び第4外部電極を形成する段階において、
    前記第3外部電極は前記セラミック素体の他面において前記第3リード部のうち前記第4リード部と重ならない領域に連結されるように形成し、前記第4外部電極は前記セラミック素体の他面において前記第4リード部のうち前記第3リード部と重ならない領域に連結されるように形成することを特徴とする、請求項16に記載の積層セラミックキャパシタの製造方法。
  18. 前記セラミック素体の他面に、前記第3及び第4リード部が露出する部分を全て覆うようにセラミックスラリーを塗布して絶縁層を形成する段階をさらに行うことを特徴とする、請求項14に記載の積層セラミックキャパシタの製造方法。
JP2013036879A 2012-12-20 2013-02-27 積層セラミックキャパシタ及びその製造方法 Pending JP2014123697A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120149345A KR101452070B1 (ko) 2012-12-20 2012-12-20 적층 세라믹 커패시터 및 그 제조 방법
KR10-2012-0149345 2012-12-20

Publications (1)

Publication Number Publication Date
JP2014123697A true JP2014123697A (ja) 2014-07-03

Family

ID=50955910

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013036879A Pending JP2014123697A (ja) 2012-12-20 2013-02-27 積層セラミックキャパシタ及びその製造方法

Country Status (4)

Country Link
US (1) US9336950B2 (ja)
JP (1) JP2014123697A (ja)
KR (1) KR101452070B1 (ja)
CN (1) CN103887062B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102145316B1 (ko) * 2015-08-31 2020-08-18 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판
TWM527148U (zh) * 2016-03-29 2016-08-11 Yageo Corp 具有多個端電極的積層電容器
SG11202003349PA (en) * 2017-10-23 2020-05-28 Avx Corp Multilayer electronic device having improved connectivity and method for making the same
KR102514239B1 (ko) * 2018-04-24 2023-03-27 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
US10910163B2 (en) * 2018-06-29 2021-02-02 Samsung Electro-Mechanics Co., Ltd. Multilayer electronic component and board having the same mounted thereon
KR20190116169A (ko) * 2019-09-09 2019-10-14 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6127327U (ja) * 1984-07-25 1986-02-18 東北金属工業株式会社 積層セラミツク部品
JPH11340085A (ja) * 1998-05-28 1999-12-10 Kyocera Corp 積層セラミックコンデンサ
JP2007503732A (ja) * 2003-01-31 2007-02-22 エックストゥーワイ アテニュエイターズ,エル.エル.シー. 遮蔽エネルギー調整器
JP2009054973A (ja) * 2007-08-29 2009-03-12 Kyocera Corp 積層コンデンサおよびコンデンサ実装基板
JP2013235976A (ja) * 2012-05-09 2013-11-21 Tdk Corp 積層コンデンサ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4771520A (en) * 1985-04-25 1988-09-20 Murata Manufacturing Co., Ltd. Method of producing laminated ceramic capacitors
JPH10289837A (ja) 1997-04-15 1998-10-27 Murata Mfg Co Ltd 積層電子部品
JP2000277382A (ja) * 1999-03-29 2000-10-06 Matsushita Electric Ind Co Ltd 多連型積層セラミックコンデンサ及びその製造方法
JP4864271B2 (ja) 2002-10-17 2012-02-01 株式会社村田製作所 積層コンデンサ
US6906907B2 (en) * 2003-04-15 2005-06-14 Kemet Electronics Corporation Monolithic multi-layer capacitor with improved lead-out structure
KR20050042919A (ko) * 2003-11-04 2005-05-11 삼성전기주식회사 칩 부품 및 그 형성 방법
KR20050089493A (ko) 2004-03-05 2005-09-08 삼성전기주식회사 적층형 세라믹 캐패시터
DE102004029411B4 (de) * 2004-06-18 2006-07-06 Epcos Ag Keramischer Mehrschichtkondensator
JP4108650B2 (ja) * 2004-06-29 2008-06-25 Tdk株式会社 積層コンデンサ
DE102007044604A1 (de) * 2007-09-19 2009-04-09 Epcos Ag Elektrisches Vielschichtbauelement
JP2011233840A (ja) * 2010-04-30 2011-11-17 Murata Mfg Co Ltd 電子部品

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6127327U (ja) * 1984-07-25 1986-02-18 東北金属工業株式会社 積層セラミツク部品
JPH11340085A (ja) * 1998-05-28 1999-12-10 Kyocera Corp 積層セラミックコンデンサ
JP2007503732A (ja) * 2003-01-31 2007-02-22 エックストゥーワイ アテニュエイターズ,エル.エル.シー. 遮蔽エネルギー調整器
JP2009054973A (ja) * 2007-08-29 2009-03-12 Kyocera Corp 積層コンデンサおよびコンデンサ実装基板
JP2013235976A (ja) * 2012-05-09 2013-11-21 Tdk Corp 積層コンデンサ

Also Published As

Publication number Publication date
US9336950B2 (en) 2016-05-10
KR20140080016A (ko) 2014-06-30
US20140177126A1 (en) 2014-06-26
CN103887062B (zh) 2017-09-29
CN103887062A (zh) 2014-06-25
KR101452070B1 (ko) 2014-10-16

Similar Documents

Publication Publication Date Title
JP5529298B1 (ja) 積層セラミックキャパシタ及びその製造方法
JP5632023B2 (ja) 積層セラミックキャパシタ及びその製造方法
US8891226B2 (en) Multilayer ceramic electronic component and method of manufacturing the same
US10170246B2 (en) Capacitor component with metallic protection pattern for improved mechanical strength and moisture proof reliability
JP5489023B1 (ja) 積層セラミックキャパシタ及びその製造方法
KR20180009997A (ko) 커패시터 및 그 실장 기판
JP2014096551A (ja) 積層セラミック電子部品
KR102192426B1 (ko) 커패시터 부품 및 그 제조 방법
JP2014120748A (ja) 積層セラミックキャパシタ及び積層セラミックキャパシタが実装された回路基板
KR101452070B1 (ko) 적층 세라믹 커패시터 및 그 제조 방법
JP5628351B2 (ja) 積層セラミックキャパシタ及びその製造方法
JP2015038914A (ja) 積層セラミック電子部品
US9460856B2 (en) Multilayer ceramic capacitor and board having the same
JP2014107532A (ja) 積層セラミック電子部品
JP2014120750A (ja) 積層セラミック電子部品
KR102436224B1 (ko) 커패시터 부품
KR20230121320A (ko) 적층형 전자 부품
KR20230120461A (ko) 적층형 전자 부품

Legal Events

Date Code Title Description
A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140516

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140521

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140617

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141107

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20141117

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20141219