KR20170138044A - 전자 부품 - Google Patents

전자 부품 Download PDF

Info

Publication number
KR20170138044A
KR20170138044A KR1020170067710A KR20170067710A KR20170138044A KR 20170138044 A KR20170138044 A KR 20170138044A KR 1020170067710 A KR1020170067710 A KR 1020170067710A KR 20170067710 A KR20170067710 A KR 20170067710A KR 20170138044 A KR20170138044 A KR 20170138044A
Authority
KR
South Korea
Prior art keywords
electrode
insulating
external electrode
pair
face
Prior art date
Application number
KR1020170067710A
Other languages
English (en)
Other versions
KR101969549B1 (ko
Inventor
타카시 사와다
야스오 후지이
타카유키 카야타니
Original Assignee
가부시키가이샤 무라타 세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 무라타 세이사쿠쇼 filed Critical 가부시키가이샤 무라타 세이사쿠쇼
Publication of KR20170138044A publication Critical patent/KR20170138044A/ko
Application granted granted Critical
Publication of KR101969549B1 publication Critical patent/KR101969549B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1236—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates
    • H01G4/1245—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates containing also titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/008—Selection of materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/252—Terminals the terminals being coated on the capacitive element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Capacitors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

신뢰성을 확보하면서, ESL을 저감시킬 수 있는 전자 부품을 제공한다.
전자 부품은, 제1 단면 및 제2 단면과, 제1 측면 및 제2 측면과, 제1 주면 및 제2 주면을 가지는 적층체와, 제1 단면에 마련된 제1 외부전극(5)과, 제2 단면에 마련된 제2 외부전극(6)과, 제1 측면에 마련된 제3 외부전극(7)과, 제2 측면에 마련된 제4 외부전극(8)과, 한 쌍의 제1 절연 피복부(11)와, 한 쌍의 제2 절연 피복부(12)를 포함한다. 한 쌍의 제1 절연 피복부(11)는, 내측의 단부가 제3 외부전극(7)에 접촉한 상태, 및 외측의 단부가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태의 적어도 어느 하나의 상태이고, 한 쌍의 제2 절연 피복부(12)는, 내측의 단부가 제4 외부전극(8)에 접촉한 상태, 및 외측의 단부가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태의 적어도 어느 하나의 상태이다.

Description

전자 부품{ELECTRONIC COMPONENT}
본 발명은, 전자 부품에 관한 것이며, 특히 교대로 적층된 유전체층 및 내부전극층을 포함하는 적층체를 포함한 전자 부품에 관한 것이다.
종래의 전자 부품으로서의 적층 세라믹 콘덴서가 개시된 문헌으로서, 예를 들면 일본 공개특허공보 2013-201417호(특허문헌 1)를 들 수 있다.
특허문헌 1에 개시된 적층 세라믹 콘덴서는, 한 쌍의 단면(端面), 한 쌍의 측면 및 한 쌍의 주면(主面)을 포함하는 세라믹 소체와, 한 쌍의 단면의 한쪽에 마련된 제1 외부전극과, 한 쌍의 단면의 다른 쪽에 마련된 제2 외부전극과, 한 쌍의 측면의 한쪽에 마련된 제3 외부전극과, 한 쌍의 측면의 다른 쪽에 마련된 제4 외부전극을 포함한다. 세라믹 소체에는, 제1 외부전극 및 제2 외부전극을 접속하는 제1 내부전극층과, 제3 외부전극 및 제4 외부전극을 접속하는 제2 내부전극층을 포함한다. 제2 내부전극층은, 제1 내부전극층에 대향하는 대향전극부와, 대향전극부로부터 제3 외부전극 및 제4 외부전극을 향해 인출된 인출전극부를 가진다. 한 쌍의 측면의 한쪽 측에 위치하는 인출전극부의 단부는, 외부에 노출되지 않도록 제3 외부전극으로 덮여 있고, 한 쌍의 측면의 다른 쪽 측에 위치하는 인출전극부의 단부는, 외부에 노출되지 않도록 제4 외부전극으로 덮여 있다.
일본 공개특허공보 2013-201417호
그러나 특허문헌 1에 개시된 적층 세라믹 콘덴서에서는, 신뢰성의 관점에서 인출전극부의 단부가 외부에 노출되는 것을 방지하기 위해, 한 쌍의 단면이 배열되는 길이방향에서의 인출전극부의 상기 단부의 길이를, 상기 길이방향에서의 제3 외부전극의 길이 및 제4 외부전극의 길이보다도 작게 할 필요가 있다.
이와 같은 경우에는, 제1 외부전극 측에 위치하는 제1 내부전극층의 단부와, 제2 내부전극층의 인출전극부의 상기 길이방향을 따른 거리가 멀어짐과 함께, 제2 외부전극 측에 위치하는 제1 내부전극층의 단부와, 제2 내부전극층의 인출전극부의 상기 길이방향을 따른 거리도 멀어지게 되어 버린다.
이 때문에, 예를 들면 제1 외부전극 측으로부터 제1 내부전극층을 통과하여 제2 내부전극층에 도달하고, 제2 내부전극층의 인출전극부를 통과하도록 흐르는 전류의 경로가 구성하는 루프가 커져 버린다. 그 결과, ESL(등가 직렬 인덕턴스)이 커져, 고주파 노이즈를 제거하는 효과가 약해져 버린다.
한편, 제1 외부전극 측에 위치하는 제1 내부전극층의 단부와, 제2 내부전극층의 인출전극부의, 상기 길이방향을 따른 거리를 짧게 하기 위해, 인출전극부의 단부의 상기 길이를, 제3 외부전극의 상기 길이 및 제4 외부전극의 상기 길이에 가까이 가게 하려고 하면, 제조 시의 가공 편차에 의해 인출전극부가, 상기 길이방향에서 제3 외부전극 및 제4 외부전극으로부터 밀려 나와 버린다. 이와 같은 경우에는, 인출전극부가 외부에 노출되게 되어, 적층 세라믹 콘덴서의 신뢰성이 저하된다.
본 발명은, 상기와 같은 문제에 비추어 이루어진 것이며, 본 발명의 목적은, 신뢰성을 확보하면서 ESL을 저감시킬 수 있는 전자 부품을 제공하는 것에 있다.
제1 국면에 기초하는 전자 부품은, 길이방향으로 마주 보고 위치하는 제1 단면 및 제2 단면과, 상기 길이방향에 직교하는 폭방향으로 마주 보고 위치하는 제1 측면 및 제2 측면과, 상기 길이방향 및 상기 폭방향에 직교하는 두께방향으로 마주 보고 위치하는 제1 주면 및 제2 주면을 가지는 적층체와, 상기 제1 단면으로부터 상기 제1 주면 및 상기 제2 주면 그리고 상기 제1 측면 및 상기 제2 측면에 이르는 제1 외부전극과, 상기 제2 단면으로부터 상기 제1 주면 및 상기 제2 주면 그리고 상기 제1 측면 및 상기 제2 측면에 이르는 제2 외부전극과, 상기 길이방향에서 상기 제1 단면과 상기 제2 단면 사이에 위치하도록 상기 제1 측면에 마련되고, 상기 제1 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제3 외부전극과, 상기 길이방향에서 상기 제1 단면과 상기 제2 단면 사이에 위치하도록 상기 제2 측면에 마련되고, 상기 제2 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제4 외부전극과, 상기 길이방향에서 상기 제3 외부전극이 서로 사이에 위치하도록 마련되고, 상기 제1 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 한 쌍의 제1 절연 피복부와, 상기 길이방향에서 상기 제4 외부전극이 서로 사이에 위치하도록 마련되고, 상기 제2 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 한 쌍의 제2 절연 피복부를 포함한다. 상기 적층체는, 상기 두께방향인 적층방향에서 교대로 적층된 복수의 유전체층 및 복수의 내부전극층을 포함하고, 상기 복수의 내부전극층은, 상기 제1 외부전극 및 상기 제2 외부전극에 접속된 복수의 제1 내부전극층과, 상기 제3 외부전극 및 상기 제4 외부전극에 접속된 복수의 제2 내부전극층을 포함한다. 상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부가 상기 제3 외부전극에 접촉한 상태, 및 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태이고, 상기 한 쌍의 제2 절연 피복부는, 상기 폭방향에서 상기 한 쌍의 제1 절연 피복부와 마주 보고 있으며, 상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부가 상기 제4 외부전극에 접촉한 상태, 및 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태이다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부가 상기 제3 외부전극에 접촉한 상태여도 되고, 상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부가 상기 제4 외부전극에 접촉한 상태여도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 제2 내부전극층은, 상기 제1 내부전극층에 대향하는 제1 대향전극부와, 상기 제3 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제1 측면으로 인출된 제1 인출전극부와, 상기 제4 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제2 측면으로 인출된 제2 인출전극부를 가지는 것이 바람직하다. 또한 상기 제1 측면 측에 위치하는 상기 제1 인출전극부의 단부가, 상기 제3 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나와 있어도 되고, 이 경우에는 상기 한 쌍의 제1 절연 피복부 및 상기 제3 외부전극이 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다. 또한 상기 제2 측면 측에 위치하는 상기 제2 인출전극부의 단부는, 상기 제4 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나와 있어도 되고, 이 경우에는 상기 한 쌍의 제2 절연 피복부 및 상기 제4 외부전극이 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는, 상기 제3 외부전극을 덮고 있어도 되고, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는, 상기 제4 외부전극을 덮고 있어도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는, 상기 제3 외부전극으로 덮여 있어도 된다. 또한 상기 폭방향에서 본 경우에, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는, 상기 제4 외부전극으로 덮여 있어도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태여도 되고, 상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태여도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 제1 내부전극층은, 상기 제2 내부전극층에 대향하는 제2 대향전극부와, 상기 제1 외부전극에 도달하도록 상기 제2 대향전극부로부터 상기 제1 단면으로 인출된 제3 인출전극부와, 상기 제2 외부전극에 도달하도록 상기 제2 대향전극부로부터 상기 제2 단면으로 인출된 제4 인출전극부를 가지고 있어도 된다. 또한 상기 제3 인출전극부는, 상기 제1 측면으로 인출된 제1 인출 단부 및 상기 제2 측면으로 인출된 제2 인출 단부를 가지고 있어도 되고, 상기 제4 인출전극부는, 상기 제1 측면으로 인출된 제3 인출 단부 및 상기 제2 측면으로 인출된 제4 인출 단부를 포함하고 있어도 된다. 또한 이 경우에는, 상기 제1 인출 단부는, 상기 제1 측면에서, 상기 한 쌍의 제1 절연 피복부 중 상기 제1 단면 측에 위치하는 한쪽의 제1 절연 피복부와 상기 제1 외부전극이 형성되어 있는 영역에 들어가 있는 것이 바람직하고, 상기 제2 인출 단부는, 상기 제2 측면에서, 상기 한 쌍의 제2 절연 피복부 중 상기 제1 단면 측에 위치하는 한쪽의 제2 절연 피복부와 상기 제1 외부전극이 형성되어 있는 영역에 들어가 있는 것이 바람직하다. 또한 상기 제3 인출 단부는, 상기 제1 측면에서, 상기 한 쌍의 제1 절연 피복부 중 상기 제2 단면 측에 위치하는 다른 쪽의 제1 절연 피복부와 상기 제2 외부전극이 형성되어 있는 영역에 들어가 있는 것이 바람직하고, 상기 제4 인출 단부는, 상기 제2 측면에서, 상기 한 쌍의 제2 절연 피복부 중 상기 제2 단면 측에 위치하는 다른 쪽의 제2 절연 피복부와 상기 제2 외부전극이 형성되어 있는 영역에 들어가 있는 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극을 덮고 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극을 덮고 있어도 되고, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극으로 덮고 있으며, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극으로 덮고 있어도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극으로 덮여 있어도 된다. 또한 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극으로 덮여 있어도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부가 상기 제3 외부전극에 접촉한 상태이면서, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태여도 된다. 또한 상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부가 상기 제4 외부전극에 접촉한 상태이면서, 상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태여도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 제2 내부전극층은, 상기 제1 내부전극층에 대향하는 제1 대향전극부와, 상기 제3 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제1 측면으로 인출된 제1 인출전극부와, 상기 제4 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제2 측면으로 인출된 제2 인출전극부를 가지고 있어도 된다. 이 경우에는, 상기 제1 측면 측에 위치하는 상기 제1 인출전극부의 단부는, 상기 한 쌍의 제1 절연 피복부 및 상기 제3 외부전극이 형성되어 있는 영역 내에 들어가 있는 것이 바람직하고, 상기 제2 측면 측에 위치하는 상기 제2 인출전극부의 단부는, 상기 한 쌍의 제2 절연 피복부 및 상기 제4 외부전극이 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 폭방향에서 본 경우에 상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는, 상기 제3 외부전극을 덮고 있어도 되고, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극을 덮고 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극을 덮고 있어도 된다. 또한 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는, 상기 제4 외부전극을 덮고 있어도 되고, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극으로 덮고 있으며, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극으로 덮고 있어도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는, 상기 제3 외부전극으로 덮여 있어도 되고, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극으로 덮여 있어도 된다. 또한 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는, 상기 제4 외부전극으로 덮여 있어도 되고, 상기 폭방향에서 본 경우에 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는, 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는, 상기 제2 외부전극으로 덮여 있어도 된다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부, 및 상기 한 쌍의 제2 절연 피복부의 최대 두께는, 상기 제1 외부전극의 최대 두께, 상기 제2 외부전극의 최대 두께, 상기 제3 외부전극의 최대 두께, 및 상기 제4 외부전극의 최대 두께보다도 큰 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는, 유전체 세라믹스, 수지 또는 유리를 포함하는 재료로 구성되어 있는 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는, 상기 유전체 세라믹스를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 유전체 세라믹스는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3을 포함하는 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는, 상기 수지를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 수지는, 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 것이 바람직하다.
상기 제1 국면에 기초하는 전자 부품에서는, 상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는, 상기 유리를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 유리는 Ba 또는 Sr을 포함하는 것이 바람직하다.
제2 국면에 기초하는 전자 부품에서는, 길이방향으로 마주 보고 위치하는 제1 단면 및 제2 단면과, 상기 길이방향에 직교하는 폭방향으로 마주 보고 위치하는 제1 측면 및 제2 측면과, 상기 길이방향 및 상기 폭방향에 직교하는 두께방향으로 마주 보고 위치하는 제1 주면 및 제2 주면을 가지는 적층체와, 상기 제1 단면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제1 외부전극과, 상기 제2 단면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제2 외부전극과, 상기 제1 측면으로부터, 상기 제1 주면 및 상기 제2 주면에 이르는 제3 외부전극과, 상기 제2 측면으로부터, 상기 제1 주면 및 상기 제2 주면에 이르는 제4 외부전극과, 상기 제1 단면과 상기 제1 측면의 제1 능선부에 마련된 제1 절연 피복부와, 상기 제2 단면과 상기 제1 측면의 제2 능선부에 마련된 제2 절연 피복부와, 상기 제1 단면과 상기 제2 측면의 제3 능선부에 마련된 제3 절연 피복부와, 상기 제2 단면과 상기 제2 측면의 제4 능선부에 마련된 제4 절연 피복부를 포함한다. 상기 적층체는, 상기 두께방향인 적층방향에서 교대로 적층된 복수의 적층용 유전체층 및 복수의 내부전극층을 포함하고, 상기 복수의 내부전극층은, 상기 제1 외부전극 및 상기 제2 외부전극에 접속된 복수의 제1 내부전극층과, 상기 제3 외부전극 및 상기 제4 외부전극에 접속된 복수의 제2 내부전극층을 포함한다. 상기 제1 절연 피복부는, 상기 제1 단면, 상기 제1 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되고, 상기 제2 절연 피복부는, 상기 제2 단면, 상기 제1 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되고, 상기 제3 절연 피복부는, 상기 제1 단면, 상기 제2 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되고, 상기 제4 절연 피복부는, 상기 제2 단면, 상기 제2 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련된다. 상기 제1 절연 피복부 및 상기 제2 절연 피복부의 각각은, 상기 제3 외부전극 측에 위치하는 단부가 상기 제3 외부전극에 접촉한 상태, 및 상기 제1 외부전극 측에 위치하는 상기 제1 절연 피복부의 단부가 상기 제1 외부전극에 접촉하면서, 상기 제2 외부전극 측에 위치하는 상기 제2 절연 피복부의 단부가 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태이다. 상기 제3 절연 피복부 및 상기 제4 절연 피복부의 각각은, 상기 제4 외부전극 측에 위치하는 단부가 상기 제4 외부전극에 접촉한 상태, 및 상기 제1 외부전극 측에 위치하는 상기 제3 절연 피복부의 단부가 상기 제1 외부전극에 접촉하면서, 상기 제2 외부전극 측에 위치하는 상기 제4 절연 피복부의 단부가 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태이다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 절연 피복부의 상기 제3 외부전극 측에 위치하는 단부가 상기 제3 외부전극에 접촉하면서, 상기 제1 절연 피복부의 상기 제1 외부전극 측에 위치하는 단부가 상기 제1 외부전극에 접촉하는 것이 바람직하고, 상기 제2 절연 피복부의 상기 제3 외부전극 측에 위치하는 단부가 상기 제3 외부전극에 접촉하면서, 상기 제2 절연 피복부의 상기 제2 외부전극 측에 위치하는 단부가 상기 제2 외부전극에 접촉하는 것이 바람직하다. 또한 상기 제3 절연 피복부의 상기 제4 외부전극 측에 위치하는 단부가 상기 제4 외부전극에 접촉하면서, 상기 제3 절연 피복부의 상기 제1 외부전극 측에 위치하는 단부가 상기 제1 외부전극에 접촉하는 것이 바람직하고, 상기 제4 절연 피복부의 상기 제4 외부전극 측에 위치하는 단부가 상기 제4 외부전극에 접촉하면서, 상기 제4 절연 피복부의 상기 제2 외부전극 측에 위치하는 단부가 상기 제2 외부전극에 접촉하고 있는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제2 내부전극층은, 상기 제1 내부전극층에 대향하는 제1 대향전극부와, 상기 제3 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제1 측면으로 인출된 제1 인출전극부와, 상기 제4 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제2 측면으로 인출된 제2 인출전극부를 가지고 있는 것이 바람직하다. 또한 상기 제1 측면 측에 위치하는 상기 제1 인출전극부의 단부가, 상기 제3 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나와 있어도 되고, 이 경우에는 상기 제1 절연 피복부, 상기 제2 절연 피복부, 및 상기 제3 외부전극이 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다. 또한 상기 제2 측면 측에 위치하는 상기 제2 인출전극부의 단부는, 상기 제4 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나와 있어도 되고, 이 경우에는 상기 제3 절연 피복부, 상기 제4 절연 피복부, 및 상기 제4 외부전극이 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 내부전극층은, 상기 제1 단면으로 인출된 제1 단부와, 상기 제2 단면으로 인출된 제2 단부를 가지는 것이 바람직하다. 또한 상기 제1 단부는, 상기 제1 단면에서 상기 제1 외부전극이 형성되어 있는 영역으로부터 상기 폭방향으로 밀려 나와 있어도 되고, 이 경우에는 상기 제1 절연 피복부, 상기 제1 외부전극, 및 상기 제3 절연 피복부가 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다. 또한 상기 제2 단부는, 상기 제2 단면에서 상기 제2 외부전극이 형성되어 있는 영역으로부터 상기 폭방향으로 밀려 나와 있어도 되고, 이 경우에는 상기 제2 절연 피복부, 상기 제2 외부전극, 및 상기 제4 절연 피복부가 형성되어 있는 영역 내에 들어가 있는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 절연 피복부 및 상기 제3 절연 피복부의 상기 제1 단면 측의 단부는, 상기 제1 외부전극으로 덮여 있는 것이 바람직하고, 상기 제2 절연 피복부 및 상기 제4 절연 피복부의 상기 제2 단면 측의 단부는, 상기 제2 외부전극으로 덮여 있는 것이 바람직하다. 또한 상기 제1 절연 피복부 및 상기 제2 절연 피복부의 상기 제1 측면 측의 단부는, 상기 제3 외부전극으로 덮여 있는 것이 바람직하고, 상기 제3 절연 피복부 및 상기 제4 절연 피복부의 상기 제2 측면 측의 단부는, 상기 제4 외부전극으로 덮여 있는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는, 유전체 세라믹스, 수지 또는 유리를 포함하는 재료로 구성되어 있는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는, 상기 유전체 세라믹스를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 유전체 세라믹스는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3을 포함하는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는, 상기 수지를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 수지는, 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 것이 바람직하다.
상기 제2 국면에 기초하는 전자 부품에서는, 상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는, 상기 유리를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 유리는 Ba 또는 Sr을 포함하는 것이 바람직하다.
본 발명에 의하면, 신뢰성을 확보하면서 ESL을 저감시킬 수 있는 전자 부품을 제공할 수 있다.
도 1은 실시형태 1에 따른 적층 세라믹 콘덴서의 사시도이다.
도 2는 도 1에 나타내는 II-II선을 따른 종단면도이다.
도 3은 실시형태 1에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다.
도 4는 도 1에 나타내는 IV-IV선을 따른, 실시형태 1에 따른 적층 세라믹 콘덴서의 횡단면도이다.
도 5는 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법을 나타내는 플로차트(flowchart)이다.
도 6은 실시형태 1에 따른 적층 세라믹 콘덴서의 세라믹 소체에 도전성 페이스트를 도포하는 도포 장치의 구성을 나타내는 도면이다.
도 7은 도 6에 나타내는 도포 장치의 제1 전사 롤러(transfer roller)와 제1 스크레이퍼(scraper)가 접촉하고 있는 상태를 나타내는 단면도이다.
도 8은 도 6에 나타내는 도포 장치의 제1 전사 롤러와 세라믹 소체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 9는 실시형태 1에 따른 적층 세라믹 콘덴서의 세라믹 소체에 세라믹 유전체 슬러리를 도포하는 도포 장치의 구성을 나타내는 도면이다.
도 10은 도 9에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼가 접촉하고 있는 상태를 나타내는 단면도이다.
도 11은 도 9에 나타내는 도포 장치의 제1 전사 롤러와 세라믹 소체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 12는 변형예 1에 따른 적층 세라믹 콘덴서의 횡단면도이다.
도 13은 실시형태 2에 따른 적층 세라믹 콘덴서의 사시도이다.
도 14는 실시형태 2에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다.
도 15는 도 13에 나타내는 XV-XV선을 따른, 실시형태 2에 따른 적층 세라믹 콘덴서의 횡단면도이다.
도 16은 실시형태 3에 따른 적층 세라믹 콘덴서의 사시도이다.
도 17은 실시형태 3에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다.
도 18은 도 16에 나타내는 XVIII-XVIII선을 따른, 실시형태 3에 따른 적층 세라믹 콘덴서의 횡단면도이다.
도 19는 실시형태 4에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다.
도 20은 실시형태 4에 따른 적층 세라믹 콘덴서의 횡단면도이다.
도 21은 실시형태 5에 따른 적층 세라믹 콘덴서의 사시도이다.
도 22는 실시형태 5에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다.
도 23은 도 21에 나타내는 XXIII-XXIII선을 따른, 실시형태 5에 따른 적층 세라믹 콘덴서의 횡단면도이다.
이하, 본 발명의 실시형태에 대해, 도면을 참조하여 상세하게 설명한다. 또한 이하에 나타내는 실시형태에서는, 전자 부품으로서 적층 세라믹 콘덴서를 예시하여 설명을 실시한다. 또한 이하에 나타내는 실시형태에서는, 동일한 또는 공통되는 부분에 대해 도면 중 동일한 부호를 붙이고 그 설명은 반복하지 않는다.
(실시형태 1)
(적층 세라믹 콘덴서)
도 1은, 실시형태 1에 따른 적층 세라믹 콘덴서의 사시도이다. 도 2는, 도 1에 나타내는 II-II선을 따른 종단면도이다. 도 3은, 실시형태 1에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다. 도 4는 도 1에 나타내는 IV-IV선을 따른, 실시형태 1에 따른 적층 세라믹 콘덴서의 횡단면도이다. 도 1에서 도 4를 참조하여, 실시형태 1에 따른 적층 세라믹 콘덴서(1)에 대해 설명한다.
도 1 및 도 2에 나타내는 바와 같이, 실시형태 1에 따른 적층 세라믹 콘덴서(1)는, 적층체로서의 세라믹 소체(2)와, 제1 외부전극(5)과, 제2 외부전극(6)과, 제3 외부전극(7)과, 제4 외부전극(8)과, 한 쌍의 제1 절연 피복부(11)와, 한 쌍의 제2 절연 피복부(12)를 포함한다.
세라믹 소체(2)는, 대략 직방체상의 외형을 가지고 있다. 세라믹 소체(2)는, 길이방향(L)으로 마주 보고 위치하는 제1 단면(2e) 및 제2 단면(2f)과, 길이방향(L)에 직교하는 폭방향(W)으로 마주 보고 위치하는 제1 측면(2c) 및 제2 측면(2d)과, 길이방향(L) 및 폭방향(W)에 직교하는 두께방향(T)으로 마주 보고 위치하는 제1 주면(2a) 및 제2 주면(2b)을 가진다.
세라믹 소체(2)는, 길이방향(L)을 따른 길이 치수(L1)가, 폭방향을 따른 폭 치수(W1) 및 두께방향을 따른 두께 치수(T1)보다도 큰 세로로 긴 대략 직방체 형상을 가진다.
여기서, 상기의 대략 직방체 형상에는, 모서리부 및 능선부의 적어도 한쪽이 둥그스름한 직방체도 포함된다. 또한 상기의 대략 직방체 형상에는, 제1 단면(2e), 제2 단면(2f), 제1 측면(2c), 제2 측면(2d), 제1 주면(2a), 및 제2 주면(2b)의 어느 하나의 면에, 무시할 수 있을 정도의 요철이나 단차가 형성된 대략 직방체도 포함된다.
도 2에 나타내는 바와 같이, 세라믹 소체(2)는, 두께방향(T)인 적층방향을 따라 교대로 적층된 복수의 유전체층(3)과 복수의 내부전극층(4)에 의해 구성되어 있다.
유전체층(3)은, 예를 들면 티탄산바륨을 주성분으로 하는 세라믹 재료로 형성되어 있다. 또한 유전체층(3)은, 후술하는 세라믹스 시트 원료가 되는 세라믹 분말의 부성분으로서의 Mn 화합물, Mg 화합물, Si 화합물, Co 화합물, Ni 화합물, 희토류 화합물 등을 포함하고 있어도 된다. 한편, 내부전극층(4)은, 예를 들면 Ni, Cu, Ag, Pd, Ag-Pd 합금, Au 등으로 대표되는 금속 재료로 형성되어 있다.
또한 유전체층(3)의 재질은, 상술한 티탄산바륨을 주성분으로 하는 세라믹스 재료에 한정되지 않고, 다른 세라믹스 재료(예를 들면, CaTiO3, SrTiO3, CaZrO3 등을 주성분으로 하는 것)를 유전체층(3)의 재질로서 선택해도 된다. 또한 내부전극층(4)의 재질도, 상술한 금속 재료에 한정되지 않고, 다른 도전 재료를 내부전극층(4)의 재질로서 선택해도 된다.
도 3에 나타내는 바와 같이, 복수의 유전체층(3)은, 복수의 내층용 유전체층(31) 및 복수의 외층용 유전체층(32)을 포함한다. 복수의 내부전극층(4)은, 복수의 제1 내부전극층(41) 및 복수의 제2 내부전극층(42)을 포함한다.
복수의 내층용 유전체층(31)은, 복수의 외층용 유전체층(32)에 의해 끼여 들어가 있다. 서로 이웃하는 내층용 유전체층(31) 사이에, 제1 내부전극층(41) 및 제2 내부전극층(42)이 교대로 위치하고 있다.
제2 내부전극층(42)은, 내층용 유전체층(31)의 표면에 마련되어 있다. 제2 내부전극층(42)은, 제3 외부전극(7) 및 제4 외부전극(8)에 접속되어 있다. 제2 내부전극층(42)은, 제1 대향전극부(42a), 제1 인출전극부(42b), 및 제2 인출전극부(42c)를 가진다.
제1 대향전극부(42a)는, 제2 내부전극층(42) 중 제1 내부전극층(41)에 대향하는 부분이다. 제1 인출전극부(42b)는, 제3 외부전극(7)에 도달하도록 제1 대향전극부(42a)로부터 제1 측면(2c)으로 인출되어 있다. 제1 인출전극부(42b)는, 제1 측면(2c) 측에 위치하는 단부(42b1)를 가진다. 제2 인출전극부(42c)는, 제4 외부전극(8)에 도달하도록 제1 대향전극부(42a)로부터 제2 측면(2d)으로 인출되어 있다. 제2 인출전극부(42c)는, 제2 측면(2d) 측에 위치하는 단부(42c1)를 가진다.
제1 내부전극층(41)은, 제2 내부전극층(42)이 마련된 내층용 유전체층(31)과는 다른 내층용 유전체층(31)에 마련되어 있다. 제1 내부전극층(41)은 내층용 유전체층(31)의 표면에 마련되어 있다. 제1 내부전극층(41)은 제1 외부전극(5) 및 제2 외부전극(6)에 접속되어 있다. 제1 내부전극층(41)은 제2 대향전극부(41a)를 가진다. 제2 대향전극부(41a)는 제2 내부전극층(42)의 제1 대향전극부(42a)에 대향한다. 제1 내부전극층(41)은 제1 단면(2e)으로 인출된 제1 단부(411)와, 제2 단면(2f)으로 인출된 제2 단부(412)를 가진다.
재차, 도 1 및 도 2에 나타내는 바와 같이, 제1 외부전극(5)은, 제1 단면(2e)으로부터 제1 주면(2a) 및 제2 주면(2b) 그리고 제1 측면(2c) 및 제2 측면(2d)에 이르도록 마련되어 있다.
제2 외부전극(6)은, 제2 단면(2f)으로부터 제1 주면(2a) 및 제2 주면(2b) 그리고 제1 측면(2c) 및 제2 측면(2d)에 이르도록 마련되어 있다.
제3 외부전극(7)은, 길이방향(L)에서 제1 단면(2e)과 제2 단면(2f) 사이에 위치하도록 제1 측면(2c)에 마련되어 있다. 제3 외부전극(7)은, 제1 측면(2c)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다.
제4 외부전극(8)은, 길이방향(L)에서 제1 단면(2e)과 제2 단면(2f) 사이에 위치하도록 제2 측면(2d)에 마련되어 있다. 제4 외부전극(8)은, 제2 측면(2d)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다.
제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)의 각각은, 하지전극층과, 하지전극층 상에 배치된 도금층을 포함한다. 하지전극층은 베이킹층, 및 박막층의 적어도 하나를 포함한다. 하지전극층의 두께는, 10㎛ 이상 100㎛ 이하인 것이 바람직하다.
베이킹층은 유리와 금속을 포함한다. 베이킹층을 구성하는 재료로는, Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다. 베이킹층은, 적층된 복수의 층으로 구성되어 있어도 된다. 베이킹층으로는, 세라믹 소체(2)에 도전성 페이스트가 도포되어 베이킹된 층, 또는 내부전극층(4)과 동시에 소성된 층이어도 된다.
수지층은, 도전성 입자와 열변화성 수지를 포함한다. 수지층이 마련되는 경우는, 베이킹층이 마련되지 않고, 수지층이 세라믹 소체(2) 상에 직접 마련되어도 된다. 수지층은, 적층된 복수의 층으로 구성되어 있어도 된다. 수지층의 두께는 10㎛ 이상 150㎛ 이하인 것이 바람직하다.
박막층은, 스퍼터링(sputtering)법 또는 증착법 등의 박막 형성법에 의해 형성된다. 박막층은 금속 입자가 퇴적된 1㎛ 이하의 층이다.
도금층을 구성하는 재료로는, Ni, Cu, Ag, Pd, Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다.
도금층은, 적층된 복수의 층으로 구성되어 있어도 된다. 이 경우, 도금층으로는, Ni 도금층 상에 Sn 도금층이 형성된 2층 구조인 것이 바람직하다. Ni 도금층은, 하지전극층이 세라믹 전자 부품을 실장할 때의 솔더에 의해 침식되는 것을 방지하는 기능을 가진다. Sn 도금층은, 세라믹 전자 부품을 실장할 때의 솔더와의 습윤성을 향상시켜, 세라믹 전자 부품의 실장을 쉽게 하는 기능을 가진다. 도금층의 1층당 두께는 1.0㎛ 이상 10.0㎛ 이하인 것이 바람직하다.
한 쌍의 제1 절연 피복부(11)는, 길이방향(L)에서 제3 외부전극(7)이 서로 사이에 위치하도록 마련되어 있다. 한 쌍의 제1 절연 피복부(11)는, 제1 측면(2c)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다.
한 쌍의 제2 절연 피복부(12)는, 폭방향에서 한 쌍의 제1 절연 피복부(11)와 마주 보고 있다. 한 쌍의 제2 절연 피복부(12)는, 한 쌍의 제1 절연 피복부(11)와 대응한 위치에 마련되어 있다.
한 쌍의 제2 절연 피복부(12)는, 길이방향(L)에서 제4 외부전극(8)이 서로 사이에 위치하도록 마련되어 있다. 한 쌍의 제2 절연 피복부(12)는, 제2 측면(2d)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다.
한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)는, 10㎛ 이상 150㎛ 이하인 것이 바람직하다. 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료로는, 유전체 세라믹스, 수지 또는 유리를 사용할 수 있다. 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료로서 유전체 세라믹스를 이용하는 경우는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 할 수 있다. 또한 이들 주성분에, 부성분으로서 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, Al 화합물, V 화합물 또는 희토류 화합물 등이 첨가되어 있어도 된다.
한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)는, 세라믹 소체(2)에 세라믹 유전체 슬러리가 도포되어 소성됨으로써 마련되어도 되고, 후술하는 적층칩과 동시에 소성되어 마련되어도 된다.
한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료로서 수지를 사용하는 경우는, 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 수지가 사용된다. 이 경우, 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)는, 세라믹 소체(2)에 수지 페이스트가 도포되어 열경화됨으로써 마련된다.
한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료로서 유리를 사용하는 경우는, Ba 또는 Sr을 포함하는 유리가 사용된다. 이 경우, 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)는, 세라믹 소체(2)에 유리 페이스트가 도포되어 베이킹됨으로써 마련된다.
도 1 및 도 4에 나타내는 바와 같이, 한 쌍의 제1 절연 피복부(11) 중 한쪽의 제1 절연 피복부(11A)는, 길이방향(L)에서 제1 외부전극(5) 측에 위치한다. 한 쌍의 제1 절연 피복부(11) 중 다른 쪽의 제1 절연 피복부(11B)는, 길이방향에서 제2 외부전극(6) 측에 위치한다.
한 쌍의 제1 절연 피복부(11)는, 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)가 제3 외부전극(7)에 접촉한 상태에 있다. 즉, 한쪽의 제1 절연 피복부(11A)의 제2 외부전극(6) 측의 단부(11a)가 제3 외부전극(7)에 접촉하고 있으며, 다른 쪽의 제1 절연 피복부(11B)의 제1 외부전극(5) 측의 단부(11a)가 제3 외부전극(7)에 접촉하고 있다.
보다 구체적으로는, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)는, 제3 외부전극(7)을 덮고 있다.
또한 제1 측면(2c) 상에서의 한 쌍의 제1 절연 피복부(11)의 최대 두께는, 제1 측면(2c) 상에서의 제3 외부전극(7)의 최대 두께보다도 커져 있다.
한 쌍의 제1 절연 피복부(11)의 최대 두께 및 제1 측면(2c) 상에서의 제3 외부전극(7)의 최대 두께의 각각은, 이하와 같이 측정된다. 먼저, 적층 세라믹 전자 부품을 두께방향(T)의 중앙 위치까지 연마하여, 두께방향(T)에 직교하는 절단면을 노출시킨다. 노출시킨 절단면을 마이크로스코프로 관찰하여 측정한다.
한 쌍의 제1 절연 피복부(11)는, 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉하고 있지 않은 상태로 되어 있다. 즉, 한쪽의 제1 절연 피복부(11A)의 제1 외부전극(5) 측의 단부(11b)는, 제1 외부전극(5)으로부터 떨어져 위치하고 있으며, 다른 쪽의 제1 절연 피복부(11B)의 제2 외부전극(6) 측의 단부(11b)는, 제2 외부전극(6)으로부터 떨어져 위치하고 있다.
한 쌍의 제2 절연 피복부(12) 중 한쪽의 제2 절연 피복부(12A)는, 길이방향(L)에서 제1 외부전극(5) 측에 위치한다. 한 쌍의 제2 절연 피복부(12) 중 다른 쪽의 제2 절연 피복부(12B)는, 길이방향에서 제2 외부전극(6) 측에 위치한다.
한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)가 제4 외부전극(8)에 접촉한 상태에 있다. 즉, 한쪽의 제2 절연 피복부(12A)의 제2 외부전극(6) 측의 단부(12a)가 제4 외부전극(8)에 접촉하고 있으며, 다른 쪽의 제2 절연 피복부(12B)의 제1 외부전극(5) 측의 단부(12a)가 제4 외부전극(8)에 접촉하고 있다.
길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)는, 제4 외부전극(8)을 덮고 있다.
또한 제2 측면(2d) 상에서의 한 쌍의 제2 절연 피복부(12)의 최대 두께는, 제2 측면(2d) 상에서의 제4 외부전극(8)의 최대 두께보다도 커져 있다.
또한 한 쌍의 제2 절연 피복부(12)는, 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b)는, 제1 외부전극(5) 및 제2 외부전극(6)에 접촉하고 있지 않은 상태로 되어 있다. 즉, 한쪽의 제2 절연 피복부(12A)의 제1 외부전극(5) 측의 단부(12b)는, 제1 외부전극(5)으로부터 떨어져 위치하고 있으며, 다른 쪽의 제2 절연 피복부(12B)의 제2 외부전극(6) 측의 단부(12b)는, 제2 외부전극(6)으로부터 떨어져 위치하고 있다.
또한 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나옴과 함께, 한 쌍의 제1 절연 피복부(11) 및 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있다.
제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나옴과 함께, 한 쌍의 제2 절연 피복부(12) 및 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있다.
(전자 부품의 제조 방법)
도 5는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법을 나타내는 플로차트이다. 도 5를 참조하여, 실시형태 1에 따른 적층 세라믹 콘덴서(1)의 제조 방법에 대해 설명한다.
도 5에 나타내는 바와 같이, 실시형태 1에 따른 적층 세라믹 콘덴서(1)의 제조 시에, 먼저 세라믹 유전체 슬러리가 조제된다(공정 S1). 구체적으로는, 세라믹 유전체 분말, 첨가 분말, 바인더 수지 및 용해액 등이 분산 혼합되고, 이에 따라 세라믹 유전체 슬러리가 조제된다. 세라믹 유전체 슬러리는, 용제계 또는 수계의 어느 쪽이어도 된다. 세라믹 유전체 슬러리를 수계 도료로 하는 경우, 수용성의 바인더 및 분산제 등과, 물에 용해시킨 유전체 원료를 혼합함으로써 세라믹 유전체 슬러리를 조제한다.
다음으로, 세라믹 유전체 시트가 형성된다(공정 S2). 구체적으로는, 세라믹 유전체 슬러리가 캐리어 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로그라비어 코터 등을 이용하여 시트상으로 성형되어 건조됨으로써, 세라믹 유전체 시트가 형성된다. 세라믹 유전체 시트의 두께는, 적층 세라믹 콘덴서(1)의 소형화 및 고용량화의 관점에서, 3㎛ 이하인 것이 바람직하다.
다음으로, 머더 시트(mother sheet)가 형성된다(공정 S3). 구체적으로는, 세라믹 유전체 시트에 도전성 페이스트가 소정 패턴을 가지도록 도포됨으로써, 세라믹 유전체 시트 상에 소정의 내부전극 패턴이 마련된 머더 시트가 형성된다. 도전성 페이스트의 도포 방법으로는, 스크린 인쇄법, 잉크젯법 또는 그라비어 인쇄법 등을 이용할 수 있다. 내부전극 패턴의 두께는, 적층 세라믹 콘덴서(1)의 소형화 및 고용량화의 관점에서, 1.5㎛ 이하인 것이 바람직하다. 또한 머더 시트로는, 내부전극 패턴을 가지는 머더 시트 외에, 상기 공정 S3을 거치지 않은 세라믹 유전체 시트도 준비된다.
다음으로, 복수의 머더 시트가 적층된다(공정 S4). 구체적으로는, 내부전극 패턴이 형성되어 있지 않고, 세라믹 유전체 시트만으로 이루어지는 머더 시트가 소정 매수 적층된다. 그 위에, 내부전극 패턴이 마련된 머더 시트가 소정 매수 적층된다. 또한 그 위에, 내부전극 패턴이 형성되어 있지 않고, 세라믹 유전체 시트만으로 이루어지는 머더 시트가 소정 매수 적층된다. 이에 따라, 머더 시트군이 구성된다.
다음으로, 머더 시트군이 압착됨으로써 적층 블록이 형성된다(공정 S5). 구체적으로는, 정수압 프레스 또는 강체 프레스에 의해 머더 시트군이 적층방향으로 가압되어 압착됨으로써 적층 블록이 형성된다.
다음으로, 적층 블록이 분단되어 적층칩이 형성된다(공정 S6). 구체적으로는, 눌러 자름(force cutting), 다이싱 또는 레이저 커팅에 의해 적층 블록이 매트릭스상으로 분단되어, 복수의 적층칩으로 개편(個片)화된다.
다음으로, 적층칩의 배럴 연마가 실시된다(공정 S7). 구체적으로는, 적층칩이, 배럴이라고 불리는 작은 상자 내에 유전체 재료보다 경도가 높은 미디어 볼과 함께 봉입되어 해당 배럴을 회전시킴으로써 적층칩의 연마가 실시된다. 이에 따라, 적층칩의 모서리부 및 능선부가 둥그스름해진다.
다음으로, 적층칩의 소성이 실시된다(공정 S8). 구체적으로는, 적층칩이 가열되고, 이에 따라 적층칩에 포함되는 유전체 재료 및 도전성 재료가 소성되어 세라믹 소체(2)가 형성된다. 소성 온도는, 유전체 재료 및 도전성 재료에 따라 적절히 설정되어, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
다음으로, 세라믹 소체(2)의 표면에 도전성 페이스트가 도포된다. 본 실시형태에서는, 롤러 전사법에 의해 세라믹 소체(2)의 표면에 도전성 페이스트가 도포된다. 단, 도전성 페이스트의 도포 방법은 롤러 전사법에 한정되지 않고, 스프레이 도포법 또는 딥(dip)법 등이어도 된다.
도 6은, 실시형태 1에 따른 적층 세라믹 콘덴서의 세라믹 소체에 도전성 페이스트를 도포하는 도포 장치의 구성을 나타내는 도면이다. 도 7은, 도 6에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼가 접촉하고 있는 상태를 나타내는 단면도이다.
도 6, 7에 나타내는 바와 같이, 도포 장치(100)는, 서로 간격을 두고 위치하는 제1 도포 기구(101a)와 제2 도포 기구(101b)를 포함하고 있다. 제1 도포 기구(101a)는, 도전성 페이스트(110)를 저장하는 제1 용기(102a)와, 제1 용기(102a) 내에 일부가 위치하는 제1 공급 롤러(103a)와, 제1 공급 롤러(103a)의 외주면(外周面)과 굴러 접촉하는 제1 전사 롤러(104a)와, 제1 전사 롤러(104a)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(105a)를 포함하고 있다.
마찬가지로, 제2 도포 기구(101b)는, 도전성 페이스트(110)를 저장하는 제2 용기(102b)와, 제2 용기(102b) 내에 일부가 위치하는 제2 공급 롤러(103b)와, 제2 공급 롤러(103b)의 외주면과 굴러 접촉하는 제2 전사 롤러(104b)와, 제2 전사 롤러(104b)의 외주면과 미끄럼 접촉하는 제2 스크레이퍼(105b)를 포함하고 있다.
제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각은, 원주상의 몸체부와, 몸체부의 외주를 덮는 탄성체부를 포함하고 있다. 몸체부는 철로 구성되어 있지만, 몸체부의 재료는 철에 한정되지 않고, 다른 금속, 또는 CFRP(Carbon Fiber Reinforced Plastics) 등의 복합 재료 등이어도 된다. 탄성체부는, 실리콘 고무로 구성되어 있지만, 탄성체부의 재료는 실리콘 고무에 한정되지 않고, 적당한 변형 저항을 가지는 다른 고무여도 된다.
제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각은, 회전축(ax)을 중심으로 하여 회전한다. 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각의 외주면에는, 환상(環狀)으로 연속한 제1 홈부(h1)가 마련되어 있다. 제1 홈부(h1)는, 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각의 외주면에서, 회전축(ax)방향의 중앙부에 마련되어 있다.
이하, 적층 세라믹 콘덴서(1)의 세라믹 소체(2)에 도전성 페이스트(110)를 도포할 때의 도포 장치(100)의 동작에 대해 설명한다. 먼저, 제1 공급 롤러(103a) 및 제2 공급 롤러(103b)의 각각을 화살표(108)로 나타내는 바와 같이 서로 반대방향으로 회전시킨다. 이에 따라, 제1 공급 롤러(103a)의 외주면에, 제1 용기(102a) 내의 도전성 페이스트(110)가 부착되고, 제2 공급 롤러(103b)의 외주면에, 제2 용기(102b) 내의 도전성 페이스트(110)가 부착된다.
또한 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각은, 화살표(109)로 나타내는 바와 같이 서로 반대방향으로 회전한다. 제1 전사 롤러(104a)는, 제1 공급 롤러(103a)와 굴러 접촉한다. 이에 따라, 제1 공급 롤러(103a)의 외주면에 부착되어 있었던 도전성 페이스트(110)가, 제1 전사 롤러(104a)의 외표면으로 위치를 옮긴다.
한편, 제2 전사 롤러(104b)는, 제2 공급 롤러(103b)와 굴러 접촉한다. 이에 따라, 제2 공급 롤러(103b)의 외주면에 부착되어 있었던 세라믹 유전체 슬러리(120)가, 제2 전사 롤러(104b)의 외표면으로 위치를 옮긴다.
도 7에 나타내는 바와 같이, 제1 전사 롤러(104a)의 외표면으로 위치를 옮긴 도전성 페이스트(110)는, 제1 전사 롤러(104a)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(105a)에 의해 제1 홈부(h1)의 내측에 충전됨과 함께 잉여분이 긁혀 나온다.
마찬가지로, 제2 전사 롤러(104b)의 외표면으로 위치를 옮긴 도전성 페이스트(110)는, 제2 전사 롤러(104b)의 외주면과 미끄럼 접촉하는 제2 스크레이퍼(105b)에 의해, 제1 홈부(h1)의 내측에 충전됨과 함께 잉여분이 긁혀 나온다.
다음으로, 제1 전사 롤러(104a)와 제2 전사 롤러(104b) 사이를, 복수의 세라믹 소체(2)가, 순차적으로 제1 전사 롤러(104a)와 제2 전사 롤러(104b)에 끼이면서 화살표(107)로 나타내는 반송방향으로 통과한다. 복수의 세라믹 소체(2)는, 제1 단면(2e) 및 제2 단면(2f)의 각각에 캐리어 테이프(106)가 부착됨으로써 지지되어 있다.
세라믹 소체(2)의 길이방향(L)과 회전축(ax)방향이 평행으로 되어 있고, 세라믹 소체(2)의 두께방향(T)과 세라믹 소체(2)의 반송방향이 평행으로 되어 있다. 세라믹 소체(2)의 반송 속도와, 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각의 외주의 회전 속도는, 대략 동등하다.
도 8은, 도 6에 나타내는 도포 장치의 제1 전사 롤러와 세라믹 소체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 6, 8에 나타내는 바와 같이, 제1 전사 롤러(104a)의 제1 홈부(h1)의 내측에 충전되어 있었던 도전성 페이스트(110)의 일부가, 세라믹 소체(2)의 제1 측면(2c)으로부터 제1 주면(2a) 및 제2 주면(2b)의 각각의 일부에 걸쳐 전사되어 제3 외부전극 패턴(71)이 형성된다.
마찬가지로, 제2 전사 롤러(104b)의 제1 홈부(h1)의 내측에 충전되어 있었던 도전성 페이스트(110)의 일부가, 세라믹 소체(2)의 제2 측면(2d)으로부터 제1 주면(2a) 및 제2 주면(2b)의 각각의 일부에 걸쳐 전사되어 제4 외부전극 패턴이 형성된다.
다음으로, 예를 들면 딥법을 이용하여 제1 외부전극 패턴 및 제2 외부전극 패턴을 형성한다. 구체적으로는, 제3 외부전극 패턴(71) 및 제4 외부전극 패턴이 형성된 세라믹 소체(2)를 유지하고, 제1 단면(2e)을, 도전성 페이스트 유지도구(retainer)(도시하지 않음)로 유지된 도전성 페이스트에 침지시킨다. 이 때, 도전성 페이스트가, 제1 단면(2e)으로부터 제1 주면(2a) 및 제2 주면(2b) 그리고 제1 측면(2c) 및 제2 측면(2d)에 이르도록 도포되어 제1 외부전극 패턴이 형성된다.
다음으로, 제3 외부전극 패턴(71), 제4 외부전극 패턴, 및 제1 외부전극 패턴이 형성된 세라믹 소체(2)를 유지하고, 제2 단면(2f)을, 도전성 페이스트 유지도구(도시하지 않음)로 유지된 도전성 페이스트에 침지시킨다. 이 때, 도전성 페이스트가, 제2 단면(2f)으로부터 제1 주면(2a) 및 제2 주면(2b) 그리고 제1 측면(2c) 및 제2 측면(2d)에 이르도록 도포되어 제2 외부전극 패턴이 형성된다.
다음으로, 세라믹 소체(2)에 형성된 제1 외부전극 패턴, 제2 외부전극 패턴, 제3 외부전극 패턴, 및 제4 외부전극 패턴이 베이킹된다. 이에 따라, 하지전극층이 되는 베이킹층이 형성된다(공정 S9). 베이킹 온도는, 예를 들면 840℃이다.
다음으로, 세라믹 소체(2)의 표면에 세라믹 유전체 슬러리가 도포된다. 실시형태 1에서는, 롤러 전사법에 의해 세라믹 소체(2)의 표면에 세라믹 유전체 슬러리가 도포된다. 단, 세라믹 유전체 슬러리의 도포 방법은, 롤러 전사법에 한정되지 않고, 스프레이 도포법 또는 딥법 등이어도 된다.
도 9는, 실시형태 1에 따른 적층 세라믹 콘덴서의 세라믹 소체에 세라믹 유전체 슬러리를 도포하는 도포 장치의 구성을 나타내는 도면이다. 도 10은, 도 9에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼가 접촉하고 있는 상태를 나타내는 단면도이다.
도 9, 10에 나타내는 바와 같이, 도포 장치(100)는, 서로 간격을 두고 위치하는 제1 도포 기구(101a)와 제2 도포 기구(101b)를 포함하고 있다. 제1 도포 기구(101a)는, 세라믹 유전체 슬러리(120)를 저장하는 제1 용기(102a)와, 제1 용기(102a) 내에 일부가 위치하는 제1 공급 롤러(103a)와, 제1 공급 롤러(103a)의 외주면과 굴러 접촉하는 제1 전사 롤러(104c)와, 제1 전사 롤러(104c)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(105a)를 포함하고 있다.
마찬가지로, 제2 도포 기구(101b)는, 세라믹 유전체 슬러리(120)를 저장하는 제2 용기(102b)와, 제2 용기(102b) 내에 일부가 위치하는 제2 공급 롤러(103b)와, 제2 공급 롤러(103b)의 외주면과 굴러 접촉하는 제2 전사 롤러(104d)와, 제2 전사 롤러(104d)의 외주면과 미끄럼 접촉하는 제2 스크레이퍼(105b)를 포함하고 있다.
제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각은, 원주상의 몸체부와, 몸체부의 외주를 덮는 탄성체부를 포함하고 있다. 몸체부는 철로 구성되어 있지만, 몸체부의 재료는 철에 한정되지 않고, 다른 금속, 또는 CFRP(Carbon Fiber Reinforced Plastics) 등의 복합 재료 등이어도 된다. 탄성체부는, 실리콘 고무로 구성되어 있지만, 탄성체부의 재료는 실리콘 고무에 한정되지 않고, 적당한 변형 저항을 가지는 다른 고무여도 된다.
제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각은, 회전축(ax)을 중심으로 하여 회전한다. 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각의 외주면에는, 환상으로 연속한, 한 쌍의 제2 홈부(h2)가 마련되어 있다. 한 쌍의 제2 홈부(h2)는, 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각의 외표면에서, 회전축(ax)방향으로 서로 간격을 두고 마련되어 있다.
제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각의 한 쌍의 제2 홈부(h2)는, 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)의 각각의 제1 홈부(h1)에 대응하는 위치의 거의 양측에 마련되어 있다.
실시형태 1에서는, 한 쌍의 제2 홈부(h2)의 각각의 폭은, 제1 홈부(h1)의 폭보다 넓다. 실시형태 1에서는, 한 쌍의 제2 홈부(h2)의 각각의 내측의 영역의 절단면형상은 직사각형상이지만, 직사각형상에 한정되지 않고, 반원상 또는 반타원상 등이어도 된다.
이하, 적층 세라믹 콘덴서(1)의 세라믹 소체(2)에 세라믹 유전체 슬러리(120)를 도포할 때의 도포 장치(100)의 동작에 대해 설명한다. 먼저, 제1 공급 롤러(103a) 및 제2 공급 롤러(103b)의 각각을 화살표(108)로 나타내는 바와 같이 서로 반대방향으로 회전시킨다. 이에 따라, 제1 공급 롤러(103a)의 외주면에, 제1 용기(102a) 내의 세라믹 유전체 슬러리(120)가 부착된다.
또한 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각은, 화살표(109)로 나타내는 바와 같이 서로 반대방향으로 회전한다. 제1 전사 롤러(104c)는, 제1 공급 롤러(103a)와 굴러 접촉한다. 이에 따라, 제1 공급 롤러(103a)의 외주면에 부착되어 있었던 세라믹 유전체 슬러리(120)가, 제1 전사 롤러(104c)의 외표면으로 위치를 옮긴다.
한편, 제2 전사 롤러(104d)는, 제2 공급 롤러(103b)와 굴러 접촉한다. 이에 따라, 제2 공급 롤러(103b)의 외주면에 부착되어 있었던 도전성 페이스트(110)가, 제2 전사 롤러(104d)의 외표면으로 위치를 옮긴다.
도 10에 나타내는 바와 같이, 제1 전사 롤러(104c)의 외표면으로 위치를 옮긴 세라믹 유전체 슬러리(120)는, 제1 전사 롤러(104c)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(105a)에 의해 한 쌍의 제2 홈부(h2)의 내측에 충전됨과 함께 잉여분이 긁혀 나온다.
마찬가지로, 제2 전사 롤러(104d)의 외표면으로 위치를 옮긴 세라믹 유전체 슬러리(120)는, 제2 전사 롤러(104d)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(105a)에 의해 한 쌍의 제2 홈부(h2)의 내측에 충전됨과 함께 잉여분이 긁혀 나온다.
다음으로, 제1 전사 롤러(104c)와 제2 전사 롤러(104d) 사이를, 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)이 형성된 복수의 세라믹 소체(2)가, 순차적으로 제1 전사 롤러(104c)와 제2 전사 롤러(104d)에 끼이면서 화살표(107)로 나타내는 반송방향으로 통과한다. 상기 복수의 세라믹 소체(2)는, 제1 외부전극(5) 및 제2 외부전극(6)의 각각에 캐리어 테이프(106)가 부착됨으로써 지지되어 있다.
세라믹 소체(2)의 길이방향(L)과 회전축(ax)방향이 평행으로 되어 있고, 세라믹 소체(2)의 두께방향(T)과 세라믹 소체(2)의 반송방향이 평행으로 되어 있다. 세라믹 소체(2)의 반송 속도와, 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)의 각각의 외주의 회전 속도는, 대략 동등하다.
도 11은, 도 9에 나타내는 도포 장치의 제1 전사 롤러와 세라믹 소체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 9, 11에 나타내는 바와 같이, 제1 전사 롤러(104c)의 한 쌍의 제2 홈부(h2)의 내측에 충전되어 있었던 세라믹 유전체 슬러리(120)의 일부가, 세라믹 소체(2)의 제1 측면(2c)으로부터 제1 주면(2a) 및 제2 주면(2b)의 각각의 일부에 걸쳐 전사되어 한 쌍의 제1 절연 피복 패턴(81)이 형성된다.
마찬가지로, 제2 전사 롤러(104d)의 한 쌍의 제2 홈부(h2)의 내측에 충전되어 있었던 세라믹 유전체 슬러리(120)의 일부가, 세라믹 소체(2)의 제2 측면(2d)으로부터 제1 주면(2a) 및 제2 주면(2b)의 각각의 일부에 걸쳐 전사되어 한 쌍의 제2 절연 피복 패턴이 형성된다.
여기서, 한 쌍의 제2 홈부(h2)의 각각의 폭이, 제1 홈부(h1)의 폭보다 넓기 때문에, 제1 측면(2c) 상의 한 쌍의 제1 절연 피복 패턴(81)의 최대 두께, 나아가서는 제1 측면(2c) 상의 한 쌍의 제1 절연 피복부(11)의 최대 두께가, 제1 측면(2c) 상의 제3 외부전극(7)의 최대 두께보다 두꺼워진다. 마찬가지로, 제2 측면(2d) 상의 한 쌍의 제2 절연 피복 패턴의 최대 두께, 나아가서는 제2 측면(2d) 상의 한 쌍의 제2 절연 피복부(12)의 최대 두께가, 제2 측면(2d) 상의 제4 외부전극(8)의 최대 두께보다 두꺼워진다.
다음으로, 세라믹 소체(2)에 형성된 한 쌍의 제1 절연 피복 패턴(81), 및 한 쌍의 제2 절연 피복 패턴이 베이킹된다. 이에 따라, 세라믹 소체(2)의 외표면 상에, 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)가 형성된다(공정 S10). 인화 온도는, 적층칩의 소성 온도보다 낮은 온도로 설정된다. 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료가 유전체 세라믹스인 경우 인화 온도는, 예를 들면 900℃이다. 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료가 수지인 경우 인화 온도는, 예를 들면 300℃이다. 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)를 구성하는 재료가 유리인 경우 인화 온도는, 예를 들면 600℃ 이상 750℃ 이하이다.
다음으로, 하지전극층이 형성된 세라믹 소체(2)의 도금 처리가 실시된다. 하지전극층에 Ni 도금 및 Sn 도금이 이 순서대로 실시되어 Ni 도금층 및 Sn 도금층이 형성됨으로써, 세라믹 소체(2)의 외표면 상에 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7), 및 제4 외부전극(8)이 형성된다(공정 S11).
상술한 일련의 공정을 거침으로써 적층 세라믹 콘덴서(1)를 제조할 수 있다.
이상과 같이, 실시형태 1에 따른 적층 세라믹 콘덴서(1)에서는, 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)가 제3 외부전극에 접촉한 상태이면서, 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)가 제4 외부전극에 접촉한 상태로 되어 있다. 이에 따라, 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1)의 길이 및 길이방향(L)에서의 제2 인출전극부(42c)의 단부(42c1)의 길이를, 상기 길이방향에서의 제3 외부전극(7) 및 제4 외부전극(8)의 길이에 가까이 가도록 구성했을 때에, 제조 시의 가공 편차에 의해 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)가 제3 외부전극(7) 및 제4 외부전극(8)으로부터 밀려 나와 버리는 경우라도, 밀려 나온 부분이 한 쌍의 제1 절연 피복부(11) 및 상기 한 쌍의 제2 절연 피복부(12)로 덮임으로써 외부에 노출되는 것을 방지할 수 있다. 그 결과, 적층 세라믹 콘덴서(1)의 신뢰성을 확보할 수 있다.
또한 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1)의 길이 및 길이방향(L)에서의 제2 인출전극부(42c)의 단부(42c1)의 길이를, 상기 길이방향에서의 제3 외부전극(7) 및 제4 외부전극(8)의 길이에 가까이 가도록 구성함으로써, 예를 들면 제1 외부전극(5) 측으로부터 제1 내부전극층(41)을 통과하고, 제2 내부전극층(42)에 도달하여 제2 내부전극층(42)의 인출전극부(42b, 42c)를 통과하도록 흐르는 전류의 경로가 구성하는 루프를 작게 할 수 있다. 이에 따라, ESL(등가 직렬 인덕턴스)을 저감시킬 수 있다.
또한 상술한 바와 같이, 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나오도록 구성하고, 제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나오도록 구성함으로써, 제1 외부전극(5) 측으로부터 제1 내부전극층(41)을 통과하고, 제2 내부전극층(42)에 도달하여 제2 내부전극층의 인출전극부(42b, 42c)를 통과하도록 흐르는 전류의 경로가 구성하는 루프를 더 작게 할 수 있고, 이에 따라 ESL(등가 직렬 인덕턴스)을 더 저감시킬 수 있다.
또한 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)가, 길이방향(L)에서 제3 외부전극(7) 및 제4 외부전극(8)으로부터 밀려 나오도록 구성된 경우라도, 제1 인출전극부(42b)의 단부(42b1)가 한 쌍의 제1 절연 피복부(11) 및 제3 외부전극(7)이 형성되어 있는 영역 내에 들어감과 함께, 제2 인출전극부(42c)의 단부(42c1)가, 한 쌍의 제2 절연 피복부(12) 및 제4 외부전극(8)이 형성되어 있는 영역 내에 들어감으로써, 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)가 외부에 노출되는 것을 방지할 수 있다. 그 결과, 적층 세라믹 콘덴서(1)의 신뢰성을 확보할 수 있다.
이에 더하여, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)가 제3 외부전극(7)을 덮고 있으며, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)가 제4 외부전극(8)을 덮고 있는 구성으로 함으로써, 제3 외부전극(7) 및 제4 외부전극(8)이 세라믹 소체(2)로부터 박리되는 것을 억제할 수 있다.
(변형예 1)
(적층 세라믹 콘덴서)
도 12는, 변형예 1에 따른 적층 세라믹 콘덴서의 횡단면도이다. 도 12를 참조하여 변형예 1에 따른 적층 세라믹 콘덴서(1A)에 대해 설명한다.
도 12에 나타내는 바와 같이, 변형예 1에 따른 적층 세라믹 콘덴서(1A)는, 실시형태 1에 따른 적층 세라믹 콘덴서(1)와 비교한 경우에, 제3 외부전극(7)과 한 쌍의 제1 절연 피복부(11)의 중첩 순서, 및 제4 외부전극(8)과 한 쌍의 제2 절연 피복부(12)의 중첩 순서가 반대로 되어 있는 점에서 상이하다. 그 밖의 구성에 대해서는, 거의 동일하다.
길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)는, 제3 외부전극(7)의 양단(兩端)으로 덮여 있다.
구체적으로는, 한쪽의 제1 절연 피복부(11A)의 제2 외부전극(6) 측의 단부(11a)가, 제3 외부전극(7)의 제1 외부전극(5) 측의 단부로 덮여 있고, 다른 쪽의 제1 절연 피복부(11B)의 제1 외부전극(5) 측의 단부(11a)가, 제3 외부전극(7)의 제2 외부전극(6) 측의 단부로 덮여 있다.
길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)는, 제4 외부전극(8)으로 덮여 있다.
구체적으로는, 한쪽의 제2 절연 피복부(12A)의 제2 외부전극(6) 측의 단부(12a)가, 제4 외부전극(8)의 제1 외부전극(5) 측의 단부로 덮여 있고, 다른 쪽의 제2 절연 피복부(12B)의 제1 외부전극(5) 측의 단부(12a)가, 제4 외부전극(8)의 제2 외부전극(6) 측의 단부로 덮여 있다.
(적층 세라믹 콘덴서의 제조 방법)
변형예 1에 따른 적층 세라믹 콘덴서(1A)는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법에 기본적으로 준하여 제조된다. 변형예 1에서는, 실시형태 1에 따른 공정 S9(하지전극층을 형성하는 공정)보다 앞에, 공정 S10(절연 피복부를 형성하는 공정)이 실시된다.
이상과 같이 구성된 변형예 1에 따른 적층 세라믹 콘덴서(1A)에서도, 실시형태 1과 거의 동일한 효과를 얻을 수 있다.
또한 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)보다도 먼저, 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)가 형성됨으로써, 외부전극을 구성하는 도전성 페이스트(110)를 도포할 때에 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)가 둑(bank)으로서 기능하여, 제1 외부전극 패턴, 제2 외부전극 패턴, 제3 외부전극 패턴, 및 제4 외부전극 패턴이 연결되는 것을 방지할 수 있다.
(실시형태 2)
도 13은, 실시형태 2에 따른 적층 세라믹 콘덴서의 사시도이다. 도 14는, 실시형태 2에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다. 도 15는, 도 13에 나타내는 XV-XV선을 따른, 실시형태 2에 따른 적층 세라믹 콘덴서의 횡단면도이다. 도 13에서 도 15를 참조하여, 실시형태 2에 따른 적층 세라믹 콘덴서(1B)에 대해 설명한다.
도 13에서 도 15에 나타내는 바와 같이, 실시형태 2에 따른 적층 세라믹 콘덴서(1B)는, 실시형태 1에 따른 적층 세라믹 콘덴서(1)와 비교한 경우에, 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)가 마련되어 있는 위치, 제3 외부전극(7) 및 제4 외부전극(8)의 길이방향(L)에서의 길이, 그리고 제1 내부전극층(41) 및 제2 내부전극층(42)의 형상이 상이하다. 그 밖의 구성은 거의 동일하다.
도 13에 나타내는 바와 같이, 한 쌍의 제1 절연 피복부(11)는, 제1 측면(2c)의 길이방향(L)에서의 양단 측에 마련되어 있다. 한 쌍의 제2 절연 피복부(12)는, 제2 측면(2d)의 길이방향(L)에서의 양단 측에 마련되어 있다.
한 쌍의 제1 절연 피복부(11)는, 한 쌍의 제1 절연 피복부(11)의 외측의 단부가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태에 있고, 한 쌍의 제2 절연 피복부(12)는, 한 쌍의 제2 절연 피복부(12)의 외측의 단부가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태에 있다.
구체적으로는, 도 13 및 도 15에 나타내는 바와 같이, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b) 중 제1 외부전극(5) 측에 위치하는 단부는, 제1 외부전극(5)을 덮고 있음과 함께, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b) 중 제2 외부전극(6) 측에 위치하는 단부는, 제2 외부전극(6)을 덮고 있다.
또한 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b) 중 제1 외부전극(5) 측에 위치하는 단부는, 제1 외부전극(5)을 덮고 있으며, 길이방향에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b) 중 제2 외부전극(6) 측에 위치하는 단부는, 제2 외부전극(6)을 덮고 있다.
또한 한 쌍의 제1 절연 피복부(11)는, 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)가 제3 외부전극(7)에 접촉하고 있지 않은 상태로 되어 있다. 즉, 한쪽의 제1 절연 피복부(11A)의 제2 외부전극(6) 측의 단부(11a)는, 제3 외부전극(7)으로부터 떨어져 위치하고 있으며, 다른 쪽의 제1 절연 피복부(11B)의 제1 외부전극(5) 측의 단부(11a)는, 제3 외부전극(7)으로부터 떨어져 위치하고 있다.
마찬가지로, 한 쌍의 제2 절연 피복부(12)는, 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)가 제4 외부전극(8)에 접촉하고 있지 않은 상태로 되어 있다. 즉, 한쪽의 제2 절연 피복부(12A)의 제4 외부전극(8) 측의 단부(12a)는, 제4 외부전극(8)으로부터 떨어져 위치하고 있으며, 다른 쪽의 제2 절연 피복부(12B)의 제4 외부전극(8) 측의 단부(12a)는, 제4 외부전극(8)으로부터 떨어져 위치하고 있다.
이와 같은 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)의 구성에 의해, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11) 사이의 거리 및 한 쌍의 제2 절연 피복부(12) 사이의 거리가, 실시형태 1과 비교하여 길게 되어 있다. 이에 따라, 실시형태 2에서는, 길이방향(L)에서의 제3 외부전극(7)의 길이 및 제4 외부전극(8)의 길이가, 실시형태 1에 따른 길이방향(L)에서의 제3 외부전극(7)의 길이 및 제4 외부전극(8)의 길이와 비교하여 길게 되어 있다.
도 14에 나타내는 바와 같이, 실시형태 2에 따른 제2 내부전극층(42)은, 실시형태 1에 따른 제2 내부전극층(42)과 비교하여, 길이방향(L)에서의 제1 인출전극부(42b) 및 제2 인출전극부(42c)의 길이가 길어지도록 구성되어 있다. 즉, 실시형태 2에 따른 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이가, 실시형태 1에 따른 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이보다도 길게 되어 있다.
실시형태 2에 따른 제1 내부전극층(41)은, 제2 대향전극부(41a)와 제3 인출전극부(41b)와 제4 인출전극부(41c)를 가진다. 제2 대향전극부(41a)는, 제2 내부전극층(42)의 제1 대향전극부(42a)에 대향한다.
제3 인출전극부(41b)는, 제1 외부전극(5)에 도달하도록 제2 대향전극부(41a)로부터 제1 단면(2e)으로 인출되어 있다. 제3 인출전극부(41b)는, 제1 측면(2c)으로 인출된 제1 인출 단부(41b1)와, 제2 측면(2d)으로 인출된 제2 인출 단부(41b2)를 가진다.
제4 인출전극부(41c)는, 제2 외부전극(6)에 도달하도록 제2 대향전극부(41a)로부터 제2 단면(2f)으로 인출되어 있다. 제4 인출전극부(41c)는, 제1 측면(2c)으로 인출된 제3 인출 단부(41c1)와, 제2 측면(2d)으로 인출된 제4 인출 단부(41c2)를 가진다.
도 15에 나타내는 바와 같이, 제1 인출 단부(41b1)는, 제1 측면(2c)에서, 한 쌍의 제1 절연 피복부(11) 중 제1 단면(2e) 측에 위치하는 한쪽의 제1 절연 피복부(11A)와 제1 외부전극(5)이 형성되어 있는 영역에 들어가 있다.
제2 인출 단부(41b2)는, 제2 측면(2d)에서, 한 쌍의 제2 절연 피복부(12) 중 제1 단면(2e) 측에 위치하는 한쪽의 제2 절연 피복부(12A)와 제1 외부전극(5)이 형성되어 있는 영역에 들어가 있다.
제3 인출 단부(41c1)는, 제1 측면(2c)에서, 한 쌍의 제1 절연 피복부(11) 중 제2 단면(2f) 측에 위치하는 다른 쪽의 제1 절연 피복부(11B)와 제2 외부전극(6)이 형성되어 있는 영역에 들어가 있다.
제4 인출 단부(41c2)는, 제2 측면(2d)에서, 한 쌍의 제2 절연 피복부(12) 중 제2 단면(2f) 측에 위치하는 다른 쪽의 제2 절연 피복부(12B)와 제2 외부전극(6)이 형성되어 있는 영역에 들어가 있다.
또한 제2 내부전극층(42)의 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있다. 제2 내부전극층(42)의 제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있다.
(적층 세라믹 콘덴서의 제조 방법)
실시형태 2에 따른 적층 세라믹 콘덴서(1B)는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법에 기본적으로 준하여 제조된다. 실시형태 2에서는, 실시형태 1에 공정 S9(하지전극층을 형성하는 공정)에 준거한 공정에서, 폭이 넓은 제1 홈부(h1)가 마련된 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)가 이용되고, 실시형태 1에 따른 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정에서, 회전축(ax)방향의 양단 측에 한 쌍의 제2 홈부(h2)가 마련된 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)가 이용된다.
실시형태 2에 따른 적층 세라믹 콘덴서(1B)의 제조 시에, 실시형태 1에 따른 공정 S1로부터 공정 S8과 거의 동일한 처리를 실시한다. 다음으로, 상술한 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)를 이용하여, 실시형태 1에 따른 공정 S9(하지전극층을 형성하는 공정)에 준거한 공정을 실시함으로써, 실시형태 2에 따른 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)의 하지전극층을 형성한다. 다음으로, 상술한 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)를 이용하여, 실시형태 1에 따른 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정을 실시함으로써, 실시형태 2에 따른 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)가 형성된다. 그 후, 실시형태 1에 따른 공정 S11(도금층을 형성하는 공정)을 실시함으로써, 실시형태 2에 따른 적층 세라믹 콘덴서(1B)가 제조된다.
이상과 같이, 실시형태 2에 따른 적층 세라믹 콘덴서(1B)에서는, 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태이면서, 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태로 되어 있다. 이 때문에, 제1 내부전극층(41)의 제3 인출전극부(41b)가, 제1 측면(2c)으로 인출된 제1 인출 단부(41b1) 및 제2 측면(2d)으로 인출된 제2 인출 단부(41b2)를 가지도록 구성되고, 제1 내부전극층(41)의 제4 인출전극부(41c)가, 제1 측면(2c)으로 인출된 제3 인출 단부(41c1) 및 제2 측면(2d)으로 인출된 제4 인출 단부(41c2)를 가지도록 구성된 경우라도, 상기 제3 인출전극부(41b)의 제1 인출 단부(41b1) 및 제2 인출 단부(41b2)를 한쪽의 제1 절연 피복부(11A) 및 한쪽의 제2 절연 피복부(12A)로 덮을 수 있고, 상기 제4 인출전극부(41c)의 제3 인출 단부(41c1) 및 제4 인출 단부(41c2)를 다른 쪽의 제1 절연 피복부(11B) 및 다른 쪽의 제2 절연 피복부(12B)로 덮을 수 있다. 이에 따라, 상기 제3 인출전극부(41b)의 제1 인출 단부(41b1) 및 제2 인출 단부(41b2), 그리고 제4 인출전극부(41c)의 제3 인출 단부(41c1) 및 제4 인출 단부(41c2)가 외부에 노출되는 것을 방지할 수 있다. 그 결과, 적층 세라믹 콘덴서(1B)의 신뢰성을 확보할 수 있다.
또한 제3 인출전극부(41b)가, 제1 측면(2c)으로 인출된 제1 인출 단부(41b1) 및 제2 측면(2d)으로 인출된 제2 인출 단부(41b2)를 가지도록 구성되고, 제1 내부전극층(41)의 제4 인출전극부(41c)가, 제1 측면(2c)으로 인출된 제3 인출 단부(41c1) 및 제2 측면(2d)으로 인출된 제4 인출 단부(41c2)를 가지도록 구성되어 있다. 이 때문에, 제2 내부전극층(42)의 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있고, 제2 내부전극층(42)의 제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있는 구성으로 한 경우라도, 예를 들면 제1 외부전극(5) 측으로부터 제1 내부전극층(41)을 통과하고, 제2 내부전극층(42)에 도달하여 제2 내부전극층(42)의 인출전극부(42b, 42b)를 통과하도록 흐르는 전류의 경로가 구성하는 루프를 작게 할 수 있다. 그 결과, ESL(등가 직렬 인덕턴스)을 저감시킬 수 있다.
또한 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이를, 실시형태 1에 따른 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이보다도 길게 함으로써 상술한 루프를 더 작게 할 수 있어, 실시형태 1과 비교하여 ESL(등가 직렬 인덕턴스)을 더 저감시킬 수 있다.
이에 더하여, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b) 중 제1 외부전극(5) 측에 위치하는 단부가 제1 외부전극(5)을 덮고 있음과 함께, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b) 중 제2 외부전극(6) 측에 위치하는 단부는 제2 외부전극(6)을 덮고 있으며, 또한 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b) 중 제1 외부전극(5) 측에 위치하는 단부는 제1 외부전극(5)을 덮고 있으며, 길이방향에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b) 중 제2 외부전극(6) 측에 위치하는 단부는 제2 외부전극(6)을 덮고 있는 구성으로 함으로써, 제1 외부전극(5) 및 제2 외부전극(6)이 세라믹 소체(2)로부터 박리되는 것을 억제할 수 있다.
(실시형태 3)
도 16은, 실시형태 3에 따른 적층 세라믹 콘덴서의 사시도이다. 도 17은, 실시형태 3에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다. 도 18은, 도 16에 나타내는 XVIII-XVIII선을 따른, 실시형태 3에 따른 적층 세라믹 콘덴서의 횡단면도이다. 도 16에서 도 18을 참조하여, 실시형태 3에 따른 적층 세라믹 콘덴서(1C)에 대해 설명한다.
도 16에서 도 18에 나타내는 바와 같이, 실시형태 3에 따른 적층 세라믹 콘덴서(1C)는, 실시형태 1에 따른 적층 세라믹 콘덴서(1)와 비교한 경우에, 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)의 위치 및 상태, 제3 외부전극(7) 및 제4 외부전극(8)의 길이방향(L)에서의 길이, 그리고 제1 내부전극층(41) 및 제2 내부전극층(42)의 형상이 상이하다. 그 밖의 구성은 거의 동일하다.
도 16에 나타내는 바와 같이, 한 쌍의 제1 절연 피복부(11)는, 제1 측면(2c)의 길이방향(L)에서의 양단 측에 마련되어 있다. 한 쌍의 제2 절연 피복부(12)는, 제2 측면(2d)의 길이방향(L)에서의 양단 측에 마련되어 있다.
실시형태 3에서는, 길이방향(L)에서의 제3 외부전극(7)의 길이 및 제4 외부전극(8)의 길이가, 실시형태 1 및 실시형태 2에 따른 길이방향(L)에서의 제3 외부전극(7)의 길이 및 제4 외부전극(8)의 길이보다도 길게 되어 있다.
이에 따라, 한 쌍의 제1 절연 피복부(11)는, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)가 제3 외부전극(7)에 접촉한 상태이면서, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태이고, 한 쌍의 제2 절연 피복부(12)는, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)가 제4 외부전극(8)에 접촉한 상태이면서, 한 쌍의 제2 절연 피복부(12)는, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태이다.
구체적으로는, 제1 측면(2c) 측에서는, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)는 제3 외부전극(7)을 덮고 있다. 또한 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b) 중 제1 외부전극(5) 측에 위치하는 단부는 제1 외부전극(5)을 덮고 있음과 함께, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b) 중 제2 외부전극(6) 측에 위치하는 단부는 제2 외부전극(6)을 덮고 있다.
또한 제2 측면(2d) 측에서는, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)는 제4 외부전극(8)을 덮고 있다. 또한 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b) 중 제1 외부전극(5) 측에 위치하는 단부는 제1 외부전극(5)을 덮고 있으며, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부 중 제2 외부전극(6) 측에 위치하는 단부는 제2 외부전극(6)을 덮고 있다.
도 17에 나타내는 바와 같이, 실시형태 3에 따른 제1 내부전극층(41)은, 실시형태 1에 따른 제1 내부전극층(41)과 동일하게 띠상으로 마련되어 있다.
또한 실시형태 3에 따른 제2 내부전극층(42)은, 실시형태 1 및 실시형태 2에 따른 제2 내부전극층(42)과 비교하여, 길이방향(L)에서의 제1 인출전극부(42b) 및 제2 인출전극부(42c)의 길이가 길어지도록 구성되어 있다.
제2 내부전극층(42)에서, 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 한 쌍의 제1 절연 피복부(11) 및 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있고, 제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 한 쌍의 제2 절연 피복부(12) 및 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있다.
구체적으로는, 제1 인출전극부(42b)의 단부(42b1)는, 제1 측면(2c)에서 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있고, 제2 인출전극부(42c)의 단부(42c1)는, 제2 측면(2d)에서 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있다.
(적층 세라믹 콘덴서의 제조 방법)
실시형태 3에 따른 적층 세라믹 콘덴서(1C)는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법에 기본적으로 준하여 제조된다. 실시형태 3에서는, 실시형태 1에 공정 S9(하지전극층을 형성하는 공정)에 준거한 공정에서, 폭이 넓은 제1 홈부(h1)가 마련된 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)가 이용되고, 실시형태 1에 따른 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정에서, 회전축(ax)방향의 양단 측에 한 쌍의 제2 홈부(h2)가 마련된 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)가 이용된다.
실시형태 3에 따른 적층 세라믹 콘덴서(1C)를 제조 시에, 실시형태 1에 따른 공정 S1에서 공정 S8과 거의 동일한 처리를 실시한다. 다음으로, 상술한 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)를 이용하여, 실시형태 1에 따른 공정 S9(하지전극층을 형성하는 공정)에 준거한 공정을 실시함으로써, 실시형태 3에 따른 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)의 하지전극층을 형성한다. 다음으로, 상술한 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)를 이용하여, 실시형태 1에 따른 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정을 실시함으로써, 실시형태 3에 따른 한 쌍의 제1 절연 피복부(11) 및 한 쌍의 제2 절연 피복부(12)가 형성된다. 그 후, 실시형태 1에 따른 공정 S11(도금층을 형성하는 공정)을 실시함으로써, 실시형태 3에 따른 적층 세라믹 콘덴서(1C)가 제조된다.
이상과 같이, 실시형태 3에 따른 적층 세라믹 콘덴서(1C)에서는, 한 쌍의 제1 절연 피복부(11)는, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 내측의 단부(11a)가 제3 외부전극(7)에 접촉한 상태이면서, 길이방향(L)에서의 한 쌍의 제1 절연 피복부(11)의 외측의 단부(11b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태로 되어 있다. 또한 한 쌍의 제2 절연 피복부(12)는, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 내측의 단부(12a)가 제4 외부전극(8)에 접촉한 상태이면서, 한 쌍의 제2 절연 피복부(12)는, 길이방향(L)에서의 한 쌍의 제2 절연 피복부(12)의 외측의 단부(12b)가 제1 외부전극(5) 및 제2 외부전극(6)에 접촉한 상태로 되어 있다.
이에 따라, 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1)의 길이 및 길이방향(L)에서의 제2 인출전극부(42c)의 단부(42c1)의 길이를, 상기 길이방향에서의 제3 외부전극(7) 및 제4 외부전극(8)의 길이에 가까이 가도록 구성했을 때에, 제조 시의 가공 편차에 의해 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)가 제3 외부전극(7) 및 제4 외부전극(8)으로부터 밀려 나와 버리는 경우라도, 밀려 나온 부분이 한 쌍의 제1 절연 피복부(11) 및 상기 한 쌍의 제2 절연 피복부(12)로 덮임으로써 외부에 노출되는 것을 방지할 수 있다. 그 결과, 적층 세라믹 콘덴서(1C)의 신뢰성을 확보할 수 있다.
또한 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1)의 길이 및 길이방향(L)에서의 제2 인출전극부(42c)의 단부(42c1)의 길이를, 상기 길이방향에서의 제3 외부전극(7) 및 제4 외부전극(8)의 길이에 가까이 가도록 구성함으로써, 예를 들면 제1 외부전극(5) 측으로부터 제1 내부전극층(41)을 통과하고, 제2 내부전극층(42)에 도달하여 제2 내부전극층(42)의 인출전극부(42b, 42c)를 통과하도록 흐르는 전류의 경로가 구성하는 루프를 작게 할 수 있다. 이에 따라, ESL(등가 직렬 인덕턴스)을 저감시킬 수 있다.
또한 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이를, 실시형태 1에 따른 길이방향(L)에서의 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이보다도 길게 함으로써 상술한 루프를 더 작게 할 수 있어, 실시형태 1과 비교하여 ESL(등가 직렬 인덕턴스)을 더 저감시킬 수 있다.
이에 더하여, 제1 외부전극(5)이, 한쪽의 제1 절연 피복부(11A)의 제1 외부전극(5) 측의 단부 및 한쪽의 제2 절연 피복부(12A)의 제1 외부전극(5) 측의 단부에 의해 덮이고, 제2 외부전극(6)이, 다른 쪽의 제1 절연 피복부(11B)의 제2 외부전극(6) 측의 단부 및 다른 쪽의 제2 절연 피복부(12B)의 제2 외부전극(6) 측의 단부에 의해 덮여 있다. 또한 제3 외부전극(7)이 한 쌍의 제1 절연 피복부(11)의 내측의 단부에 의해 덮여 있고, 제4 외부전극(8)이 한 쌍의 제2 절연 피복부(12)의 내측의 단부에 의해 덮여 있다.
이에 따라, 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)이, 세라믹 소체(2)로부터 박리되는 것을 억제할 수 있다.
(실시형태 4)
(적층 세라믹 콘덴서)
도 19는, 실시형태 4에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다. 도 20은, 실시형태 4에 따른 적층 세라믹 콘덴서의 횡단면도이다. 도 19 및 도 20을 참조하여, 실시형태 4에 따른 적층 세라믹 콘덴서(1D)에 대해 설명한다.
도 19 및 도 20에 나타내는 바와 같이, 실시형태 4에 따른 적층 세라믹 콘덴서(1D)는, 실시형태 3에 따른 적층 세라믹 콘덴서(1C)와 비교하여, 제1 내부전극층(41) 및 제2 내부전극층(42)의 형상이 상이하다. 그 밖의 구성에 대해서는, 거의 동일하다.
실시형태 4에 따른 제1 내부전극층(41)은, 실시형태 3에 따른 제1 내부전극층(41)과 비교하여, 폭방향(W)에서의 폭이 넓게 되어 있는 점에서 상이하다.
실시형태 4에 따른 제2 내부전극층(42)은 띠상형상을 가진다. 실시형태 4에 따른 제2 내부전극층(42)은, 실시형태 3에 따른 제2 내부전극층(42)과 비교하여, 길이방향(L)에서의 제1 인출전극부(42b) 및 제2 인출전극부(42c)의 길이가 길어지도록 구성되어 있다.
도 20에 나타내는 바와 같이, 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나옴과 함께, 한 쌍의 제1 절연 피복부(11) 및 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있다.
제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나옴과 함께, 한 쌍의 제2 절연 피복부(12) 및 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있다.
(적층 세라믹 콘덴서의 제조 방법)
실시형태 4에 따른 적층 세라믹 콘덴서(1D)는, 실시형태 3에 따른 적층 세라믹 콘덴서의 제조 방법에 준하여 제조할 수 있다. 실시형태 4에 따른 적층 세라믹 콘덴서(1D)를 제조할 때에는, 실시형태 3에 따른 공정 S1에서 공정 S11과 거의 동일한 처리를 실시한다. 이에 따라, 적층 세라믹 콘덴서(1D)가 제조된다.
이상과 같이 적층 세라믹 콘덴서(1D)를 구성함으로써, 실시형태 3과 거의 동일한 효과가 얻어진다. 이에 더하여, 상술한 바와 같이 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나오도록 구성하고, 제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나오도록 구성함으로써, 제1 외부전극(5) 측으로부터 제1 내부전극층(41)을 통과하고, 제2 내부전극층(42)에 도달하여 제2 내부전극층의 인출전극부(42b, 42c)를 통과하도록 흐르는 전류의 경로가 구성하는 루프를 더 작게 할 수 있고, 이에 따라 ESL(등가 직렬 인덕턴스)을 더 저감시킬 수 있다.
(실시형태 5)
(적층 세라믹 콘덴서)
도 21은, 실시형태 5에 따른 적층 세라믹 콘덴서의 사시도이다. 도 22는, 실시형태 5에 따른 적층 세라믹 콘덴서에 포함되는 세라믹 소체의 분해 사시도이다. 도 23은, 도 21에 나타내는 XXIII-XXIII선을 따른, 실시형태 5에 따른 적층 세라믹 콘덴서의 횡단면도이다. 도 21에서 도 23을 참조하여, 실시형태 5에 따른 적층 세라믹 콘덴서(1E)에 대해 설명한다.
도 21에서 도 23에 나타내는 바와 같이, 실시형태 5에 따른 적층 세라믹 콘덴서(1E)는, 적층체로서의 세라믹 소체(2)와 제1 외부전극(5)과 제2 외부전극(6)과 제3 외부전극(7)과 제4 외부전극(8)과 제1 절연 피복부(13)와 제2 절연 피복부(14)와 제3 절연 피복부(15)와 제4 절연 피복부(16)를 포함한다.
세라믹 소체(2)는, 대략 직방체상의 외형을 가지고 있다. 세라믹 소체(2)는, 길이방향(L)으로 마주 보고 위치하는 제1 단면(2e) 및 제2 단면(2f)과, 길이방향(L)에 직교하는 폭방향(W)으로 마주 보고 위치하는 제1 측면(2c) 및 제2 측면(2d)과, 길이방향(L) 및 폭방향(W)에 직교하는 두께방향(T)으로 마주 보고 위치하는 제1 주면(2a) 및 제2 주면(2b)을 가진다.
세라믹 소체(2)는, 두께방향(T)인 적층방향을 따라 교대로 적층된 복수의 유전체층(3)과 복수의 내부전극층(4)에 의해 구성되어 있다.
도 22에 나타내는 바와 같이, 복수의 유전체층(3)은, 복수의 내층용 유전체층(31) 및 복수의 외층용 유전체층(32)을 포함한다. 복수의 내부전극층(4)은, 복수의 제1 내부전극층(41) 및 복수의 제2 내부전극층(42)을 포함한다.
복수의 내층용 유전체층(31)은 복수의 외층용 유전체층(32)에 의해 끼여 들어가 있다. 서로 이웃하는 내층용 유전체층(31) 사이에 제1 내부전극층(41) 및 제2 내부전극층(42)이 교대로 위치하고 있다.
제2 내부전극층(42)은 내층용 유전체층(31)의 표면에 마련되어 있다. 제2 내부전극층(42)은, 제3 외부전극(7) 및 제4 외부전극(8)에 접속되어 있다. 제2 내부전극층(42)은, 제1 대향전극부(42a) 제1 인출전극부(42b) 및 제2 인출전극부(42c)를 가진다.
제1 대향전극부(42a)는, 제2 내부전극층(42) 중 제1 내부전극층(41)에 대향하는 부분이다. 제1 인출전극부(42b)는, 제3 외부전극(7)에 도달하도록 제1 대향전극부(42a)로부터 제1 측면(2c)으로 인출되어 있다. 제1 인출전극부(42b)는, 제1 측면(2c) 측에 위치하는 단부(42b1)를 가진다. 제2 인출전극부(42c)는, 제4 외부전극(8)에 도달하도록 제1 대향전극부(42a)로부터 제2 측면(2d)으로 인출되어 있다. 제2 인출전극부(42c)는, 제2 측면(2d) 측에 위치하는 단부(42c1)를 가진다.
제1 내부전극층(41)은, 제2 내부전극층(42)이 마련된 내층용 유전체층(31)과는 다른 내층용 유전체층(31)에 마련되어 있다. 제1 내부전극층(41)은, 내층용 유전체층(31)의 표면에 마련되어 있다. 제1 내부전극층(41)은 제1 외부전극(5) 및 제2 외부전극(6)에 접속되어 있다. 제1 내부전극층(41)은 제2 대향전극부(41a)를 가진다. 제2 대향전극부(41a)는 제2 내부전극층(42)의 제1 대향전극부(42a)에 대향한다. 제1 내부전극층(41)은, 제1 단면(2e)으로 인출된 제1 단부(411)와, 제2 단면(2f)으로 인출된 제2 단부(412)를 가진다.
재차, 도 21 및 도 23에 나타내는 바와 같이, 제1 외부전극(5)은, 제1 단면(2e)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다. 제2 외부전극(6)은, 제2 단면(2f)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다.
제3 외부전극(7)은, 제1 측면(2c)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다. 제4 외부전극(8)은, 제2 측면(2d)으로부터 제1 주면(2a) 및 제2 주면(2b)에 이르도록 마련되어 있다.
제1 절연 피복부(13)는, 제1 단면(2e)과 제1 측면(2c)의 제1 능선부(21)에 마련되어 있다. 제1 절연 피복부(13)는 제1 단면(2e), 제1 측면(2c), 제1 주면(2a) 및 제2 주면(2b)에 걸쳐 마련되어 있다.
제2 절연 피복부(14)는, 제2 단면(2f)과 제1 측면(2c)의 제2 능선부(22)에 마련되어 있다. 제2 절연 피복부(14)는 제2 단면(2f), 제1 측면(2c), 제1 주면(2a) 및 제2 주면(2b)에 걸쳐 마련되어 있다.
제3 절연 피복부(15)는, 제1 단면(2e)과 제2 측면(2d)의 제3 능선부(23)에 마련되어 있다. 제3 절연 피복부(15)는 제1 단면(2e), 제2 측면(2d), 제1 주면(2a) 및 제2 주면(2b)에 걸쳐 마련되어 있다.
제4 절연 피복부(16)는, 제2 단면(2f)과 제2 측면(2d)의 제4 능선부(24)에 마련되어 있다. 제4 절연 피복부(16)는 제2 단면(2f), 제2 측면(2d), 제1 주면(2a) 및 제2 주면(2b)에 걸쳐 마련되어 있다.
제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)를 구성하는 재료로는, 유전체 세라믹스, 수지 또는 유리를 사용할 수 있다. 제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)를 구성하는 재료로서 유전체 세라믹스를 이용하는 경우는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 할 수 있다. 또한 이들 주성분에, 부성분으로서, Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, Al 화합물, V 화합물 또는 희토류 화합물 등이 첨가되어 있어도 된다.
제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)를 구성하는 재료로서 수지를 사용하는 경우는, 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 수지가 사용된다. 이 경우, 제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)는, 세라믹 소체(2)에 수지 페이스트가 도포되어 열경화됨으로써 마련된다.
제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)를 구성하는 재료로서 유리를 사용하는 경우는, Ba 또는 Sr을 포함하는 유리가 사용된다. 이 경우, 제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)는, 세라믹 소체(2)에 유리 페이스트가 도포되어 베이킹됨으로써 마련된다.
제1 절연 피복부(13)는, 제3 외부전극(7) 측에 위치하는 단부(13a)가 제3 외부전극(7)에 접촉한 상태, 및 제1 외부전극(5) 측에 위치하는 제1 절연 피복부(13)의 단부(13b)가 제1 외부전극(5)에 접촉한 상태이다.
제2 절연 피복부(14)는, 제3 외부전극(7) 측에 위치하는 단부(14a)가 제3 외부전극(7)에 접촉한 상태, 및 제2 외부전극(6) 측에 위치하는 제2 절연 피복부(14)의 단부(14b)가 제2 외부전극(6)에 접촉한 상태이다.
제3 절연 피복부(15)는, 제4 외부전극(8) 측에 위치하는 단부(15a)가 제4 외부전극(8)에 접촉한 상태, 및 제1 외부전극(5) 측에 위치하는 제3 절연 피복부(15)의 단부(15b)가 제1 외부전극(5)에 접촉한 상태이다.
제4 절연 피복부(16)는, 제4 외부전극(8) 측에 위치하는 단부(16a)가 제4 외부전극(8)에 접촉한 상태, 및 제2 외부전극(6) 측에 위치하는 제4 절연 피복부(16)의 단부(16b)가 제2 외부전극(6)에 접촉한 상태이다.
제1 절연 피복부(13)에서 제4 절연 피복부(16)의 상태에서는, 제1 절연 피복부(13) 및 제3 절연 피복부(15)의 제1 단면(2e) 측의 단부는 제1 외부전극(5)으로 덮여 있고, 제2 절연 피복부(14) 및 제4 절연 피복부(16)의 제2 단면(2f) 측의 단부는 제2 외부전극(6)으로 덮여 있다. 또한 제1 절연 피복부(13) 및 제2 절연 피복부(14)의 제1 측면(2c) 측의 단부는 제3 외부전극(7)으로 덮여 있고, 제3 절연 피복부(15) 및 제4 절연 피복부(16)의 제2 측면(2d) 측의 단부는 제4 외부전극(8)으로 덮여 있다.
도 22에 나타내는 바와 같이, 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)가, 제3 외부전극(7)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나옴과 함께, 제1 절연 피복부(13), 제2 절연 피복부(14), 및 제3 외부전극(7)이 형성되어 있는 영역 내에 들어가 있다.
제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역으로부터 길이방향으로 밀려 나옴과 함께, 제3 절연 피복부(15), 제4 절연 피복부(16), 및 제4 외부전극(8)이 형성되어 있는 영역 내에 들어가 있다.
제1 내부전극층(41)의 제1 단부(411)는, 제1 단면(2e)에서 제1 외부전극(5)이 형성되어 있는 영역으로부터 폭방향(W)으로 밀려 나옴과 함께, 제1 절연 피복부(13), 제1 외부전극(5), 및 제3 절연 피복부(15)이 형성되어 있는 영역 내에 들어가 있다.
제1 내부전극층(41)의 제2 단부(412)는, 제2 단면(2f)에서 제2 외부전극(6)이 형성되어 있는 영역으로부터 폭방향(W)으로 밀려 나옴과 함께, 제2 절연 피복부(14), 제2 외부전극(6), 및 제4 절연 피복부(16)가 형성되어 있는 영역 내에 들어가 있다.
(적층 세라믹 콘덴서의 제조 방법)
실시형태 5에 따른 적층 세라믹 콘덴서(1E)는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법에 기본적으로 준하여 제조된다. 실시형태 5에서는, 실시형태 1에 따른 공정 S9(하지전극층을 형성하는 공정)에 준거한 공정보다 앞에, 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정이 실시된다.
또한 실시형태 5에서는, 실시형태 1에 공정 S9(하지전극층을 형성하는 공정)에 준거한 공정에서, 폭이 넓은 제1 홈부(h1)가 마련된 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)가 이용되고, 실시형태 1에 따른 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정에서, 회전축(ax)방향의 양단에 한 쌍의 제2 홈부(h2)가 마련된 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)가 이용된다.
실시형태 5에 따른 적층 세라믹 콘덴서(1E)의 제조 시에, 실시형태 1에 따른 공정 S1에서 공정 S8과 거의 동일한 처리를 실시한다. 다음으로, 상술한 제1 전사 롤러(104c) 및 제2 전사 롤러(104d)를 이용하여, 실시형태 1에 따른 공정 S10(절연 피복부를 형성하는 공정)에 준거한 공정을 실시함으로써 제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15), 및 제4 절연 피복부(16)가 형성된다. 다음으로, 상술한 제1 전사 롤러(104a) 및 제2 전사 롤러(104b)를 이용하여, 실시형태 1에 따른 공정 S9(하지전극층을 형성하는 공정) 및 공정 S11(도금층을 형성하는 공정)에 준거한 공정을 실시함으로써 실시형태 5에 따른 제1 외부전극(5), 제2 외부전극(6), 제3 외부전극(7) 및 제4 외부전극(8)이 형성된다. 이에 따라, 실시형태 5에 따른 적층 세라믹 콘덴서(1E)가 제조된다.
이상과 같이, 실시형태 5에 따른 적층 세라믹 콘덴서(1E)에서는, 제1 절연 피복부(13)의 제3 외부전극(7) 측에 위치하는 단부가 제3 외부전극(7)에 접촉하면서, 제1 절연 피복부(13)의 제1 외부전극(5) 측에 위치하는 단부가 제1 외부전극(5)에 접촉하고, 제2 절연 피복부의 제3 외부전극(7) 측에 위치하는 단부가 제3 외부전극(7)에 접촉하면서, 제2 절연 피복부의 제2 외부전극(6) 측에 위치하는 단부가 제2 외부전극(6)에 접촉하고 있다. 또한 제3 절연 피복부(15)의 제4 외부전극(8) 측에 위치하는 단부가 제4 외부전극(8)에 접촉하면서, 제3 절연 피복부(15)의 제1 외부전극(5) 측에 위치하는 단부가 제1 외부전극(5)에 접촉하고, 제4 절연 피복부(16)의 제4 외부전극(8) 측에 위치하는 단부가 제4 외부전극(8)에 접촉하면서, 제4 절연 피복부(16)의 제2 외부전극(6) 측에 위치하는 단부가 제2 외부전극(6)에 접촉하고 있다.
이에 따라, 제1 측면(2c) 측에 위치하는 제1 인출전극부(42b)의 단부(42b1)는, 제3 외부전극(7)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나오도록 구성하고, 제2 측면(2d) 측에 위치하는 제2 인출전극부(42c)의 단부(42c1)는, 제4 외부전극(8)이 형성되어 있는 영역으로부터 길이방향(L)으로 밀려 나오도록 구성한 경우라도, 밀려 나온 부분이 제1 절연 피복부(13), 제2 절연 피복부(14), 제3 절연 피복부(15) 및 제4 절연 피복부(16)에 의해 덮임으로써 외부에 노출되는 것을 방지할 수 있다. 그 결과, 적층 세라믹 콘덴서(1E)의 신뢰성을 확보할 수 있다.
또한 상술한 바와 같이 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)를 구성함으로써 제1 외부전극(5) 측으로부터 제1 내부전극층(41)을 통과하고, 제2 내부전극층(42)에 도달하여 제2 내부전극층의 인출전극부(42b, 42c)를 통과하도록 흐르는 전류의 경로가 구성하는 루프를 작게 할 수 있고, 이에 따라 ESL(등가 직렬 인덕턴스)을 저감시킬 수 있다.
이 때, 제1 외부전극(5) 및 제2 외부전극(6)이, 제1 측면(2c) 및 제2 측면(2d) 측에 도달하지 않도록 마련됨으로써, 제1 인출전극부(42b)의 단부(42b1) 및 제2 인출전극부(42c)의 단부(42c1)의 길이를 제1 측면(2c) 및 제2 측면(2d)의 길이에 더 가까이 가게할 수 있다. 이에 따라, 상술한 루프를 더 작게 할 수 있어, ESL(등가 직렬 인덕턴스)을 더 저감시킬 수 있다.
또한 상술한 실시형태 1 내지 5, 및 변형예 1에서 설명한 특징적인 구성을, 본 발명의 취지를 일탈하지 않는 한에서 적절히 조합해도 된다. 예를 들면, 실시형태 2 내지 5에서, 변형예 1과 같이 외부전극과 절연 피복부의 중첩 순서가 반대로 되어 있어도 된다.
이상, 본 발명의 실시형태에 대해 설명했지만, 이번에 개시된 실시형태는 모든 점에서 예시로서 제한적인 것이 아니다. 본 발명의 범위는 특허청구범위에 의해 나타나고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
1, 1A, 1B, 1C, 1D, 1E: 적층 세라믹 콘덴서 2: 세라믹 소체
2a: 제1 주면 2b: 제2 주면
2c: 제1 측면 2d: 제2 측면
2e: 제1 단면 2f: 제2 단면
3: 유전체층 4: 내부전극층
5: 제1 외부전극 6: 제2 외부전극
7: 제3 외부전극 8: 제4 외부전극
11, 11A, 11B: 제1 절연 피복부 11a, 11b: 단부
12, 12A, 12B: 제2 절연 피복부 12a, 12b: 단부
13: 제1 절연 피복부 13a, 13b: 단부
14: 제2 절연 피복부 14a, 14b: 단부
15: 제3 절연 피복부 15a, 15b: 단부
16: 제4 절연 피복부 16a, 16b: 단부
21: 제1 능선부 22: 제2 능선부
23: 제3 능선부 24: 제4 능선부
31: 내층용 유전체층 32: 외층용 유전체층
41: 제1 내부전극층 41a: 제2 대향전극부
41b: 제3 인출전극부 41b1: 제1 인출 단부
41b2: 제2 인출 단부 41c: 제4 인출전극부
41c1: 제3 인출 단부 41c2: 제4 인출 단부
42: 제2 내부전극층 42a: 제1 대향전극부
42b: 제1 인출전극부 42c: 제2 인출전극부
71: 제3 외부전극 패턴 81a: 제1 절연 피복 패턴
100: 도포 장치 101a: 제1 도포 기구
101b: 제2 도포 기구 102a: 제1 용기
102b: 제2 용기 103a: 제1 공급 롤러
103b: 제2 공급 롤러 104a, 104c: 제1 전사 롤러
104b, 104d: 제2 전사 롤러 105a: 제1 스크레이퍼
105b: 제2 스크레이퍼 106: 캐리어 테이프
110: 도전성 페이스트 120: 세라믹 유전체 슬러리
121a: 제1 외부전극 패턴 122a: 제2 외부전극 패턴
411: 제1 단부 412: 제2 단부

Claims (28)

  1. 길이방향으로 마주 보고 위치하는 제1 단면 및 제2 단면(端面)과, 상기 길이방향에 직교하는 폭방향으로 마주 보고 위치하는 제1 측면 및 제2 측면과, 상기 길이방향 및 상기 폭방향에 직교하는 두께방향으로 마주 보고 위치하는 제1 주면(主面) 및 제2 주면을 가지는 적층체와,
    상기 제1 단면으로부터 상기 제1 주면 및 상기 제2 주면 그리고 상기 제1 측면 및 상기 제2 측면에 이르는 제1 외부전극과,
    상기 제2 단면으로부터 상기 제1 주면 및 상기 제2 주면 그리고 상기 제1 측면 및 상기 제2 측면에 이르는 제2 외부전극과,
    상기 길이방향에서 상기 제1 단면과 상기 제2 단면 사이에 위치하도록 상기 제1 측면에 마련되고, 상기 제1 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제3 외부전극과,
    상기 길이방향에서 상기 제1 단면과 상기 제2 단면 사이에 위치하도록 상기 제2 측면에 마련되고, 상기 제2 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제4 외부전극과,
    상기 길이방향에서 상기 제3 외부전극이 서로 사이에 위치하도록 마련되고, 상기 제1 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 한 쌍의 제1 절연 피복부와,
    상기 길이방향에서 상기 제4 외부전극이 서로 사이에 위치하도록 마련되고, 상기 제2 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 한 쌍의 제2 절연 피복부를 포함하며,
    상기 적층체는, 상기 두께방향인 적층방향에서 교대로 적층된 복수의 유전체층 및 복수의 내부전극층을 포함하고,
    상기 복수의 내부전극층은, 상기 제1 외부전극 및 상기 제2 외부전극에 접속된 복수의 제1 내부전극층과, 상기 제3 외부전극 및 상기 제4 외부전극에 접속된 복수의 제2 내부전극층을 포함하며,
    상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부가 상기 제3 외부전극에 접촉한 상태, 및 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태이고,
    상기 한 쌍의 제2 절연 피복부는, 상기 폭방향에서 상기 한 쌍의 제1 절연 피복부와 마주 보고 있으며,
    상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부가 상기 제4 외부전극에 접촉한 상태, 및 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태인 것을 특징으로 하는 전자 부품.
  2. 제1항에 있어서,
    상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부가 상기 제3 외부전극에 접촉한 상태이고,
    상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부가 상기 제4 외부전극에 접촉한 상태인 것을 특징으로 하는 전자 부품.
  3. 제2항에 있어서,
    상기 제2 내부전극층은, 상기 제1 내부전극층에 대향하는 제1 대향전극부와, 상기 제3 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제1 측면으로 인출된 제1 인출전극부와, 상기 제4 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제2 측면으로 인출된 제2 인출전극부를 가지며,
    상기 제1 측면 측에 위치하는 상기 제1 인출전극부의 단부가, 상기 제3 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나옴과 함께, 상기 한 쌍의 제1 절연 피복부 및 상기 제3 외부전극이 형성되어 있는 영역 내에 들어가 있고,
    상기 제2 측면 측에 위치하는 상기 제2 인출전극부의 단부는, 상기 제4 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나옴과 함께, 상기 한 쌍의 제2 절연 피복부 및 상기 제4 외부전극이 형성되어 있는 영역 내에 들어가 있는 것을 특징으로 하는 전자 부품.
  4. 제2항 또는 제3항에 있어서,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는 상기 제3 외부전극을 덮고 있으며,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는 상기 제4 외부전극을 덮고 있는 것을 특징으로 하는 전자 부품.
  5. 제2항 또는 제3항에 있어서,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는 상기 제3 외부전극으로 덮여 있고,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는 상기 제4 외부전극으로 덮여 있는 것을 특징으로 하는 전자 부품.
  6. 제1항에 있어서,
    상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태이고,
    상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태인 것을 특징으로 하는 전자 부품.
  7. 제6항에 있어서,
    상기 제1 내부전극층은, 상기 제2 내부전극층에 대향하는 제2 대향전극부와, 상기 제1 외부전극에 도달하도록 상기 제2 대향전극부로부터 상기 제1 단면으로 인출된 제3 인출전극부와, 상기 제2 외부전극에 도달하도록 상기 제2 대향전극부로부터 상기 제2 단면으로 인출된 제4 인출전극부를 가지고,
    상기 제3 인출전극부는, 상기 제1 측면으로 인출된 제1 인출 단부 및 상기 제2 측면으로 인출된 제2 인출 단부를 가지며,
    상기 제4 인출전극부는, 상기 제1 측면으로 인출된 제3 인출 단부 및 상기 제2 측면으로 인출된 제4 인출 단부를 포함하고,
    상기 제1 인출 단부는, 상기 제1 측면에서, 상기 한 쌍의 제1 절연 피복부 중 상기 제1 단면 측에 위치하는 한쪽의 제1 절연 피복부와 상기 제1 외부전극이 형성되어 있는 영역에 들어가 있으며,
    상기 제2 인출 단부는, 상기 제2 측면에서, 상기 한 쌍의 제2 절연 피복부 중 상기 제1 단면 측에 위치하는 한쪽의 제2 절연 피복부와 상기 제1 외부전극이 형성되어 있는 영역에 들어가 있고,
    상기 제3 인출 단부는, 상기 제1 측면에서, 상기 한 쌍의 제1 절연 피복부 중 상기 제2 단면 측에 위치하는 다른 쪽의 제1 절연 피복부와 상기 제2 외부전극이 형성되어 있는 영역에 들어가 있으며,
    상기 제4 인출 단부는, 상기 제2 측면에서, 상기 한 쌍의 제2 절연 피복부 중 상기 제2 단면 측에 위치하는 다른 쪽의 제2 절연 피복부와 상기 제2 외부전극이 형성되어 있는 영역에 들어가 있는 것을 특징으로 하는 전자 부품.
  8. 제6항 또는 제7항에 있어서,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극을 덮고 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극을 덮고 있으며,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극을 덮고 있고, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극을 덮고 있는 것을 특징으로 하는 전자 부품.
  9. 제6항 또는 제7항에 있어서,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극으로 덮여 있고,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극으로 덮여 있는 것을 특징으로 하는 전자 부품.
  10. 제1항에 있어서,
    상기 한 쌍의 제1 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부가 상기 제3 외부전극에 접촉한 상태이면서, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태이고,
    상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부가 상기 제4 외부전극에 접촉한 상태이면서, 상기 한 쌍의 제2 절연 피복부는, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부가 상기 제1 외부전극 및 상기 제2 외부전극에 접촉한 상태인 것을 특징으로 하는 전자 부품.
  11. 제10항에 있어서,
    상기 제2 내부전극층은, 상기 제1 내부전극층에 대향하는 제1 대향전극부와, 상기 제3 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제1 측면으로 인출된 제1 인출전극부와, 상기 제4 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제2 측면으로 인출된 제2 인출전극부를 가지며,
    상기 제1 측면 측에 위치하는 상기 제1 인출전극부의 단부는, 상기 한 쌍의 제1 절연 피복부 및 상기 제3 외부전극이 형성되어 있는 영역 내에 들어가 있고,
    상기 제2 측면 측에 위치하는 상기 제2 인출전극부의 단부는, 상기 한 쌍의 제2 절연 피복부 및 상기 제4 외부전극이 형성되어 있는 영역 내에 들어가 있는 것을 특징으로 하는 전자 부품.
  12. 제10항 또는 제11항에 있어서,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는 상기 제3 외부전극을 덮고 있으며,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극을 덮고 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극을 덮고 있고,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는 상기 제4 외부전극을 덮고 있으며,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극을 덮고 있으며, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극을 덮고 있는 것을 특징으로 하는 전자 부품.
  13. 제10항 또는 제11항에 있어서,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 내측의 단부는 상기 제3 외부전극으로 덮여 있고,
    상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제1 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극으로 덮여 있으며,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 내측의 단부는 상기 제4 외부전극으로 덮여 있고,
    상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제1 외부전극 측에 위치하는 단부는 상기 제1 외부전극으로 덮여 있음과 함께, 상기 길이방향에서의 상기 한 쌍의 제2 절연 피복부의 외측의 단부 중 상기 제2 외부전극 측에 위치하는 단부는 상기 제2 외부전극으로 덮여 있는 것을 특징으로 하는 전자 부품.
  14. 제1항 내지 제3항, 제6항, 제7항, 제10항, 제11항 중 어느 한 항에 있어서,
    상기 한 쌍의 제1 절연 피복부, 및 상기 한 쌍의 제2 절연 피복부의 최대 두께는, 상기 제1 외부전극의 최대 두께, 상기 제2 외부전극의 최대 두께, 상기 제3 외부전극의 최대 두께, 및 상기 제4 외부전극의 최대 두께보다도 큰 것을 특징으로 하는 전자 부품.
  15. 제1항 내지 제3항, 제6항, 제7항, 제10항, 제11항 중 어느 한 항에 있어서,
    상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는 유전체 세라믹스, 수지 또는 유리를 포함하는 재료로 구성되어 있는 것을 특징으로 하는 전자 부품.
  16. 제15항에 있어서,
    상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는 상기 유전체 세라믹스를 포함하는 재료로 구성되어 있고,
    상기 유전체 세라믹스는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3을 포함하는 것을 특징으로 하는 전자 부품.
  17. 제15항에 있어서,
    상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는 상기 수지를 포함하는 재료로 구성되어 있고,
    상기 수지는 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 것을 특징으로 하는 전자 부품.
  18. 제15항에 있어서,
    상기 한 쌍의 제1 절연 피복부 및 상기 한 쌍의 제2 절연 피복부는 상기 유리를 포함하는 재료로 구성되어 있고,
    상기 유리는 Ba 또는 Sr을 포함하는 것을 특징으로 하는 전자 부품.
  19. 길이방향으로 마주 보고 위치하는 제1 단면 및 제2 단면과, 상기 길이방향에 직교하는 폭방향으로 마주 보고 위치하는 제1 측면 및 제2 측면과, 상기 길이방향 및 상기 폭방향에 직교하는 두께방향으로 마주 보고 위치하는 제1 주면 및 제2 주면을 가지는 적층체와,
    상기 제1 단면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제1 외부전극과,
    상기 제2 단면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제2 외부전극과,
    상기 제1 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제3 외부전극과,
    상기 제2 측면으로부터 상기 제1 주면 및 상기 제2 주면에 이르는 제4 외부전극과,
    상기 제1 단면과 상기 제1 측면의 제1 능선부에 마련된 제1 절연 피복부와,
    상기 제2 단면과 상기 제1 측면의 제2 능선부에 마련된 제2 절연 피복부와,
    상기 제1 단면과 상기 제2 측면의 제3 능선부에 마련된 제3 절연 피복부와,
    상기 제2 단면과 상기 제2 측면의 제4 능선부에 마련된 제4 절연 피복부를 포함하고,
    상기 적층체는 상기 두께방향인 적층방향에서 교대로 적층된 복수의 적층용 유전체층 및 복수의 내부전극층을 포함하며,
    상기 복수의 내부전극층은 상기 제1 외부전극 및 상기 제2 외부전극에 접속된 복수의 제1 내부전극층과, 상기 제3 외부전극 및 상기 제4 외부전극에 접속된 복수의 제2 내부전극층을 포함하고,
    상기 제1 절연 피복부는 상기 제1 단면, 상기 제1 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되며,
    상기 제2 절연 피복부는 상기 제2 단면, 상기 제1 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되고,
    상기 제3 절연 피복부는 상기 제1 단면, 상기 제2 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되며,
    상기 제4 절연 피복부는 상기 제2 단면, 상기 제2 측면, 상기 제1 주면 및 상기 제2 주면에 걸쳐 마련되고,
    상기 제1 절연 피복부 및 상기 제2 절연 피복부의 각각은, 상기 제3 외부전극 측에 위치하는 단부가 상기 제3 외부전극에 접촉한 상태, 및 상기 제1 외부전극 측에 위치하는 상기 제1 절연 피복부의 단부가 상기 제1 외부전극에 접촉하면서, 상기 제2 외부전극 측에 위치하는 상기 제2 절연 피복부의 단부가 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태이며,
    상기 제3 절연 피복부 및 상기 제4 절연 피복부의 각각은, 상기 제4 외부전극 측에 위치하는 단부가 상기 제4 외부전극에 접촉한 상태, 및 상기 제1 외부전극 측에 위치하는 상기 제3 절연 피복부의 단부가 상기 제1 외부전극에 접촉하면서, 상기 제2 외부전극 측에 위치하는 상기 제4 절연 피복부의 단부가 상기 제2 외부전극에 접촉한 상태의 적어도 어느 하나의 상태인 것을 특징으로 하는 전자 부품.
  20. 제19항에 있어서,
    상기 제1 절연 피복부의 상기 제3 외부전극 측에 위치하는 단부가 상기 제3 외부전극에 접촉하면서, 상기 제1 절연 피복부의 상기 제1 외부전극 측에 위치하는 단부가 상기 제1 외부전극에 접촉하고,
    상기 제2 절연 피복부의 상기 제3 외부전극 측에 위치하는 단부가 상기 제3 외부전극에 접촉하면서, 상기 제2 절연 피복부의 상기 제2 외부전극 측에 위치하는 단부가 상기 제2 외부전극에 접촉하며,
    상기 제3 절연 피복부의 상기 제4 외부전극 측에 위치하는 단부가 상기 제4 외부전극에 접촉하면서, 상기 제3 절연 피복부의 상기 제1 외부전극 측에 위치하는 단부가 상기 제1 외부전극에 접촉하고,
    상기 제4 절연 피복부의 상기 제4 외부전극 측에 위치하는 단부가 상기 제4 외부전극에 접촉하면서, 상기 제4 절연 피복부의 상기 제2 외부전극 측에 위치하는 단부가 상기 제2 외부전극에 접촉하고 있는 것을 특징으로 하는 전자 부품.
  21. 제20항에 있어서,
    상기 제2 내부전극층은 상기 제1 내부전극층에 대향하는 제1 대향전극부와, 상기 제3 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제1 측면으로 인출된 제1 인출전극부와, 상기 제4 외부전극에 도달하도록 상기 제1 대향전극부로부터 상기 제2 측면으로 인출된 제2 인출전극부를 가지며,
    상기 제1 측면 측에 위치하는 상기 제1 인출전극부의 단부가, 상기 제3 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나옴과 함께, 상기 제1 절연 피복부, 상기 제2 절연 피복부, 및 상기 제3 외부전극이 형성되어 있는 영역 내에 들어가 있고,
    상기 제2 측면 측에 위치하는 상기 제2 인출전극부의 단부는 상기 제4 외부전극이 형성되어 있는 영역으로부터 상기 길이방향으로 밀려 나옴과 함께, 상기 제3 절연 피복부, 상기 제4 절연 피복부, 및 상기 제4 외부전극이 형성되어 있는 영역 내에 들어가 있는 것을 특징으로 하는 전자 부품.
  22. 제20항 또는 제21항에 있어서,
    상기 제1 내부전극층은 상기 제1 단면으로 인출된 제1 단부와, 상기 제2 단면으로 인출된 제2 단부를 가지며,
    상기 제1 단부는 상기 제1 단면에서 상기 제1 외부전극이 형성되어 있는 영역으로부터 상기 폭방향으로 밀려 나옴과 함께, 상기 제1 절연 피복부, 상기 제1 외부전극, 및 상기 제3 절연 피복부가 형성되어 있는 영역 내에 들어가 있고,
    상기 제2 단부는 상기 제2 단면에서 상기 제2 외부전극이 형성되어 있는 영역으로부터 상기 폭방향으로 밀려 나옴과 함께, 상기 제2 절연 피복부, 상기 제2 외부전극, 및 상기 제4 절연 피복부가 형성되어 있는 영역 내에 들어가 있는 것을 특징으로 하는 전자 부품.
  23. 제20항 또는 제21항에 있어서,
    상기 제1 절연 피복부 및 상기 제3 절연 피복부의 상기 제1 단면 측의 단부는 상기 제1 외부전극으로 덮여 있고,
    상기 제2 절연 피복부 및 상기 제4 절연 피복부의 상기 제2 단면 측의 단부는 상기 제2 외부전극으로 덮여 있으며,
    상기 제1 절연 피복부 및 상기 제2 절연 피복부의 상기 제1 측면 측의 단부는 상기 제3 외부전극으로 덮여 있고,
    상기 제3 절연 피복부 및 상기 제4 절연 피복부의 상기 제2 측면 측의 단부는 상기 제4 외부전극으로 덮여 있는 것을 특징으로 하는 전자 부품.
  24. 제20항 또는 제21항에 있어서,
    상기 제1 절연 피복부 및 상기 제3 절연 피복부의 상기 제1 단면 측의 단부는 상기 제1 외부전극을 덮고 있고,
    상기 제2 절연 피복부 및 상기 제4 절연 피복부의 상기 제2 단면 측의 단부는 상기 제2 외부전극을 덮고 있으며,
    상기 제1 절연 피복부 및 상기 제2 절연 피복부의 상기 제1 측면 측의 단부는 상기 제3 외부전극을 덮고 있고,
    상기 제3 절연 피복부 및 상기 제4 절연 피복부의 상기 제2 측면 측의 단부는 상기 제4 외부전극을 덮고 있는 것을 특징으로 하는 전자 부품.
  25. 제19항 내지 제21항 중 어느 한 항에 있어서,
    상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는 유전체 세라믹스, 수지 또는 유리를 포함하는 재료로 구성되어 있는 것을 특징으로 하는 전자 부품.
  26. 제25항에 있어서,
    상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는 상기 유전체 세라믹스를 포함하는 재료로 구성되어 있고,
    상기 유전체 세라믹스는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3을 포함하는 것을 특징으로 하는 전자 부품.
  27. 제25항에 있어서,
    상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는 상기 수지를 포함하는 재료로 구성되어 있고,
    상기 수지는 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 것을 특징으로 하는 전자 부품.
  28. 제25항에 있어서,
    상기 제1 절연 피복부, 상기 제2 절연 피복부, 상기 제3 절연 피복부, 및 상기 제4 절연 피복부는 상기 유리를 포함하는 재료로 구성되어 있고,
    상기 유리는 Ba 또는 Sr을 포함하는 것을 특징으로 하는 전자 부품.
KR1020170067710A 2016-06-06 2017-05-31 전자 부품 KR101969549B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016112715A JP2017220520A (ja) 2016-06-06 2016-06-06 電子部品
JPJP-P-2016-112715 2016-06-06

Publications (2)

Publication Number Publication Date
KR20170138044A true KR20170138044A (ko) 2017-12-14
KR101969549B1 KR101969549B1 (ko) 2019-04-16

Family

ID=60482354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170067710A KR101969549B1 (ko) 2016-06-06 2017-05-31 전자 부품

Country Status (3)

Country Link
US (1) US10217565B2 (ko)
JP (1) JP2017220520A (ko)
KR (1) KR101969549B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200065677A (ko) * 2018-11-30 2020-06-09 삼성전기주식회사 커패시터 부품
US20210257162A1 (en) * 2018-06-05 2021-08-19 Taiyo Yuden Co., Ltd. Ceramic electronic device with inflected external electrodes

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109585169A (zh) * 2018-12-21 2019-04-05 郑州云海信息技术有限公司 一种减少寄生电感的陶瓷电容器
JP7289677B2 (ja) * 2019-03-13 2023-06-12 太陽誘電株式会社 多端子コンデンサ、多端子コンデンサの製造方法、ならびに、多端子コンデンサ実装回路基板
JP2020202220A (ja) * 2019-06-07 2020-12-17 株式会社村田製作所 積層セラミック電子部品
JP2023133982A (ja) * 2022-03-14 2023-09-27 Tdk株式会社 積層コンデンサ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130025595A (ko) * 2011-09-02 2013-03-12 삼성전기주식회사 적층 세라믹 커패시터
KR20130060503A (ko) * 2011-11-30 2013-06-10 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR20130107799A (ko) * 2012-03-23 2013-10-02 삼성전기주식회사 전자 부품 및 그 제조 방법
KR101452058B1 (ko) * 2012-12-06 2014-10-22 삼성전기주식회사 적층 세라믹 전자부품

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101823224B1 (ko) * 2016-02-03 2018-01-29 삼성전기주식회사 칩 전자부품 및 그 실장 기판

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130025595A (ko) * 2011-09-02 2013-03-12 삼성전기주식회사 적층 세라믹 커패시터
KR20130060503A (ko) * 2011-11-30 2013-06-10 삼성전기주식회사 적층 세라믹 전자부품 및 이의 제조방법
KR20130107799A (ko) * 2012-03-23 2013-10-02 삼성전기주식회사 전자 부품 및 그 제조 방법
JP2013201417A (ja) 2012-03-23 2013-10-03 Samsung Electro-Mechanics Co Ltd 電子部品及びその製造方法
KR101452058B1 (ko) * 2012-12-06 2014-10-22 삼성전기주식회사 적층 세라믹 전자부품

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210257162A1 (en) * 2018-06-05 2021-08-19 Taiyo Yuden Co., Ltd. Ceramic electronic device with inflected external electrodes
US11688556B2 (en) * 2018-06-05 2023-06-27 Taiyo Yuden Co., Ltd. Ceramic electronic device with inflected external electrodes
KR20200065677A (ko) * 2018-11-30 2020-06-09 삼성전기주식회사 커패시터 부품
US11302474B2 (en) 2018-11-30 2022-04-12 Samsung Electro-Mechanics Co., Ltd. Capacitor component

Also Published As

Publication number Publication date
US10217565B2 (en) 2019-02-26
US20170352479A1 (en) 2017-12-07
KR101969549B1 (ko) 2019-04-16
JP2017220520A (ja) 2017-12-14

Similar Documents

Publication Publication Date Title
KR101969549B1 (ko) 전자 부품
US10475584B2 (en) Electronic component mount structure, electronic component, and method for manufacturing electronic component
US10431379B2 (en) Method of manufacturing a multilayer ceramic capacitor
KR101982513B1 (ko) 적층 세라믹 전자 부품
KR101969552B1 (ko) 적층 세라믹 전자 부품
KR101634598B1 (ko) 적층 세라믹 전자부품, 연속 테이핑 전자부품 및 적층 세라믹 전자부품의 제조방법
US11011308B2 (en) Multilayer ceramic electronic component
KR101938562B1 (ko) 적층 세라믹 전자부품
KR101930461B1 (ko) 전자부품
KR101938558B1 (ko) 적층 세라믹 전자부품
CN111755247B (zh) 层叠陶瓷电容器以及层叠陶瓷电容器的制造方法
JP6358074B2 (ja) 電子部品の製造方法及び電子部品の製造装置
JP2018160500A (ja) 電子部品の製造方法
JP2023114038A (ja) 電子部品の製造方法
CN110828174A (zh) 电子部件的制造方法及导体层的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant