KR20200065677A - 커패시터 부품 - Google Patents
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Abstract
본 발명은, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 바디의 제3 및 제4 면에 각각 배치되며, 상기 제1 내부 전극과 연결되는 제1 및 제2 외부 전극; 상기 바디의 제5 및 제6 면에 각각 배치되며, 상기 제2 내부 전극과 연결되는 제3 및 제4 외부 전극; 을 포함하고, 상기 제1 및 제2 외부 전극은 상기 바디로부터 순차적으로 배치되는 연결 금속층, 세라믹층, 금속층 및 도금층을 포함하며, 상기 도금층은 상기 연결 금속층, 세라믹층 및 금속층의 상기 제1 방향의 단면들과 접하도록 연장되어 배치되는 커패시터 부품을 제공한다.
Description
본 발명은 커패시터 부품에 관한 것이다.
커패시터 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서도 고용량이 보장되고, 실장이 용이한 장점을 갖는다.
최근 전자 부품의 고기능화에 따라 사용 전류 증가되고 있으며, 배터리 사용시간 증대를 위해 사용 전압의 감소 및 슬림화가 요구되고 있다.
이를 위해서는 DC-DC 컨버터와 집적회로 칩(IC)을 연결하는 Set 전원단의 임피던스를 감소시켜야 한다.
일반적으로 임피던스를 감소시키기 위해서는 다수의 MLCC를 병렬로 연결하여 사용하는 방안이 있으나, 실장 면적이 증가하는 문제점이 있었다.
이에, 외부 전극을 3개로 구성하여 ESL(Equivalent series inductance)을 낮추는 3 단자 형태의 MLCC가 이용되고 있다.
그러나, 소형화의 요구에 따라 MLCC의 사이즈가 점점 작아지고 있어, 종래의외부 전극 형성 방법으로는 3단자 간에 서로 접촉되는 문제점이 발생하였다.
본 발명의 목적은 커패시터 부품의 소형화에 부합하는 외부 전극을 구비한 커패시터 부품을 제공하기 위함이다.
본 발명의 일 실시형태는, 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 바디의 제3 및 제4 면에 각각 배치되며, 상기 제1 내부 전극과 연결되는 제1 및 제2 외부 전극; 상기 바디의 제5 및 제6 면에 각각 배치되며, 상기 제2 내부 전극과 연결되는 제3 및 제4 외부 전극; 을 포함하고, 상기 제1 및 제2 외부 전극은 상기 바디로부터 순차적으로 배치되는 연결 금속층, 세라믹층, 금속층 및 도금층을 포함하며, 상기 도금층은 상기 연결 금속층, 세라믹층 및 금속층의 상기 제1 방향의 단면들과 접하도록 연장되어 배치되는 커패시터 부품을 제공한다.
본 발명의 일 실시형태에 따르면, 제1 및 제2 외부 전극의 두께가 저감되면서도 내습 신뢰성이 향상된 커패시터 부품을 얻을 수 있으며, 도금 번짐 등에 의한 제1 및 제2 외부 전극과 제3 및 제4 외부 전극 간의 접촉을 방지할 수 있는 효과가 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 따른 커패시터 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1에서 제1 및 제2 외부 전극의 도금층과 제3 및 제4 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 II-II`에 따른 단면도이다.
도 5a는 유전체층에 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다. 도 5b는 유전체층에 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 6 내지 도 8은 전사 방법에 의한 연결 금속층, 세라믹층 및 금속층의 형성 방법을 도시한 것이다.
도 2는 도 1에서 제1 및 제2 외부 전극의 도금층과 제3 및 제4 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 II-II`에 따른 단면도이다.
도 5a는 유전체층에 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다. 도 5b는 유전체층에 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 6 내지 도 8은 전사 방법에 의한 연결 금속층, 세라믹층 및 금속층의 형성 방법을 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, T 방향 또는 두께 방향으로 정의될 수 있다.
커패시터 부품
도 1은 본 발명의 일 실시 형태에 따른 커패시터 부품을 개략적으로 나타내는 사시도이다.
도 2는 도 1에서 제1 및 제2 외부 전극의 도금층과 제3 및 제4 외부 전극을 제외하고 도시한 사시도이다.
도 3은 도 1의 I-I'에 따른 단면도이다.
도 4는 도 1의 II-II`에 따른 단면도이다.
도 5a는 유전체층에 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다. 도 5b는 유전체층에 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 커패시터 부품에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 커패시터 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하며, 상기 제1 방향(Z 방향)으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향(X 방향)으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 제3 방향(Y 방향)으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 바디의 제3 및 제4 면에 각각 배치되며, 상기 제1 내부 전극(121)과 연결되는 제1 및 제2 외부 전극(131, 132); 상기 바디의 제5 및 제6 면에 각각 배치되며, 상기 제2 내부 전극(122)과 연결되는 제3 및 제4 외부 전극(133, 134); 을 포함하고, 상기 제1 및 제2 외부 전극(131, 132)은 상기 바디로부터 순차적으로 배치되는 연결 금속층(131a, 132a), 세라믹층(131b, 132b), 금속층(131c, 132c) 및 도금층(131d, 132d)을 포함하며, 상기 도금층(131d, 132d)은 상기 연결 금속층(131a, 132a), 세라믹층(131b, 132b) 및 금속층(131c, 132c)의 상기 제1 방향(Z 방향)의 단면들과 접하도록 연장되어 배치된다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
이때, 제1, 제2, 제5 및 제6 면(1, 2, 5, 6) 중에서 선택된 한 면이 실장면이 될 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)의 최하부의 내부 전극의 하부 및 최상부의 내부 전극의 상부에는 소정 두께의 하부 및 상부 커버부(112)가 형성될 수 있다. 이때, 하부 및 상부 커버부(112)는 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
복수의 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 내부 전극(121)은 바디(110)의 제3 및 제4 면(3, 4)으로 노출되어 제1 및 제2 외부 전극(131, 132)과 연결될 수 있다.
제2 내부 전극(122)은 바디(110)의 제5 및 제6 면(5, 6)으로 각각 노출되는 제1 및 제2 리드부(122a, 122b)를 포함하고, 상기 제1 및 제2 리드부(122a, 122b)를 통하여 제3 및 제4 외부 전극(133, 134)과 연결될 수 있다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 바디(110)는 유전체층(111)에 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(도 5a)와 유전체층(111)에 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(도 5b)를 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 제3 및 제4 면(3, 4)에 각각 배치되며, 제1 내부 전극(121)과 연결된다.
제3 및 제4 외부 전극(133, 134)은 제5 및 제6 면(5, 6)에 각각 배치되며, 제2 내부 전극(122)과 연결된다. 제3 및 제4 외부 전극(133, 134)은 제1 및 제2 외부 전극(131, 132)과 이격되며, 제1 및 제2 외부 전극(131, 132) 사이에 배치된다. 이때, 제3 및 제4 외부 전극(133, 134)은 제1 및 제2 면(1, 2)으로 연장되어 형성될 수 있다. 또한, 제3 및 제4 외부 전극(133, 134)은 제1 및 제2 면(1, 2)으로 연장되고 서로 연결되어 바디를 둘러싼 형태로 배치될 수도 있다.
제1 및 제2 외부 전극(131, 132)은 신호(Signal) 전극일 수 있으며, 제3 및 제4 외부 전극(133, 134)은 접지(Ground) 전극일 수 있다. 이와 같이, 다단자 형태로 외부 전극을 구성함에 따라, ESL(Equivalent series inductance)을 낮출 수 있는 효과가 있다.
제3 및 제4 외부 전극(133, 134)은 제1 및 제2 외부 전극(131, 132)과 이격되며, 제1 및 제2 외부 전극(131, 132) 사이에 배치되기 때문에, 종래의 외부 전극 형성 방법으로는 제1 및 제2 외부 전극(131, 132)이 제3 및 제4 외부 전극(133, 134)과 접촉되는 문제점이 발생할 수 있었다.
보다 상세하게 설명하면, 종래에는 도전성 페이스트에 딥핑하는 방법을 이용하여 제1 및 제2 외부 전극을 형성하였기 때문에, 제1 및 제2 외부 전극이 바디의 제1, 제2, 제5 및 제6 면으로 연장된 밴드부가 형성되었으며, 추후 도금 공정시 밴드부에도 도금층이 형성되고 도금층이 성장함에 따라, 제1 및 제2 외부 전극 밴드부의 도금층이 제3 및 제4 외부 전극의 도금층과 접촉되는 도금 번짐 현상으로 인한 불량이 발생할 수 있었다.
그러나, 본 발명에 따르면 제1 및 제2 외부 전극(131, 132)이 바디로부터 순차적으로 배치되는 연결 금속층(131a, 132a), 세라믹층(131b, 132b), 금속층(131c, 132c) 및 도금층(131d, 132d)을 포함하며, 상기 도금층(131d, 132d)은 상기 연결 금속층(131a, 132a), 세라믹층(131b, 132b) 및 금속층(131c, 132c)의 상기 제1 방향(Z 방향)의 단면들과 접하도록 연장되어 배치되기 때문에, 도금 번짐에 의하여 제1 및 제2 외부 전극(131, 132)이 제3 및 제4 외부 전극(133, 134)과 접촉되는 불량을 방지할 수 있다.
이때, 상기 도금층(131d, 132d)은 상기 연결 금속층(131a, 132a), 세라믹층(131b, 132b) 및 금속층(131c, 132c)의 제1 방향(Z 방향) 및 제3 방향(Y 방향)의 단면들과 접하도록 연장되어 배치될 수 있다.
본 발명에서는 전사 방법에 의해 밴드부가 없는 연결 금속층(131a, 132a), 세라믹층(131b, 132b), 금속층(131c, 132c)을 형성하기 때문에, 연결 금속층(131a, 132a), 세라믹층(131b, 132b) 및 금속층(131c, 132c)의 제1 방향(Z 방향) 및 제3 방향(Y 방향)의 단면들이 노출되도록 형성될 수 있으며, 추후 도금층(131d, 132d)을 형성 시 상기 노출된 단면들을 덮도록 도금층(131d, 132d)이 형성될 수 있다. 따라서, 도금 번짐에 의하여 제1 및 제2 외부 전극(131, 132)이 제3 및 제4 외부 전극(133, 134)과 접촉되는 불량을 방지할 수 있다.
연결 금속층(131a, 132a)은 바디의 제3 및 제4 면(3, 4)에 배치되어 제1 내부 전극(121)과 접속된다.
연결 금속층(131a, 132a)은 전기 전도성이 높은 금속 물질을 포함할 수 있으며, 제1 내부 전극(121)과의 전기적 연결성을 높이기 위하여 제1 내부 전극(121)과 동일한 금속을 포함할 수 있다. 예를 들어, Ni을 포함할 수 있다.
본 실시 형태의 경우, 연결 금속층(131a, 132a)은 소결 전극의 형태로 제공될 수 있으며, 바디(110)와 동시에 소결될 수 있다. 이 경우, 소결 전의 연결 금속층(131a, 132a)은 금속 입자, 바인더와 같은 유기 물질을 포함하는 상태로 바디(110)에 전사될 수 있으며, 소결 후 유기 물질 등은 제거될 수 있다.
또한, 연결 금속층(131a, 132a)은 상기 제3 및 제4 면(3, 4)을 벗어나지 않는 범위에서 배치될 수 있다. 연결 금속층(131a, 132a)이 바디의 제1, 제2, 제5 및 제6 면으로 연장되지 않도록 배치되기 때문에 커패시터 부품의 사이즈가 작아지더라도 도금 번짐 현상으로 인하여 제1 및 제2 외부 전극(131, 132)이 제3 및 제4 외부 전극(133, 134)과 접촉되는 불량을 방지할 수 있다.
세라믹층(131b, 132b)은 연결 금속층(131a, 132a) 상에 배치되며, 실링 특성을 향상시켜 외부로부터 수분이나 도금액 등이 침투하는 것을 최소화하는 역할을 한다. 세라믹층(131b, 132b)은 연결 금속층(131a, 132a)의 제1 방향(Z 방향) 및 제3 방향(Y 방향)의 단면들을 덮지 않도록 형성될 수 있다.
세라믹층(131b, 132b)은 티탄산바륨 등과 같은 세라믹 물질로 이루어질 수 있다. 이 경우, 세라믹층(131b, 132b)은 바디(110)에 포함된 것과 동일한 세라믹 물질을 포함할 수 있으며, 또한, 바디(110)와 동일한 물질로 이루어질 수도 있다.
세라믹층(131b, 132b)은 연결 금속층(131a, 132a)과 마찬가지로 전사하는 방식으로 형성될 수 있으며, 이후 소결 과정을 거칠 수 있다. 전사 공정을 위하여 소결 전의 세라믹층(131b, 132b)은 높은 접착력을 갖는 것이 바람직하므로 이를 위해 상대적으로 바인더 등의 유기 물질을 많이 포함할 수 있다. 이 경우, 소결 후에도 일부 유기 물질이 잔존할 수 있으므로 세라믹층(131b, 132b)은 바디(110)보다 많은 양의 유기 물질 성분을 포함할 수 있다.
금속층(131c, 132c)은 도금이 잘되는 금속 물질을 포함할 수 있으며, 도금층(131d, 132d)이 충분히 형성될 수 있도록 하는 역할을 한다. 예를 들어, Cu를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 연결 금속층(131a, 132a)과 동일한 물질로 이루어질 수도 있다.
본 실시 형태의 경우, 연결 금속층(131a, 132a) 상에 세라믹층(131b, 132b)이 형성되며, 세라믹층(131b, 132b)에는 도금층이 잘 형성되지 않기 때문에 금속층(131c, 132c)이 존재하지 않는 경우 도금층(131d, 132d)이 충분히 형성되기 어려울 수 있다.
또한, 금속층(131c, 132c)은 소결 전극의 형태로 제공될 수 있으며, 바디(110)와 동시에 소결될 수 있다. 이 경우, 소결 전의 금속층(131c, 132c)은 금속 입자, 바인더와 같은 유기 물질을 포함하는 상태로 바디(110)에 전사될 수 있으며, 소결 후 유기 물질 등은 제거될 수 있다.
도 6 내지 도 8은 전사 방법에 의한 연결 금속층(131a), 세라믹층(131b) 및 금속층(131c)의 형성 방법을 도시한 것이다.
도 6에 도시된 바와 같이, 연결 금속층(131a)의 전사 공정의 경우, 지지대(200) 상에 연결 금속층 시트(130a)를 마련한 후 바디(110)를 이에 압착하여 바디(110)의 표면에 연결 금속층(131a)이 달라붙게 한다. 연결 금속층 시트(130a)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
그 후, 도 7에 도시된 바와 같이, 지지대(200) 상에 세라믹층 시트(130b)를 마련한 후 바디(110)를 이에 압착하여 연결 금속층(131a)의 표면에 세라믹층 (131b)이 달라붙게 한다. 세라믹층 시트(130b)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
그 후, 도 8에 도시된 바와 같이, 지지대(200) 상에 금속층 시트(130c)를 마련한 후 바디(110)를 이에 압착하여 세라믹층(131b)의 표면에 금속층(131c)이 달라붙게 한다. 금속층 시트(130c)는 소결 전 상태로서 바인더, 유기 용매 등의 성분을 포함하고 있다.
이 후, 연결 금속층(131a), 세라믹층(131b) 및 금속층(131c)이 형성된 면의 반대 면에 동일한 공정을 반복하여 연결 금속층(132a), 세라믹층(132b) 및 금속층(132c)을 형성할 수 있다.
한편, 연결 금속층, 세라믹층 및 금속층을 개별적으로 전사하는 공정을 이용하는 방법을 설명하였으나, 지지대(200) 상에 연결 금속층 시트(130a), 세라믹층 시트(130b) 및 금속층 시트(130c) 적층한 상태로 준비하여 한번의 전사 공정에 의해 연결 금속층, 세라믹층 및 금속층을 형성할 수도 있다.
상술한 전사 공법을 이용함에 따라, 제1 외부 전극(131)의 연결 금속층(131a), 세라믹층(131b) 및 금속층(131c)은 상기 바디의 제3 면(3)과 대응되는 형태 및 크기를 가질 수 있으며, 제2 외부 전극(132)의 연결 금속층(132a), 세라믹층(132b) 및 금속층(132c)은 상기 바디의 제4 면(4)과 대응되는 형태 및 크기를 가질 수 있다.
또한, 연결 금속층 시트(130a), 세라믹층 시트(130b), 금속층 시트(130c)를 이용하기 때문에, 연결 금속층(131a, 132a), 세라믹층(131b, 132b) 및 금속층(131c, 132c)은 각각 균일한 두께를 가질 수 있다.
한편, 제3 및 제4 외부 전극(133, 134)은 전극층(133a, 134a) 및 도금층(133b, 134b)을 포함할 수 있다.
전극층(133a, 134a)은 제2 내부 전극(122)과의 전기적 연결성을 향상시키는 역할을 한다. 전극층(133a)은 바디(110)에 금속 입자를 포함하는 도전성 페이스트를 인쇄하여 형성할 수 있다.
제1 및 제2 외부 전극의 도금층(131d, 132d)과 제3 및 제4 외부 전극의 도금층(133b, 134b)은 동시에 형성될 수 있으며, 전해 도금법을 이용하여 형성할 수 있다. 예를 들어, Ni 전해 도금법을 이용하여 형성할 수 있다.
또한, 실장 특성을 향상시키기 위하여 도금층(131d, 132d, 133b, 134b) 상에 Sn 도금층(131e, 132e, 133c, 134c)을 추가로 형성할 수 있다.
한편, 상술한 도금 번짐에 의한 제1 및 제2 외부 전극(131, 132)이 제3 및 제4 외부 전극(133, 134)과 접촉되는 불량률은 커패시터 부품의 사이즈가 작아질수록 증가하게 된다. 따라서, 본 발명에 따른 효과는 커패시터 부품의 사이즈가 작을수록 효과적이다. 특히, 0603(0.6mm×0.3mm) 사이즈 이하의 커패시터 부품에서는 종래의 외부 전극 형성 방법으로는 제1 및 제2 외부 전극(131, 132)이 제3 및 제4 외부 전극(133, 134)과 접촉되는 불량률이 매우 높기 때문에, 0603(0.6mm×0.3mm) 사이즈 이하의 커패시터 부품에서 본 발명에 따른 효과가 보다 현저해질 수 있다.
따라서, 커패시터 부품의 제2 방향(X 방향)의 길이는 0.6mm 이하이고, 제3 방향(Y 방향)의 길이는 0.3mm 이하일 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 커패시터 부품
110: 바디
111: 유전체층
112: 커버부
121, 122: 내부 전극
131, 132: 제1 및 제2 외부 전극
133, 134: 제3 및 제4 외부 전극
131a, 132a: 연결 금속층
131b, 132b: 세라믹층
131c, 132c: 금속층
110: 바디
111: 유전체층
112: 커버부
121, 122: 내부 전극
131, 132: 제1 및 제2 외부 전극
133, 134: 제3 및 제4 외부 전극
131a, 132a: 연결 금속층
131b, 132b: 세라믹층
131c, 132c: 금속층
Claims (15)
- 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하며, 상기 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디;
상기 바디의 제3 및 제4 면에 각각 배치되며, 상기 제1 내부 전극과 연결되는 제1 및 제2 외부 전극;
상기 바디의 제5 및 제6 면에 각각 배치되며, 상기 제2 내부 전극과 연결되는 제3 및 제4 외부 전극; 을 포함하고,
상기 제1 및 제2 외부 전극은 상기 바디로부터 순차적으로 배치되는 연결 금속층, 세라믹층, 금속층 및 도금층을 포함하며,
상기 도금층은 상기 연결 금속층, 세라믹층 및 금속층의 상기 제1 방향의 단면들과 접하도록 연장되어 배치되는
커패시터 부품.
- 제1항에 있어서,
상기 도금층은 상기 연결 금속층, 세라믹층 및 금속층의 상기 제1 및 제3 방향의 단면들과 접하도록 연장되어 배치되는
커패시터 부품.
- 제1항에 있어서,
상기 연결 금속층은 상기 제3 및 제4 면을 벗어나지 않는 범위에서 배치되는
커패시터 부품.
- 제1항에 있어서,
상기 제1 외부 전극의 연결 금속층, 세라믹층 및 금속층은 상기 바디의 제3 면과 대응되는 형태 및 크기를 가지며,
상기 제2 외부 전극의 연결 금속층, 세라믹층 및 금속층은 상기 바디의 제4 면과 대응되는 형태 및 크기를 가지는
커패시터 부품.
- 제1항에 있어서,
상기 연결 금속층, 세라믹층 및 금속층은 각각 균일한 두께를 가지는
커패시터 부품.
- 제1항에 있어서,
상기 제1 내부 전극과 상기 연결 금속층은 동일한 금속을 포함하는
커패시터 부품.
- 제1항에 있어서,
상기 연결 금속층은 Ni을 포함하고, 상기 금속층은 Cu를 포함하는
커패시터 부품.
- 제1항에 있어서,
상기 도금층은 Ni 도금층인
커패시터 부품.
- 제1항에 있어서,
상기 도금층 상에 배치되는 Sn 도금층을 더 포함하는
커패시터 부품.
- 제1항에 있어서,
상기 커패시터 부품의 상기 제2 방향의 길이는 0.6mm 이하이고, 상기 제3 방향의 길이는 0.3mm 이하인
커패시터 부품.
- 제1항에 있어서,
상기 제1 내부 전극은 상기 바디의 제3 및 제4 면으로 노출되어 상기 제1 및 제2 연결 금속층과 연결되는
커패시터 부품.
- 제1항에 있어서,
상기 제2 내부 전극은 상기 바디의 제5 및 제6 면으로 각각 노출되는 제1 및 제2 리드부를 포함하는
커패시터 부품.
- 제1항에 있어서,
상기 제3 및 제4 외부 전극은 전극층 및 상기 전극층 상에 배치되는 도금층을 포함하는
커패시터 부품.
- 제1항에 있어서,
상기 제3 및 제4 외부 전극은 상기 제1 및 제2 면으로 연장되어 배치되는
커패시터 부품.
- 제1항에 있어서,
상기 세라믹층은 상기 바디보다 많은 양의 유기 물질 성분을 포함하는
커패시터 부품.
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