KR20170138048A - 전자부품 - Google Patents

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KR20170138048A
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타카유키 카야타니
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

신뢰성을 확보하면서, 반공진 주파수에서의 임피던스를 저감시킬 수 있는 전자부품을 제공한다.
전자부품(100)은, 복수의 유전체층과 복수의 내부전극층을 포함하는 적층체와, 제1 외부전극(121)과, 한 쌍의 제2 외부전극(122, 123)과, 한 쌍의 절연 피복부(131, 132)를 포함하고, 복수의 내부전극층은, 복수의 제1 내부전극층(141)과, 복수의 제2 내부전극층(142)을 포함하며, 제2 내부전극층(142)은, 제1 인출전극부(142b)와, 제2 인출전극부(142c)를 가지고, 한쪽의 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향을 따른 길이를 L1로 하고, 다른 쪽의 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향을 따른 길이를 L2로 한 경우에, L1/L2＞1.0의 관계를 충족한다.

Description

전자부품{ELECTRONIC COMPONENT}
본 발명은, 교대로 적층된 유전체층 및 내부전극층을 포함하는 적층체를 포함한 전자부품에 관한 것이다.
종래의 적층 세라믹 콘덴서가 개시된 문헌으로, 예를 들면 일본 공개특허공보 2014-241452호(특허문헌 1)를 들 수 있다.
특허문헌 1에 개시된 적층 세라믹 콘덴서는, 이른바 3단자의 적층 세라믹 콘덴서이며, 적층 세라믹 소자의 바닥면의 중앙부에 마련된 제1 외부전극과, 해당 제1 외부전극이 서로의 사이에 위치하도록 상기 바닥면의 양단(兩端) 측에 마련된 한 쌍의 제2 외부전극을 포함한다.
적층 세라믹 소자는, 바닥면에 대략 수직으로 배치된 복수의 내부전극층을 포함하고, 복수의 내부전극층은 바닥면에 평행한 방향으로 적층되어 있다. 복수의 내부전극층은, 제1 외부전극에 접속되는 제1 내부전극층과, 한 쌍의 제2 외부전극의 각각에 접속되는 제2 내부전극층을 포함한다. 제2 내부전극층은, 바닥면에 인출되고 한 쌍의 제2 외부전극 중 한쪽의 제2 외부전극에 접속되는 제1 인출전극부와, 바닥면에 인출되고 한 쌍의 제2 외부전극 중 다른 쪽의 제2 외부전극에 접속되는 제2 인출전극부를 가진다.
한 쌍의 제2 외부전극이 늘어서는 방향과 평행한 적층 세라믹 콘덴서의 길이방향에서의 제1 인출전극부의 길이와 제2 인출전극부의 길이는, 거의 동일하고, 상기 길이방향에서의 한쪽의 제2 외부전극의 길이와 다른 쪽의 제2 외부전극의 길이는, 거의 동일하다.
이 때문에, 적층 세라믹 콘덴서를 배선 기판에 실장한 실장 구조에서는, 전류가 제2 외부전극으로부터 제1 외부전극을 향해 흐를 때에, 한쪽의 제2 외부전극 측을 통과하는 경우의 저항값과, 다른 쪽의 제2 외부전극 측을 통과하는 경우의 저항값이 거의 동일해진다.
일본 공개특허공보 2014-241452호
적층 세라믹 콘덴서를 IC 등과 배선 기판에 실장한 경우에는, 해당 적층 세라믹 콘덴서의 기생 인덕턴스인 등가직렬 인덕턴스(ESL: Equivalent Series Inductance) 및 배선 기판의 배선 등의 인덕턴스와, IC의 용량 및 전원 플레인(plane)과 그라운드 플레인 사이의 용량에 의한 반공진(反共振)이 일어나는 경우가 있다.
특허문헌 1에 개시된 적층 세라믹 콘덴서에서는, 한쪽의 제2 외부전극 측을 통과하는 경우의 저항값과, 다른 쪽의 제2 외부전극 측을 통과하는 경우의 저항값이 거의 동일하기 때문에 반공진을 억제할 수 없다.
반공진을 억제하는 수단으로, 제1 인출전극부 및 제2 인출전극부의 길이를 다르게 구성하는 것, 한쪽의 제2 외부전극 및 다른 쪽의 제2 외부전극의 길이를 다르게 구성하는 것을 생각할 수 있다.
그러나 가공 정밀도에 의해, 제1 인출전극부 및 제2 인출전극부의 배치나 길이가 흐트러지거나, 제1 외부전극, 한 쌍의 제2 외부전극의 배치나 길이가 흐트러지는 경우가 있다. 이 편차가 커지면, 제1 내부전극층에서의 인출전극부, 및 제2 내부전극층에서의 제1 인출전극부 및 제2 인출전극부가 외부에 노출되어 신뢰성이 저하되는 것이 우려된다.
본 발명은 상기와 같은 문제에 비추어 보아 이루어진 것이며, 본 발명의 목적은 신뢰성을 확보하면서, 반공진 주파수에서의 임피던스를 저감시킬 수 있는 전자부품을 제공하는 것에 있다.
본 발명에 기초하는 전자부품은, 적층된 복수의 유전체층과 복수의 내부전극층을 포함하고, 적층방향에서 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향에 직교하는 높이방향에서 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향 및 상기 높이방향의 양쪽에 직교하는 길이방향에서 마주 보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와, 상기 길이방향에서의 상기 제2 주면의 중앙부에 마련된 제1 외부전극과, 상기 제1 외부전극이 서로의 사이에 위치하도록 상기 길이방향에서의 상기 제2 주면의 양단 측에 마련된 한 쌍의 제2 외부전극과, 상기 제2 주면 상에서, 상기 한 쌍의 제2 외부전극의 각각과 상기 제1 외부전극 사이의 틈을 충전하는 한 쌍의 절연 피복부를 포함하며, 상기 복수의 내부전극층은, 상기 제1 외부전극에 접속된 복수의 제1 내부전극층과, 상기 한 쌍의 제2 외부전극의 각각에 접속된 복수의 제2 내부전극층을 포함하고, 상기 제2 내부전극층은, 상기 한 쌍의 제2 외부전극 중 한쪽의 제2 외부전극에 접속되는 제1 인출전극부와, 상기 한 쌍의 제2 외부전극 중 다른 쪽의 제2 외부전극에 접속되는 제2 인출전극부를 가지며, 상기 한쪽의 제2 외부전극과 상기 제1 인출전극부가 접촉하는 제1 접촉부(S1)에서의 상기 길이방향을 따른 길이를 L1로 하고, 상기 다른 쪽의 제2 외부전극과 상기 제2 인출전극부가 접촉하는 제2 접촉부(S2)에서의 상기 길이방향을 따른 길이를 L2로 한 경우에, L1/L2＞1.0의 관계를 충족한다.
상기 본 발명에 기초하는 전자부품에서는, L1/L2≥1.2의 관계를 충족하는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, L1/L2≥1.4의 관계를 충족하는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, L1/L2≥1.6의 관계를 충족하는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, 상기 제2 주면에 인출된 상기 제1 인출전극부의 단부(端部)에서의 상기 길이방향을 따른 길이가, 상기 제2 주면에 인출된 상기 제2 인출전극부의 단부에서의 상기 길이방향을 따른 길이보다도 커도 된다.
상기 본 발명에 기초하는 전자부품에서는, 상기 제2 주면에 인출된 상기 제1 인출전극부의 단부에서의 상기 길이방향을 따른 길이가, 상기 제2 주면에 인출된 상기 제2 인출전극부의 단부에서의 상기 길이방향을 따른 길이와 동일해도 된다. 이 경우에는, 상기 한쪽의 제2 외부전극의 상기 길이방향을 따른 길이가, 상기 다른 쪽의 제2 외부전극의 상기 길이방향을 따른 길이보다도 긴 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, 상기 제1 인출전극부 및 상기 제2 인출전극부 중 상기 길이방향에서 상기 한 쌍의 제2 외부전극으로부터 밀려나오는 부분이, 상기 한 쌍의 절연 피복부에 의해 덮여 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, 상기 한 쌍의 절연 피복부는, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 일부와 상기 길이방향에서 겹쳐 있는 부분을 포함하는 것이 바람직하다. 이 경우에는, 상기 한 쌍의 절연 피복부의 상기 겹쳐 있는 부분은, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 상기 일부를 덮고 있어도 된다.
상기 본 발명에 기초하는 전자부품에서는, 상기 한 쌍의 절연 피복부는, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 일부와 상기 길이방향에서 겹쳐 있는 부분을 포함하고 있어도 된다. 이 경우에는, 상기 한 쌍의 절연 피복부의 상기 겹쳐 있는 부분은, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 상기 일부로 덮여 있어도 된다.
상기 본 발명에 기초하는 전자부품에서는, 상기 제2 주면 상에서, 상기 한 쌍의 절연 피복부의 최대 두께는, 상기 제1 외부전극의 최대 두께, 및 상기 한 쌍의 제2 외부전극의 최대 두께보다도 커도 된다.
상기 본 발명에 기초하는 전자부품에서는, 상기 제2 주면 상에서, 상기 한 쌍의 절연 피복부의 최대 두께는, 상기 제1 외부전극의 최대 두께, 및 상기 한 쌍의 제2 외부전극의 최대 두께보다도 작아도 된다.
상기 본 발명에 기초하는 전자부품에서는, 상기 한 쌍의 절연 피복부는, 유전체 세라믹스, 수지 또는 유리를 포함하는 재료로 구성되어 있는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, 상기 한 쌍의 절연 피복부는, 상기 유전체 세라믹스를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 유전체 세라믹스는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3을 포함하는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, 상기 한 쌍의 절연 피복부는, 상기 수지를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 수지는 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 것이 바람직하다.
상기 본 발명에 기초하는 전자부품에서는, 상기 한 쌍의 절연 피복부는, 상기 유리를 포함하는 재료로 구성되어 있어도 된다. 이 경우에는, 상기 유리는 Ba 또는 Sr을 포함하는 것이 바람직하다.
본 발명에 의하면, 신뢰성을 확보하면서, 반공진 주파수에서의 임피던스를 저감시킬 수 있는 전자부품을 제공할 수 있다.
도 1은 실시형태 1에 따른 적층 세라믹 콘덴서의 사시도이다.
도 2는 실시형태 1에 따른 적층 세라믹 콘덴서의 제2 주면 측을 나타내는 도면이다.
도 3은 도 1에 나타내는 III-III선을 따른 단면도이다.
도 4는 도 1에 나타내는 IV-IV선을 따른 단면도이다.
도 5는 도 3에 나타내는 V-V선을 따른 단면도이다.
도 6은 도 3에 나타내는 VI-VI선을 따른 단면도이다.
도 7은 실시형태 1에 따른 적층 세라믹 콘덴서가 탑재된 전자부품의 실장 구조를 나타내는 도면이다.
도 8은 도 7에 나타내는 전자부품의 실장 구조의 등가 회로를 나타내는 도면이다.
도 9는 도 7에 나타내는 전자부품의 실장 구조의 전원 임피던스 특성을 나타내는 도면이다.
도 10은 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 11은 실시형태 1에 따른 적층 세라믹 콘덴서의 적층체에 도전성 페이스트를 도포하는 도포 장치의 구성을 나타내는 도면이다.
도 12는 도 11에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼(scraper)가 접촉하고 있는 상태를 나타내는 단면도이다.
도 13은 도 11에 나타내는 도포 장치의 제1 전사 롤러와 적층체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 14는 실시형태 1에 따른 적층 세라믹 콘덴서의 적층체에 세라믹 유전체 슬러리를 도포하는 도포 장치의 구성을 나타내는 도면이다.
도 15는 도 14에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼가 접촉하고 있는 상태를 나타내는 단면도이다.
도 16은 도 14에 나타내는 도포 장치의 제1 전사 롤러와 적층체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 17은 실시형태 2에 따른 적층 세라믹 콘덴서의 제1 내부전극을 통과하는 종단면도이다.
도 18은 실시형태 2에 따른 적층 세라믹 콘덴서의 제2 내부전극을 통과하는 종단면도이다.
도 19는 실시형태 3에 따른 적층 세라믹 콘덴서의 사시도이다.
도 20은 실시형태 3에 따른 적층 세라믹 콘덴서의 제1 내부전극을 통과하는 종단면도이다.
도 21은 실시형태 3에 따른 적층 세라믹 콘덴서의 제2 내부전극을 통과하는 종단면도이다.
도 22는 실시형태에 따른 적층 세라믹 콘덴서의 효과를 확인하기 위해 실시한 검증 실험의 조건 및 결과를 나타내는 도면이다.
이하, 본 발명의 실시형태에 대해, 도면을 참조하여 상세하게 설명한다. 또한, 이하에 나타내는 실시형태에서는 전자부품으로서 적층 세라믹 콘덴서를 예시하여 설명을 실시한다. 또한, 이하에 나타내는 실시형태에서는 동일한 또는 공통되는 부분에 대해서 도면 중 동일한 부호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
(적층 세라믹 콘덴서)
도 1은 실시형태 1에 따른 적층 세라믹 콘덴서의 사시도이다. 도 2는 실시형태 1에 따른 적층 세라믹 콘덴서의 제2 주면 측을 나타내는 도면이다. 도 3은 도 1에 나타내는 III-III선을 따른 단면도이다. 도 4는 도 1에 나타내는 IV-IV선을 따른 단면도이다. 도 5는 도 3에 나타내는 V-V선을 따른 단면도이다. 도 6은 도 3에 나타내는 VI-VI선을 따른 단면도이다. 도 1부터 도 6을 참조하여, 실시형태 1에 따른 적층 세라믹 콘덴서(100)에 대해 설명한다.
도 1부터 도 4에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 적층 세라믹 콘덴서(100)는, 적층체(110)와, 제1 외부전극(121)과, 한 쌍의 제2 외부전극(122, 123)과, 한 쌍의 절연 피복부(131, 132)를 포함한다.
적층체(110)는 대략 직방체상의 외형을 가지고 있다. 적층체(110)는, 적층된 복수의 유전체층(150)과 복수의 내부전극층(140)을 포함한다. 적층체(110)는, 적층방향(W)에서 마주 보는 제1 측면(113) 및 제2 측면(114)과, 적층방향(W)에 직교하는 높이방향(T)에서 마주 보는 제1 주면(111) 및 제2 주면(112)(도 5 참조)과, 적층방향(W) 및 높이방향(T)의 양쪽에 직교하는 길이방향(L)에서 마주 보는 제1 단면(115) 및 제2 단면(116)을 포함한다.
상기와 같이 적층체(110)는 대략 직방체상의 외형을 가지고 있지만, 모서리부 및 능선부가 둥그스름하게 되어 있는 것이 바람직하다. 모서리부는 적층체(110)의 ３면이 교차하는 부분이고, 능선부는 적층체(110)의 2면이 교차하는 부분이다. 제1 주면(111), 제2 주면(112), 제1 측면(113), 제2 측면(114), 제1 단면(115) 및 제2 단면(116)의 적어도 어느 하나의 면에 요철이 형성되어 있어도 된다.
적층 세라믹 콘덴서(100)의 외형 치수는, 예를 들면, 길이방향(L)의 치수가 2.0㎜ 이상 2.3㎜ 이하이고, 폭방향(W)의 치수가 1.2㎜ 이상 1.55㎜ 이하이며, 적층방향(W)의 치수가 0.5㎜ 이상 1.0㎜ 이하이다. 적층 세라믹 콘덴서(100)의 외형 치수는 마이크로미터에 의해 측정할 수 있다.
적층체(110)는, 적층방향(W)에서 한 쌍의 외층부와 내층부로 구분된다. 한 쌍의 외층부 중 한쪽은, 적층체(110)의 제1 측면(113)을 포함하는 부분이고, 제1 측면(113)과 제1 측면(113)에 가장 가까운 후술하는 제1 내부전극층(141) 사이에 위치하는 유전체층(150)으로 구성되어 있다. 한 쌍의 외층부 중 다른 쪽은, 적층체(110)의 제2 측면(114)을 포함하는 부분이고, 제2 측면(114)과 제2 측면(114)에 가장 가까운 후술하는 제2 내부전극층(142) 사이에 위치하는 유전체층(150)으로 구성되어 있다.
내층부는 한 쌍의 외층부에 끼인 영역이다. 즉, 내층부는, 외층부를 구성하지 않는 복수의 유전체층(150)과, 모든 내부전극층(140)으로 구성되어 있다.
복수의 유전체층(150)의 적층 매수는 20매 이상 1100매 이하인 것이 바람직하다. 한 쌍의 외층부의 각각의 두께는 10㎛ 이상 80㎛ 이하인 것이 바람직하다. 내층부에 포함되는 복수의 유전체층(150)의 각각의 두께는 0.4㎛ 이상 3㎛ 이하인 것이 바람직하다.
유전체층(150)은, Ba 또는 Ti를 포함하는 페로브스카이트형(perovskite-type) 화합물로 구성되어 있다. 유전체층(150)을 구성하는 재료로는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 하는 유전체 세라믹스를 이용할 수 있다. 또한, 이들 주성분에 부성분으로서 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, Al 화합물, V 화합물 또는 희토류 화합물 등이 첨가된 재료를 이용해도 된다.
도 3 및 도 4에 나타내는 바와 같이, 복수의 내부전극층(140)은, 제1 외부전극(121)에 접속된 복수의 제1 내부전극층(141)과, 한 쌍의 제2 외부전극(122, 123)의 각각에 접속된 복수의 제2 내부전극층(142)을 포함한다.
복수의 내부전극층(140)의 적층 매수는 10매 이상 1100매 이하인 것이 바람직하다. 복수의 내부전극층(140)의 각각의 두께는 0.3㎛ 이상 1.0㎛ 이하인 것이 바람직하다. 복수의 내부전극층(140)의 각각이 유전체층(150)을 빈틈없이 덮고 있는 피복률은 50% 이상 95% 이하인 것이 바람직하다.
내부전극층(140)을 구성하는 재료로는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 이용할 수 있다. 내부전극층(140)은, 유전체층(150)에 포함되는 유전체 세라믹스와 동일 조성계의 유전체 입자를 포함하고 있어도 된다.
제1 내부전극층(141)과 제2 내부전극층(142)은, 적층체(110)의 적층방향(W)으로 등간격으로 교대로 배치되어 있다. 또한, 제1 내부전극층(141)과 제2 내부전극층(142)은, 유전체층(150)을 사이에 끼우고 서로 대향하도록 배치되어 있다.
후술하는 제1 내부전극층(141)의 대향전극부(141a)(도 5 참조)와 후술하는 제2 내부전극층(142)의 대향전극부(142a)(도 6 참조) 사이에 유전체층(150)이 위치함으로써, 정전 용량이 형성되어 있다. 이로써, 콘덴서의 기능이 생긴다.
또한, 제1 내부전극층(141) 및 제2 내부전극층(142)의 상세에 대해서는 도 4 및 도 5를 이용하여 후술한다.
제1 외부전극(121)은 제2 주면(112)에 마련되어 있다. 구체적으로는, 제1 외부전극(121)은, 제2 주면(112)의 길이방향(L)의 중앙부에서 적층방향(W)으로 연장되어, 제2 주면(112)으로부터 제1 측면(113) 및 제2 측면(114)의 각각의 일부에 걸쳐 마련되어 있다. 또한, 제1 외부전극(121)은, 제2 주면(112)으로부터, 제1 측면(113) 및 제2 측면(114)의 적어도 한쪽의 일부에 걸쳐 마련되어 있어도 된다.
한 쌍의 제2 외부전극(122, 123)은 제2 주면(112)에 마련되어 있다. 한 쌍의 제2 외부전극(122, 123)은, 제1 외부전극(121)이 서로의 사이에 위치하도록, 길이방향(L)에서의 제2 주면(112)의 양단 측에 마련되어 있다.
한 쌍의 제2 외부전극(122, 123) 중 한쪽의 제2 외부전극(122)은, 제2 주면(112)의 길이방향(L)의 한쪽의 단부에서 적층방향(W)으로 연장되어, 제2 주면(112)으로부터 제1 측면(113), 제2 측면(114) 및 제1 단면(115)의 각각의 일부에 걸쳐 마련되어 있다. 또한, 제2 외부전극(122)은, 제2 주면(112)으로부터, 제1 측면(113) 및 제2 측면(114)의 적어도 한쪽의 일부, 그리고 제1 단면(115)의 일부에 걸쳐 마련되어 있으면 된다.
한 쌍의 제2 외부전극(122, 123) 중 다른 쪽의 제2 외부전극(123)은, 제2 주면(112)의 길이방향(L)의 다른 쪽의 단부에서 적층방향(W)으로 연장되어, 제2 주면(112)으로부터 제1 측면(113), 제2 측면(114) 및 제2 단면(116)의 각각의 일부에 걸쳐 마련되어 있다. 또한, 제2 외부전극(123)은, 제2 주면(112)으로부터, 제1 측면(113) 및 제2 측면(114)의 적어도 한쪽의 일부, 그리고 제2 단면(116)의 일부에 걸쳐 마련되어 있으면 된다.
제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)의 각각은, 하지(下地)전극층과, 하지전극층 상에 배치된 도금층을 포함한다. 하지전극층은 베이킹층 및 박막층의 적어도 하나를 포함한다. 하지전극층의 두께는 10㎛ 이상 100㎛ 이하인 것이 바람직하다.
베이킹층은 유리와 금속을 포함한다. 베이킹층을 구성하는 재료로는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 이용할 수 있다. 베이킹층은, 적층된 복수의 층으로 구성되어 있어도 된다. 베이킹층으로는, 적층체(110)에 도전성 페이스트가 도포되어 베이킹된 층, 또는 내부전극층(140)과 동시에 소성된 층이어도 된다.
수지층은 도전성 입자와 열경화성 수지를 포함한다. 수지층이 마련되는 경우는, 베이킹층이 마련되지 않고, 수지층이 적층체(110) 상에 직접 마련되어도 된다. 수지층은, 적층된 복수의 층으로 구성되어 있어도 된다. 수지층의 두께는 10㎛ 이상 150㎛ 이하인 것이 바람직하다.
박막층은 스퍼터법(sputtering method) 또는 증착법 등의 박막 형성법에 의해 형성된다. 박막층은 금속 입자가 퇴적한 1㎛ 이하의 층이다.
도금층을 구성하는 재료로는 Ni, Cu, Ag, Pd, Au로 이루어지는 군으로부터 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되어 있고, 예를 들면 Ag와 Pd의 합금 등을 이용할 수 있다.
도금층은, 적층된 복수의 층으로 구성되어 있어도 된다. 이 경우, 도금층으로는, Ni 도금층 상에 Sn 도금층이 형성된 2층 구조인 것이 바람직하다. Ni 도금층은, 하지전극층이 세라믹 전자부품을 실장할 때의 솔더(solder)에 의해 침식되는 것을 방지하는 기능을 가진다. Sn 도금층은, 세라믹 전자부품을 실장할 때의 솔더와의 젖음성을 향상시켜, 세라믹 전자부품의 실장을 용이하게 하는 기능을 가진다. 도금층의 1층당 두께는 1.0㎛ 이상 10.0㎛ 이하인 것이 바람직하다.
한 쌍의 절연 피복부(131, 132)는, 제2 주면(112) 상에서, 한 쌍의 제2 외부전극(122, 123)의 각각과 제1 외부전극(121) 사이의 틈을 충전한다.
한 쌍의 절연 피복부(131, 132) 중 한쪽의 절연 피복부(131)는, 제2 외부전극(122)과 제1 외부전극(121) 사이의 틈을 충전한다. 절연 피복부(131)는, 적층방향(W)으로 연장되어, 제2 주면(112)으로부터 제1 측면(113) 및 제2 측면(114)의 각각의 일부에 걸쳐 마련되어 있다. 또한, 절연 피복부(131)는, 제2 주면(112)으로부터, 제1 측면(113) 및 제2 측면(114)의 적어도 한쪽의 일부에 걸쳐 마련되어 있어도 된다. 이 경우에는, 절연 피복부(131)는, 한 쌍의 제2 외부전극(122, 123)의 각각이 마련되어 있는 쪽의 제1 측면(113) 또는 제2 측면(114)에 마련되어 있다.
한 쌍의 절연 피복부(131, 132) 중 다른 쪽의 절연 피복부(132)는, 제2 외부전극(123)과 제1 외부전극(121) 사이의 틈을 충전한다. 절연 피복부(132)는, 적층방향(W)으로 연장되어, 제2 주면(112)으로부터 제1 측면(113), 및 제2 측면(114)의 각각의 일부에 걸쳐 마련되어 있다. 또한, 절연 피복부(132)는, 제2 주면(112)으로부터, 제1 측면(113) 및 제2 측면(114)의 적어도 한쪽의 일부에 걸쳐 마련되어 있어도 된다. 이 경우에는, 절연 피복부(132)는, 한 쌍의 제2 외부전극(122, 123)의 각각이 마련되어 있는 쪽의 제1 측면(113) 또는 제2 측면(114)에 마련되어 있다.
절연 피복부(131, 132)의 두께는 10㎛ 이상 150㎛ 이하인 것이 바람직하다. 절연 피복부(131, 132)를 구성하는 재료로는 유전체 세라믹스, 수지 또는 유리를 이용할 수 있다. 절연 피복부(131, 132)를 구성하는 재료로서 유전체 세라믹스를 이용하는 경우는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 할 수 있다. 또한, 이들 주성분에 부성분으로서 Mn 화합물, Mg 화합물, Si 화합물, Fe 화합물, Cr 화합물, Co 화합물, Ni 화합물, Al 화합물, V 화합물 또는 희토류 화합물 등이 첨가되어 있어도 된다.
절연 피복부(131, 132)는, 적층체(110)에 세라믹 유전체 슬러리가 도포되어 소성됨으로써 마련되어도 되고, 후술하는 적층 칩과 동시에 소성되어 마련되어도 된다.
절연 피복부(131, 132)를 구성하는 재료로서 수지를 이용하는 경우는, 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 수지가 이용된다. 이 경우, 절연 피복부(131, 132)는, 적층체(110)에 수지 페이스트가 도포되어 열경화시켜짐으로써 마련된다.
절연 피복부(131, 132)를 구성하는 재료로서 유리를 이용하는 경우는 Ba 또는 Sr을 포함하는 유리가 이용된다. 이 경우, 절연 피복부(131, 132)는, 적층체(110)에 유리 페이스트가 도포되어 베이킹됨으로써 마련된다.
도 5에 나타내는 바와 같이, 제1 내부전극층(141)은, 제2 내부전극층(142)에 대향하고 있는 대향전극부(141a)와, 대향전극부(141a)로부터 적층체(110)의 제2 주면(112) 측으로 인출되어 있는 인출전극부(141b)로 구성되어 있다. 제1 내부전극층(141)의 인출전극부(141b)는, 길이방향(L)에서의 제2 주면(112)의 중앙부에 인출되어 있다. 인출전극부(141b)는 제1 외부전극(121)에 접속되어 있다.
상기 인출전극부(141b)의 단부 중 제1 단면(115) 측은, 제2 외부전극(122)에 접촉하지 않도록, 제2 주면(112) 상에서 제1 외부전극(121)이 형성되어 있는 영역으로부터 제1 단면(115) 측으로 밀려나와 있다. 제1 외부전극(121)으로부터 밀려나오는 부분의 인출전극부(141b)의 단부는 절연 피복부(131)에 의해 덮인다. 이로써, 인출전극부(141b)가 외부에 노출되는 것을 방지할 수 있다. 또한, 제1 단면(115) 측에 위치하는 인출전극부(141b)의 단부는, 제1 외부전극(121)으로 덮여 있어도 된다. 상기 인출전극부(141b) 중 제2 단면(116) 측은, 제2 주면(112) 상에서 제1 외부전극(121)이 형성되어 있는 영역의 내부에 담겨 있다.
도 6에 나타내는 바와 같이, 제2 내부전극층(142)은, 제1 내부전극층(141)의 대향전극부(141a)에 대향하는 대향전극부(142a)와, 대향전극부(142a)로부터 적층체(110)의 제2 주면(112)으로 인출된 제1 인출전극부(142b) 및 제2 인출전극부(142c)를 가진다.
제1 인출전극부(142b)는 제2 외부전극(122)에 접속되어 있다. 제2 주면(112) 측의 제1 인출전극부(142b)의 단부(142b1) 중 제2 단면(116) 측은, 제1 외부전극(121)에 접촉하지 않도록, 제2 주면(112) 상에서 제2 외부전극(122)이 형성되어 있는 영역으로부터 제2 단면(116) 측으로 밀려나와 있다.
제2 외부전극(122)으로부터 밀려나오는 부분의 제1 인출전극부(142b)의 단부는 절연 피복부(131)에 의해 덮여 있다. 이로써, 제1 인출전극부(142b)가 외부에 노출되는 것을 방지할 수 있다.
제2 인출전극부(142c)는 제2 외부전극(123)에 접속되어 있다. 제2 주면(112) 측의 제2 인출전극부(142c)의 단부(142c1) 중 제1 단면(115) 측은, 제1 외부전극(121)에 접촉하지 않도록, 제2 주면(112) 상에서 제2 외부전극(123)이 형성되어 있는 영역으로부터 제1 단면(115) 측으로 밀려나와 있다.
제2 외부전극(123)으로부터 밀려나오는 부분의 제2 인출전극부(142c)의 단부는 절연 피복부(132)에 의해 덮여 있다. 이로써, 제2 인출전극부(142c)가 외부에 노출되는 것을 방지할 수 있다.
도 5 및 도 6에 나타내는 바와 같이, 한 쌍의 절연 피복부(131, 132)는, 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)의 각각의 일부와 길이방향(L)에서 겹쳐 있는 부분을 포함한다. 한 쌍의 절연 피복부(131, 132)의 겹쳐 있는 부분은, 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)의 각각의 일부를 덮고 있다.
구체적으로는 절연 피복부(131)의 제1 단면(115) 측의 단부는, 제2 외부전극(122)의 제2 단면(116) 측의 단부를 덮고 있고, 절연 피복부(131)의 제2 단면(116) 측의 단부는, 제1 외부전극(121)의 제1 단면(115) 측의 단부를 덮고 있다.
절연 피복부(132)의 제1 단면(115) 측의 단부는, 제1 외부전극(121)의 제2 단면(116) 측의 단부를 덮고 있고, 절연 피복부(132)의 제2 단면(116) 측의 단부는, 제2 외부전극(123)의 제1 단면(115) 측의 단부를 덮고 있다.
상기와 같이, 한 쌍의 절연 피복부(131, 132)의 겹쳐 있는 부분이 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)의 각각의 일부를 덮고 있음으로써, 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)이 적층체(110)로부터 박리되는 것을 방지할 수 있다.
또한, 제2 주면(112) 상의 한 쌍의 절연 피복부(131, 132)의 최대 두께는, 제2 주면(112) 상의 제1 외부전극(121)의 최대 두께, 제2 외부전극(122)의 최대 두께, 및 제2 외부전극(123)의 최대 두께보다도 크다.
또한, 제1 외부전극(121)의 최대 두께, 한 쌍의 제2 외부전극(122, 123)의 최대 두께, 및 한 쌍의 절연 피복부(131, 132)의 최대 두께의 각각은, 이하와 같이 측정된다. 우선, 적층 세라믹 콘덴서(100)를 적층방향(W)의 중앙 위치까지 연마하여, 적층방향(W)에 직교하는 절단면을 노출시킨다. 노출시킨 절단면을 마이크로스코프 및 주사형(走査型) 현미경 등으로 관찰하여 측정한다. 적어도 5개의 전자부품으로, 상기 각종의 최대 두께를 각각 측정하여, 각각의 평균값을 제1 외부전극(121)의 최대 두께, 한 쌍의 제2 외부전극(122, 123)의 최대 두께, 및 한 쌍의 절연 피복부(131, 132)의 최대 두께로서 산출한다.
또한, 후술하는 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)(도 6 참조), 및 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)(도 6 참조)도 상술과 마찬가지로 측정한다. 구체적으로는 적층 세라믹 콘덴서(100)를 적층방향(W)의 중앙 위치까지 연마하여, 적층방향(W)에 직교하는 절단면을 노출시킨다. 노출시킨 절단면을 마이크로스코프 및 주사형 현미경 등으로 관찰하여 측정한다. 적어도 5개의 전자부품으로, 상기 L1 및 L2를 각각 측정하여, 각각의 평균값을 L1, L2로서 산출한다.
도 6에 나타내는 바와 같이, 제2 주면(112)에 인출된 제1 인출전극부(142b)의 단부(142b1)에서의 길이방향(L)을 따른 길이(L11)가, 제2 주면(112)에 인출된 제2 인출전극부(142c)의 단부(142c1)에서의 길이방향을 따른 길이(L12)와 동일하고, 제2 주면(112) 상에서, 한쪽의 제2 외부전극(122)의 길이방향을 따른 길이가, 다른 쪽의 제2 외부전극(123)의 길이방향을 따른 길이보다도 길게 되어 있다.
이로써, 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)는, 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)보다도 길게 되어 있다. 즉, L1/L2＞1.0의 관계로 되어 있다.
L1/L2＞1.0의 관계를 충족함으로써, 제1 접촉부(S1)에서의 제1 인출전극부(142b)와 제2 외부전극(122)의 접촉 면적이, 제2 접촉부(S2)에서의 제2 인출전극부(142c)와 제2 외부전극(123)의 접촉 면적보다도 커진다. 이로써, 제1 인출전극부(142b)를 통해 제2 외부전극(122)에 전류가 흐르는 경우의 전기 저항이, 제2 인출전극부(142c)를 통해 제2 외부전극(123)에 전류가 흐르는 경우의 전기 저항보다도 작아진다.
이와 같이, 한쪽의 제2 외부전극(122) 측과 다른 쪽의 제2 외부전극(123) 측에서, 전기 저항을 다르게 함으로써, 적층 세라믹 콘덴서(100)와, IC 등의 집적 회로를 배선 기판에 실장한 실장 구조에서, 후술하는 바와 같이, 전원(250)으로부터 그라운드로 흐르는 전류가, 반공진 주파수 부근의 주파수에서는, 저(低)저항 측인 제2 외부전극(122) 측보다도 고(高)저항 측인 제2 외부전극(123) 측을 주로 통과하여, 제1 외부전극(121)으로부터 꺼내진다. 이로써, 반공진 주파수 부근의 주파수에서 전원 임피던스를 저하시킬 수 있다.
또한, 상기 L1과 상기 L2는, L1/L2≥1.2의 관계를 충족하는 것이 바람직하고, L1/L2≥1.4의 관계를 충족하는 것이 보다 바람직하며, L1/L2≥1.6의 관계를 충족하는 것이 더 바람직하다.
L1/L2을 크게 해 감으로써, 제2 인출전극부(142c)를 통해 제2 외부전극(123)에 전류가 흐르는 경우의 전기 저항이, 제1 인출전극부(142b)를 통해 제2 외부전극(122)에 전류가 흐르는 경우의 전기 저항에 대하여, 보다 커진다.
이로써, 제2 외부전극(122) 측과 제2 외부전극(123) 측에서 저항이 동일한 경우와 비교하여, 반공진 주파수에서의 전원 임피던스를 더 저감시킬 수 있다.
도 7은 실시형태 1에 따른 적층 세라믹 콘덴서가 탑재된 전자부품의 실장 구조를 나타내는 도면이다. 도 7에 나타내는 바와 같이, 실장 구조(200)는 다층 배선 기판(202), IC(203), 및 적층 세라믹 콘덴서(100)를 포함한다.
다층 배선 기판(202)은, 절연층(220), 전원 플레인(221), 절연층(222), 그라운드 플레인(223), 및 절연층(224)이 적층된 적층 구조를 가진다. 다층 배선 기판(202)은, 절연층(222)을 서로의 사이에 끼우도록 마련된 전원 플레인(221) 및 그라운드 플레인(223)을 내층으로서 포함하고 있다.
절연층(220, 222, 224)의 각각은, 예를 들면 절연성 수지나 세라믹스 등으로 형성된 직사각형의 박판이다. 전원 플레인(221)은 동박 등으로 이루어지는 도전성 패턴에 의해 구성되어 있다. 그라운드 플레인(223)은, 예를 들면 동박 등으로 이루어지는 도전성 패턴에 의해 구성되어 있다. 전원 플레인(221)과 그라운드 플레인 사이에는 커패시턴스(capacitance)가 형성되어 있다.
다층 배선 기판(202)의 한쪽의 면(202a)에는, 예를 들면 동박 등으로 이루어지는 프린트 배선이 형성되어 있고, IC(203) 등의 집적 회로가 실장되어 있다. IC(203)는, 예를 들면 BGA(Ball Grid Array) 패키지의 IC이고, 볼(ball) 형상 전극(범프(bump))을 이용한 페이스다운(face-down) 실장에 의해, 다층 배선 기판(202)의 한쪽의 면(202a)에 실장된다.
IC(203)의 전원 단자(203a)는, 절연층(220)을 두께방향으로 관통하도록 제1 비아(225)를 통해 전원 플레인(221)과 접속되어 있다. IC(203)의 그라운드 단자(203b)는, 절연층(220) 및 절연층(222)을 두께방향으로 관통하는 제2 비아(226)를 통해 그라운드 플레인(223)과 접속되어 있다. IC의 내부에는 커패시턴스가 형성되어 있다.
다층 배선 기판(202)의 다른 쪽의 면(202b)에는, 예를 들면 동박 등으로 이루어지는 프린트 배선이 형성되어 있고, 적층 세라믹 콘덴서(100)가 솔더링(soldering) 등에 의해 실장되어 있다.
적층 세라믹 콘덴서(100)의 제1 외부전극(121)은, 절연층(224)을 두께방향으로 관통하는 제5 비아(229)를 통해 그라운드 플레인(223)과 접속되어 있다.
적층 세라믹 콘덴서(100)의 제2 외부전극(122)은, 절연층(224) 및 절연층(222)을 관통하는 제3 비아(227)를 통해 전원 플레인(221)과 접속되어 있다. 적층 세라믹 콘덴서(100)의 제2 외부전극(123)은, 절연층(224) 및 절연층(222)을 관통하는 제4 비아(228)를 통해 전원 플레인(221)과 접속되어 있다.
도 8은 도 7에 나타내는 전자부품의 실장 구조의 등가 회로를 나타내는 도면이다. 또한, 제3 비아(227), 제4 비아(228)의 인덕턴스는, 반공진에는 영향을 주지 않기 때문에 도 8에서는 생략하고 있다.
도 8에 나타내는 바와 같이, 실장 구조(200)의 등가 회로에서는, 적층 세라믹 콘덴서(100) 내에 커패시턴스(C2)가 형성되어 있다. 해당 커패시턴스(C2)는, 예를 들면 20㎋ 정도이다.
커패시턴스(C2)와 제2 외부전극(122) 사이에 저항(R22)과 인덕턴스(L22)의 직렬 회로가 접속되어 있다. 또한, 커패시턴스(C2)와 제2 외부전극(123) 사이에 저항(R23)과 인덕턴스(L23)의 직렬 회로가 접속되어 있다. 적층 세라믹 콘덴서(100)의 커패시턴스(C2)와, 그라운드 전극(GND2) 사이에는, 저항(R21)과 인덕턴스(L21)의 직렬 회로가 접속되어 있다.
제2 외부전극(122) 및 제2 외부전극(123)은, 전원(250)에 접속된 전원 플레인(221)에 접속되어 있다. 전원 플레인(221) 및 그라운드 플레인(223)에 접속되는 IC(203)는 내부에 커패시턴스(C1)가 형성되어 있다. 커패시턴스(C1)는, 예를 들면 30㎋부터 100㎋ 정도이다.
상술과 같이, 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)를 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)보다도 크게 함으로써, 저항(R22)이 저항(R21)보다도 작아진다.
이와 같이, 제2 외부전극(122) 측과 제2 외부전극(123) 측에서 저항(R22, R23)이 다름으로써, 전원(250)으로부터 그라운드로 흐르는 전류는, 반공진 주파수 부근 이외의 주파수(공진 주파수를 포함함)에서는 저저항 측인 제2 외부전극(122) 측을 통과하고, 제1 외부전극(121)으로부터 꺼내져 그라운드 플레인(223)으로 흐른다.
한편, 전원(250)으로부터 그라운드로 흐르는 전류는, 반공진 주파수 부근의 주파수에서는, 고저항 측인 제2 외부전극(123) 측을 통과하고, 제1 외부전극(121)으로부터 꺼내져 그라운드 플레인(223)으로 흐른다.
이로써, 제2 외부전극(122) 측과 제2 외부전극(123) 측에서 저항이 동일한 경우와 비교하여, 반공진 주파수에서의 전원 임피던스를 저감시킬 수 있다.
도 9는 도 7에 나타내는 전자부품의 실장 구조의 전원 임피던스 특성을 나타내는 도면이다. 도 9에서는, 실시예 1에서의 전원 임피던스 특성을 실선으로 나타내고, 비교예 1에서의 전원 임피던스를 파선으로 나타내고 있다.
실시예 1로서는, 실시형태 1에 따른 적층 세라믹 콘덴서(100)를 이용하여 실장 구조를 구성했다. 실시예 1에서는, 도 8의 등가 회로로 나타내는 인덕턴스(L21, L22, L23)를 100pH 정도로 했다. 커패시턴스(C1)를 30㎋로 하고, 커패시턴스(C2)를 20㎋로 했다. 저항(R21)을 4mΩ으로 했다. 이하, 저항(R21~23)은 반공진의 임피던스로부터, 간이적인 등가 회로에 적용시켜 역산(逆算)한 추정값이다.
또한, 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)는, 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)의 관계를, L1/L2＞1.0으로 하고, 보다 상세하게는 L1/L2=9로 했다. 이 경우에서는 저항(R22)이 2.22mΩ이 되고, 저항(R23)이 20mΩ이 되었다.
비교예 1로서는, 실시형태 1과 비교하여, 상기 길이(L1)와 길이(L2)의 관계가 다른 적층 세라믹 콘덴서를 이용하여 실장 구조를 구성했다. 그 밖의 구성은 실시예 1과 거의 동일하다. 비교예 1에서는, 길이(L1)와 길이(L2)가 동일하고, L1/L2=1의 관계를 충족하는 것을 이용했다.
도 9에 나타내는 바와 같이, 실시예 1에서는 반공진 주파수에서의 전원 임피던스가 비교예 1과 비교하여 대략 3할 정도 저감되어 있었다. 이와 같이, L1과 L2의 관계를 L1/L2＞1.0으로 함으로써, 반공진 주파수에서의 전원 임피던스를 저감할 수 있는 것이 확인되었다.
(적층 세라믹 콘덴서의 제조 방법)
이하, 본 발명의 실시형태 1에 따른 적층 세라믹 콘덴서(100)의 제조 방법에 대해 도면을 참조하여 설명한다. 도 10은 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 10에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 적층 세라믹 콘덴서(100)를 제조할 때에, 우선 세라믹 유전체 슬러리가 조제된다(공정(S1)). 구체적으로는 세라믹 유전체 분말, 첨가 분말, 바인더 수지 및 용해액 등이 분산 혼합되고, 이로써 세라믹 유전체 슬러리가 조제된다. 세라믹 유전체 슬러리는 용제계 또는 수계(水系)의 어느 것이어도 된다. 세라믹 유전체 슬러리를 수계 도료로 하는 경우, 수용성 바인더 및 분산제 등과, 물에 용해시킨 유전체 원료를, 혼합함으로써 세라믹 유전체 슬러리를 조제한다.
다음으로, 세라믹 유전체 시트가 형성된다(공정(S2)). 구체적으로는 세라믹 유전체 슬러리가 캐리어 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 성형되어 건조됨으로써, 세라믹 유전체 시트가 형성된다. 세라믹 유전체 시트의 두께는, 적층 세라믹 콘덴서(100)의 소형화 및 고용량화의 관점에서 3㎛ 이하인 것이 바람직하다.
다음으로, 머더 시트가 형성된다(공정(S3)). 구체적으로는 세라믹 유전체 시트에 도전성 페이스트가 소정 패턴을 가지도록 도포됨으로써, 세라믹 유전체 시트 상에 소정의 내부전극 패턴이 마련된 머더 시트가 형성된다. 도전성 페이스트의 도포 방법으로는 스크린 인쇄법, 잉크젯법 또는 그라비어 인쇄법 등을 이용할 수 있다. 내부전극 패턴의 두께는, 적층 세라믹 콘덴서(100)의 소형화 및 고용량화의 관점에서 1.5㎛ 이하인 것이 바람직하다. 또한, 머더 시트로는, 내부전극 패턴을 가지는 머더 시트 외에, 상기 공정(S3)을 거치지 않는 세라믹 유전체 시트도 준비된다.
다음으로, 복수의 머더 시트가 적층된다(공정(S4)). 구체적으로는 내부전극 패턴이 형성되어 있지 않고, 세라믹 유전체 시트로만 이루어지는 머더 시트가 소정 매수 적층된다. 그 위에, 내부전극 패턴이 마련된 머더 시트가 소정 매수 적층된다. 또한 그 위에, 내부전극 패턴이 형성되어 있지 않고, 세라믹 유전체 시트로만 이루어지는 머더 시트가 소정 매수 적층된다. 이로써, 머더 시트 군이 구성된다.
다음으로, 머더 시트 군이 압착됨으로써 적층 블록이 형성된다(공정(S5)). 구체적으로는 정수압 프레스 또는 강체 프레스에 의해 머더 시트 군이 적층방향으로 가압되어 압착됨으로써, 적층 블록이 형성된다.
다음으로, 적층 블록이 분단되어 적층 칩이 형성된다(공정(S6)). 구체적으로는 푸쉬 커팅, 다이싱 또는 레이저 커팅에 의해 적층 블록이 매트릭스 형상으로 분단되어, 복수의 적층 칩으로 개편화(個片化)된다.
다음으로, 적층 칩의 배럴 연마가 실시된다(공정(S7)). 구체적으로는 적층 칩이, 배럴이라고 불리는 작은 상자 내에 유전체 재료보다 경도가 높은 미디어 볼(media ball)과 함께 봉입되고, 해당 배럴을 회전시킴으로써, 적층 칩의 연마가 실시된다. 이로써, 적층 칩의 모서리부 및 능선부가 둥그스름하게 된다.
다음으로, 적층 칩의 소성이 실시된다(공정(S8)). 구체적으로는 적층 칩이 가열되고, 이로써 적층 칩에 포함되는 유전체 재료 및 도전성 재료가 소성된다. 이로써, 복수의 유전체층(150) 및 복수의 내부전극층(140)을 포함하는 적층체(110)가 형성된다. 소성 온도는, 유전체 재료 및 도전성 재료에 따라 적절히 설정되어, 900℃ 이상 1300℃ 이하인 것이 바람직하다.
다음으로, 적층체(110)의 표면에 도전성 페이스트가 도포된다. 본 실시형태에서는, 롤러 전사법에 의해 적층체(110)의 표면에 도전성 페이스트가 도포된다. 단, 도전성 페이스트의 도포 방법은 롤러 전사법에 한정되지 않고, 스프레이 도포법 또는 딥법(dip method) 등이어도 된다.
도 11은 실시형태 1에 따른 적층 세라믹 콘덴서의 적층체에 도전성 페이스트를 도포하는 도포 장치의 구성을 나타내는 단면도이다. 도 12는 도 11에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼가 접촉하고 있는 상태를 나타내는 단면도이다.
도 11, 12에 나타내는 바와 같이, 도포 장치(1)는, 서로 간격을 두고 위치하는 제1 도포 기구(1a)와 제2 도포 기구(1b)를 포함하고 있다. 제1 도포 기구(1a)는, 도전성 페이스트(10)를 비축하는 제1 용기(2a)와, 제1 용기(2a) 내에 일부가 위치하는 제1 공급 롤러(3a)와, 제1 공급 롤러(3a)의 외주면(外周面)과 구름 접촉하는 제1 전사 롤러(4a)와, 제1 전사 롤러(4a)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(5a)를 포함하고 있다.
마찬가지로, 제2 도포 기구(1b)는, 제2 용기(2b)와, 제2 용기(2b) 내에 일부가 위치하는 제2 공급 롤러(3b)와, 제2 공급 롤러(3b)의 외주면과 구름 접촉하는 제2 전사 롤러(4b)와, 제2 전사 롤러(4b)의 외주면과 미끄럼 접촉하는 제2 스크레이퍼(5b)를 포함하고 있다. 제2 용기(2b) 내에는 도전성 페이스트(10)는 충전되어 있지 않다.
제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각은, 원기둥 형상의 몸통부와, 몸통부의 외주를 덮는 탄성체부를 포함하고 있다. 몸통부는 철로 구성되어 있지만, 몸통부의 재료는 철에 한정되지 않고, 다른 금속, 또는 CFRP(Carbon Fiber Reinforced Plastics) 등의 복합 재료 등이어도 된다. 탄성체부는 실리콘 고무로 구성되어 있지만, 탄성체부의 재료는 실리콘 고무에 한정되지 않고, 적당한 변형 저항을 가지는 다른 고무여도 된다.
제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각은, 회전축(ax)을 중심으로 하여 회전한다. 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의 외주면에는, 환상(環狀)으로 연속된, 제1 홈부(groove)(h1) 및 한 쌍의 제2 홈부(h2, h3)가 마련되어 있다.
제1 홈부(h1)는, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의 외주면에서, 회전축(ax)방향의 중앙부에 마련되어 있다. 한 쌍의 제2 홈부(h2, h3)는, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의 외주면에서, 회전축(ax)방향의 양 단부에 마련되어 있다.
제1 홈부(h1)의 폭은 한 쌍의 제2 홈부(h2, h3)의 각각의 폭보다 넓다. 한쪽의 제2 홈부(h2)의 폭은 다른 쪽의 제2 홈부(h3)의 폭보다 넓다. 제1 홈부(h1) 및 한 쌍의 제2 홈부(h2, h3)의 각각의 내측 영역의 절단면 형상은 직사각형상이지만, 직사각형상에 한정되지 않고, 반원상 또는 반타원상 등이어도 된다.
이하, 적층 세라믹 콘덴서(100)의 적층체(110)에 도전성 페이스트(10)를 도포할 때의 도포 장치(1)의 동작에 대해 설명한다. 우선, 제1 공급 롤러(3a) 및 제2 공급 롤러(3b)의 각각을 화살표(8)로 나타내는 바와 같이 서로 반대방향으로 회전시킨다. 이로써, 제1 공급 롤러(3a)의 외주면에, 제1 용기(2a) 내의 도전성 페이스트(10)가 부착된다.
또한, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각은, 화살표(9)로 나타내는 바와 같이 서로 반대방향으로 회전한다. 제1 전사 롤러(4a)는 제1 공급 롤러(3a)와 구름 접촉한다. 제2 전사 롤러(4b)는 제2 공급 롤러(3b)와 구름 접촉한다. 이로써, 제1 공급 롤러(3a)의 외주면에 부착되어 있던 도전성 페이스트(10)가, 제1 전사 롤러(4a)의 외표면으로 전위(轉位)된다.
도 12에 나타내는 바와 같이, 제1 전사 롤러(4a)의 외표면으로 전위된 도전성 페이스트(10)는, 제1 전사 롤러(4a)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(5a)에 의해, 제1 홈부(h1) 및 한 쌍의 제2 홈부(h2, h3)의 내측에 충전됨과 함께 잉여분이 긁어내진다.
다음으로, 제1 전사 롤러(4a)와 제2 전사 롤러(4b) 사이를, 제1 단면(115) 및 제2 단면(116)의 각각에 캐리어 테이프(6)가 붙여져 지지되어 있는 복수의 적층체(110)가, 순차적으로, 제1 전사 롤러(4a)와 제2 전사 롤러(4b)에 끼워지면서 화살표(7)로 나타내는 반송방향으로 통과한다. 이때, 적층체(110)의 길이방향(L)과 회전축(ax)방향이 평행하게 되어 있고, 적층체(110)의 적층방향(W)과 적층체(110)의 반송방향이 평행하게 되어 있다. 적층체(110)의 반송 속도와, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의 외주의 회전 속도는, 대략 동등하다.
도 13은 도 11에 나타내는 도포 장치의 제1 전사 롤러와 적층체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 13에 나타내는 바와 같이, 제1 전사 롤러(4a)의 제1 홈부(h1)의 내측에 충전되어 있던 도전성 페이스트(10)의 일부가, 적층체(110)의 제2 주면(112)으로부터 제1 측면(113) 및 제2 측면(114)의 각각의 일부에 걸쳐 전사되어, 제1 외부전극 패턴(121a)이 형성된다. 제1 전사 롤러(4a)의 한 쌍의 제2 홈부(h2, h3)의 내측에 충전되어 있던 도전성 페이스트(10)의 일부가, 적층체(110)의 제2 주면(112)으로부터 제1 측면(113), 제2 측면(114), 제1 단면(115) 및 제2 단면(116)의 각각의 일부에 걸쳐 전사되어, 한 쌍의 제2 외부전극 패턴(122a, 123a)이 형성된다.
제1 홈부(h1)의 폭이, 한 쌍의 제2 홈부(h2, h3)의 각각의 폭보다 넓기 때문에, 제2 주면(112) 상의 제1 외부전극 패턴(121a)의 최대 두께가, 제2 주면(112) 상의 한 쌍의 제2 외부전극 패턴(122a, 123a)의 최대 두께보다 두꺼워진다.
한 쌍의 제2 홈부(h2, h3) 중 한쪽의 제2 홈부(h2)의 폭은, 한 쌍의 제2 홈부(h2, h3) 중 다른 쪽의 제2 홈부(h3)의 폭보다도 넓기 때문에, 길이방향(L)에서의 제2 외부전극 패턴(122a)의 길이는, 제2 외부전극 패턴(123a)보다도 길어진다.
한 쌍의 제2 홈부(h2)의 내측에 충전되어 있던 도전성 페이스트(10)의 일부는, 제1 홈부(h1)의 내측에 충전되어 있던 도전성 페이스트(10)의 일부와는 달리, 제2 주면(112)으로부터 제1 단면(115) 및 제2 단면(116)에도 돌아 들어가기 때문에, 적층방향(W)으로부터 보아, 한 쌍의 제2 외부전극 패턴(122a)에서 가장 제1 주면(111) 근처에 위치하는 단부는, 제1 외부전극 패턴(121a)에서 가장 제1 주면(111) 근처에 위치하는 단부보다, 제1 주면(111)으로부터 먼 위치에 위치하고 있다.
다음으로, 적층체(110)에 형성된 제1 외부전극 패턴(121a) 및 한 쌍의 제2 외부전극 패턴(122a, 123a)이 베이킹된다. 이로써, 하지전극층이 되는 베이킹층이 형성된다(공정(S9)). 베이킹 온도는, 예를 들면 840℃이다.
다음으로, 적층체(110)의 표면에 세라믹 유전체 슬러리가 도포된다. 실시형태 1에서는, 롤러 전사법에 의해 적층체(110)의 표면에 세라믹 유전체 슬러리가 도포된다. 단, 세라믹 유전체 슬러리의 도포 방법은 롤러 전사법에 한정되지 않고, 스프레이 도포법 또는 딥법 등이어도 된다.
도 14는 실시형태 1에 따른 적층 세라믹 콘덴서의 적층체에 세라믹 유전체 슬러리를 도포하는 도포 장치의 구성을 나타내는 단면도이다. 도 15는 도 14에 나타내는 도포 장치의 제1 전사 롤러와 제1 스크레이퍼가 접촉하고 있는 상태를 나타내는 단면도이다.
도 14, 15에 나타내는 바와 같이, 도포 장치(1)는, 서로 간격을 두고 위치하는 제1 도포 기구(1a)와 제2 도포 기구(1b)를 포함하고 있다. 제1 도포 기구(1a)는, 세라믹 유전체 슬러리(20)를 비축하는 제1 용기(2a)와, 제1 용기(2a) 내에 일부가 위치하는 제1 공급 롤러(3a)와, 제1 공급 롤러(3a)의 외주면과 구름 접촉하는 제1 전사 롤러(4c)와, 제1 전사 롤러(4c)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(5a)를 포함하고 있다.
마찬가지로, 제2 도포 기구(1b)는, 제2 용기(2b)와, 제2 용기(2b) 내에 일부가 위치하는 제2 공급 롤러(3b)와, 제2 공급 롤러(3b)의 외주면과 구름 접촉하는 제2 전사 롤러(4d)와, 제2 전사 롤러(4d)의 외주면과 미끄럼 접촉하는 제2 스크레이퍼(5b)를 포함하고 있다. 제2 용기(2b) 내에는 세라믹 유전체 슬러리(20)는 충전되어 있지 않다.
제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각은, 원기둥 형상의 몸통부와, 몸통부의 외주를 덮는 탄성체부를 포함하고 있다. 몸통부는 철로 구성되어 있지만, 몸통부의 재료는 철에 한정되지 않고, 다른 금속, 또는 CFRP(Carbon Fiber Reinforced Plastics) 등의 복합 재료 등이어도 된다. 탄성체부는 실리콘 고무로 구성되어 있지만, 탄성체부의 재료는 실리콘 고무에 한정되지 않고, 적당한 변형 저항을 가지는 다른 고무여도 된다.
제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각은, 회전축(ax)을 중심으로 하여 회전한다. 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각의 외주면에는, 환상으로 연속된, 한 쌍의 제3 홈부(h4, h5)가 마련되어 있다. 한 쌍의 제3 홈부(h4, h5)는, 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각의 외표면에서, 회전축(ax)방향으로 서로 간격을 두고 마련되어 있다. 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각의 한 쌍의 제3 홈부(h4, h5)는, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의, 한 쌍의 제2 홈부(h2, h3)의 각각과 제1 홈부(h1) 사이의 위치에 대응하는 위치에 마련되어 있다.
한 쌍의 제3 홈부(h4, h5) 중 한쪽의 제3 홈부(h4)는, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의, 제2 홈부(h2)와 제1 홈부(h1) 사이의 위치에 대응하는 위치에 마련되어 있다. 한 쌍의 제3 홈부(h4, h5)의 다른 쪽의 제3 홈부(h5)는, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의, 제2 홈부(h3)와 제1 홈부(h1) 사이의 위치에 대응하는 위치에 마련되어 있다. 제3 홈부(h4)는, 제3 홈부(h5)보다도 회전축(ax)에 직교하는 중심선(CL1) 근처에 위치하고 있다.
한 쌍의 제3 홈부(h4, h5)의 각각의 폭은 제1 홈부(h1)의 폭보다 넓다. 한 쌍의 제3 홈부(h4, h5)의 각각의 내측 영역의 절단면 형상은 직사각형상이지만, 직사각형상에 한정되지 않고, 반원상 또는 반타원상 등이어도 된다.
이하, 적층 세라믹 콘덴서(100)의 적층체(110)에 세라믹 유전체 슬러리(20)를 도포할 때의 도포 장치(1)의 동작에 대해 설명한다. 우선, 제1 공급 롤러(3a) 및 제2 공급 롤러(3b)의 각각을 화살표(8)로 나타내는 바와 같이 서로 반대방향으로 회전시킨다. 이로써, 제1 공급 롤러(3a)의 외주면에, 제1 용기(2a) 내의 세라믹 유전체 슬러리(20)가 부착된다.
또한, 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각은, 화살표(9)로 나타내는 바와 같이 서로 반대방향으로 회전한다. 제1 전사 롤러(4c)는, 제1 공급 롤러(3a)와 구름 접촉한다. 제2 전사 롤러(4d)는, 제2 공급 롤러(3b)와 구름 접촉한다. 이로써, 제1 공급 롤러(3a)의 외주면에 부착되어 있던 세라믹 유전체 슬러리(20)가, 제1 전사 롤러(4c)의 외표면으로 전위된다.
도 15에 나타내는 바와 같이, 제1 전사 롤러(4c)의 외표면으로 전위된 세라믹 유전체 슬러리(20)는, 제1 전사 롤러(4c)의 외주면과 미끄럼 접촉하는 제1 스크레이퍼(5a)에 의해, 한 쌍의 제3 홈부(h4, h5)의 내측에 충전됨과 함께 잉여분이 긁어내진다.
다음으로, 제1 전사 롤러(4c)와 제2 전사 롤러(4d) 사이를, 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122)이 형성되고, 제1 단면(115) 및 제2 단면(116)의 각각에 캐리어 테이프(6)가 붙여져 지지된 복수의 적층체(110)가, 순차적으로, 제1 전사 롤러(4c)와 제2 전사 롤러(4d)에 끼워지면서 화살표(7)로 나타내는 반송방향으로 통과한다. 이때, 적층체(110)의 길이방향(L)과 회전축(ax)방향이 평행하게 되어 있고, 적층체(110)의 적층방향(W)과 적층체(110)의 반송방향이 평행하게 되어 있다. 적층체(110)의 반송 속도와, 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각의 외주의 회전 속도는, 대략 동등하다.
도 16은 도 14에 나타내는 도포 장치의 제1 전사 롤러와 적층체가 접촉하고 있는 상태를 나타내는 단면도이다.
도 14, 16에 나타내는 바와 같이, 제1 전사 롤러(4c)의 한 쌍의 제3 홈부(h4, h5)의 내측에 충전되어 있던 세라믹 유전체 슬러리(20)의 일부가, 적층체(110)의 제2 주면(112)으로부터 제1 측면(113) 및 제2 측면(114)의 각각의 일부에 걸쳐 전사되어, 한 쌍의 절연 피복 패턴(131a, 132a)이 형성된다.
한 쌍의 제3 홈부(h4, h5)의 각각의 폭이 제1 홈부(h1)의 폭보다 넓기 때문에, 제2 주면(112) 상의 한 쌍의 절연 피복 패턴(131a, 132a)의 최대 두께가, 제2 주면(112) 상의 제1 외부전극 패턴(121a)의 최대 두께보다 두꺼워진다.
제1 전사 롤러(4c)와 제2 전사 롤러(4d)가 적층체(110)를 끼우는 압력이, 제1 전사 롤러(4a)와 제2 전사 롤러(4b)가 적층체(110)를 끼우는 압력보다 높기 때문에, 적층방향(W)으로부터 보아, 한 쌍의 절연 피복 패턴(131a, 132a)에서 가장 제1 주면(111) 근처에 위치하는 단부는, 제1 외부전극 패턴(121a) 및 한 쌍의 제2 외부전극 패턴(122a, 123a)에서 가장 제1 주면(111) 근처에 위치하는 단부보다, 제1 주면(111)에 가까운 위치에 위치하고 있다.
또한, 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)의 각각의 탄성체부를, 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)의 각각의 탄성체부보다 부드러운 재료로 구성해도 된다.
다음으로, 적층체(110)에 형성된 한 쌍의 절연 피복 패턴(131a, 132a)이 베이킹된다. 이로써, 적층체(110)의 외표면 상에 한 쌍의 절연 피복부(131, 132)가 형성된다(공정(S10)). 베이킹 온도는 적층 칩의 소성 온도보다 낮은 온도로 설정된다. 절연 피복부(131, 132)를 구성하는 재료가 유전체 세라믹스인 경우, 베이킹 온도는, 예를 들면 900℃이다. 절연 피복부(131, 132)를 구성하는 재료가 수지인 경우, 베이킹 온도는, 예를 들면 300℃이다. 절연 피복부(131, 132)를 구성하는 재료가 유리인 경우, 베이킹 온도는, 예를 들면 600℃ 이상 750℃ 이하이다.
다음으로, 하지전극층이 형성된 적층체(110)의 도금 처리가 실시된다. 하지전극층에 Ni 도금 및 Sn 도금이 이 순서대로 실시되어, Ni 도금층 및 Sn 도금층이 형성됨으로써, 적층체(110)의 외표면 상에 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)이 형성된다(공정(S11)).
상술한 일련의 공정을 거침으로써, 적층 세라믹 콘덴서(100)를 제조할 수 있다.
이와 같은 제조 방법을 이용하여 제조된 적층 세라믹 콘덴서(100)에서는, 제2 주면(112)에 인출된 제1 인출전극부(142b)의 단부(142b1)에서의 길이방향(L)을 따른 길이가, 제2 주면(112)에 인출된 제2 인출전극부(142c)의 단부(142c1)에서의 길이방향을 따른 길이와 동일하고, 한쪽의 제2 외부전극(122)의 길이방향을 따른 길이가, 다른 쪽의 제2 외부전극(123)의 길이방향을 따른 길이보다도 길게 되어 있다.
이로써, 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)는, 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)보다도 길어져, L1/L2＞1.0의 관계를 충족한다.
이 때문에, 한쪽의 제2 외부전극(122) 측과 다른 쪽의 제2 외부전극(123) 측에서, 전기 저항이 달라져, 적층 세라믹 콘덴서(100)와, IC(203) 등의 집적 회로를 다층 배선 기판(202)에 실장한 실장 구조(200)에서, 전원(250)으로부터 그라운드로 흐르는 전류가, 반공진 주파수 부근의 주파수에서는, 저저항 측인 제2 외부전극(122) 측보다도 고저항 측인 제2 외부전극(123) 측을 주로 통과하여, 제1 외부전극(121)으로부터 꺼내진다. 이 결과, 반공진 주파수 부근의 주파수에서 전원 임피던스를 저하시킬 수 있다.
또한, 제1 내부전극층(141)의 인출전극부(141b)가 제1 외부전극(121)으로부터 밀려나오고, 제2 내부전극층(142)의 제1 인출전극부(142b)가 제2 외부전극(122)으로부터 밀려나오며, 제2 내부전극층(142)의 제2 인출전극부(142c)가 제2 외부전극(123)으로부터 밀려나오도록 구성되는 경우여도, 제1 외부전극(121)으로부터 밀려나온 부분의 인출전극부(141b), 제2 외부전극(122)으로부터 밀려나온 부분의 제2 내부전극층(142)의 제1 인출전극부(142b), 및 제2 외부전극(123)으로부터 밀려나온 부분의 제2 내부전극층(142)의 제2 인출전극부(142c)가 절연 피복부(131, 132)로 덮이기 때문에, 신뢰성을 확보할 수 있다.
(실시형태 2)
(적층 세라믹 콘덴서)
도 17은 실시형태 2에 따른 적층 세라믹 콘덴서의 제1 내부전극을 통과하는 종단면도이다. 도 18은 실시형태 2에 따른 적층 세라믹 콘덴서의 제2 내부전극을 통과하는 종단면도이다. 도 17 및 도 18을 참조하여, 실시형태 2에 따른 적층 세라믹 콘덴서에 대해 설명한다.
도 17 및 도 18에 나타내는 바와 같이, 실시형태 2에 따른 적층 세라믹 콘덴서(100A)에서는, 실시형태 1에 따른 적층 세라믹 콘덴서(100)와 비교한 경우에, 한 쌍의 절연 피복부와, 제1 외부전극 및 한 쌍의 제2 외부전극의 겹치는 방식이 상이하다. 그 밖의 구성에 대해서는 거의 동일하다.
한 쌍의 절연 피복부(131, 132)는, 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)의 각각의 일부와 길이방향(L)에서 겹쳐 있는 부분을 포함한다. 한 쌍의 절연 피복부(131, 132)의 겹쳐 있는 부분은, 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)의 각각의 일부로 덮여 있다.
구체적으로는 절연 피복부(131)의 제1 단면(115) 측의 단부는, 제2 외부전극(122)의 제2 단면(116) 측의 단부로 덮여 있고, 절연 피복부(131)의 제2 단면(116) 측의 단부는, 제1 외부전극(121)의 제1 단면(115) 측의 단부로 덮여 있다.
절연 피복부(132)의 제1 단면(115) 측의 단부는, 제1 외부전극(121)의 제2 단면(116) 측의 단부로 덮여 있고, 절연 피복부(133)의 제2 단면(116) 측의 단부는, 제2 외부전극(123)의 제1 단면(115) 측의 단부로 덮여 있다.
이와 같은 구성으로 하는 경우에는, 절연 피복부(131, 132)가 제1 외부전극(121) 및 한 쌍의 제2 외부전극(122, 123)보다도 앞서 형성되게 된다. 이로써, 외부전극을 구성하는 도전성 페이스트(10)를 도포할 때에, 절연 피복부(131, 132)가 제방으로서 기능하여, 제1 외부전극 패턴(121a), 한 쌍의 제2 외부전극 패턴(122a, 123a)이 연결되는 것을 방지할 수 있다.
(적층 세라믹 콘덴서의 제조 방법)
실시형태 2에 따른 적층 세라믹 콘덴서(100A)는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법에 기본적으로 준하여 제조된다. 실시형태 2에서는, 실시형태 1에 따른 공정(S9)(하지전극층을 형성하는 공정)보다도 전에, 공정(S10)(절연 피복부를 형성하는 공정)이 실시된다. 이로써, 실시형태 2에 따른 적층 세라믹 콘덴서(100A)를 제조할 수 있다.
이상과 같이 구성된 실시형태 2에 따른 적층 세라믹 콘덴서(100A)에서도 실시형태 1과 거의 동일한 효과를 얻을 수 있다.
(실시형태 3)
(적층 세라믹 콘덴서)
도 19는 실시형태 3에 따른 적층 세라믹 콘덴서의 사시도이다. 도 20은 실시형태 3에 따른 적층 세라믹 콘덴서의 제1 내부전극을 통과하는 종단면도이다. 도 21은 실시형태 3에 따른 적층 세라믹 콘덴서의 제2 내부전극을 통과하는 종단면도이다. 도 19부터 도 21을 참조하여, 실시형태 3에 따른 적층 세라믹 콘덴서(100B)에 대해 설명한다.
도 19부터 도 21에 나타내는 바와 같이, 실시형태 3에 따른 적층 세라믹 콘덴서(100B)는, 실시형태 1에 따른 적층 세라믹 콘덴서(100)와 비교한 경우에, 주로, 내부전극층(140)의 구성, 및 한 쌍의 제2 외부전극(122, 123)의 길이 관계가 주로 상이하다. 그 밖의 구성은 거의 동일하다.
도 20에 나타내는 바와 같이, 제1 내부전극층(141)은, 제2 내부전극층(142)에 대향하고 있는 대향전극부(141a)와, 대향전극부(141a)로부터 적층체(110)의 제2 주면(112) 측으로 인출되어 있는 인출전극부(141b)로 구성되어 있다.
제1 내부전극층(141)의 인출전극부(141b)는, 길이방향(L)에서의 제2 주면(112)의 중앙부에 인출되어 있다. 인출전극부(141b)는 제1 외부전극(121)에 접속되어 있다.
상기 인출전극부(141b)의 단부 중 제1 단면(115) 측은, 제2 외부전극(122)에 접촉하지 않도록, 제2 주면(112) 상에서 제1 외부전극(121)이 형성되어 있는 영역으로부터 제1 단면(115) 측으로 밀려나와 있다.
제1 외부전극(121)으로부터 밀려나오는 부분의 인출전극부(141b)의 단부는 절연 피복부(131)에 의해 덮인다. 이로써, 인출전극부(141b)가 외부에 노출되는 것을 방지할 수 있다.
상기 인출전극부(141b) 중 제2 단면(116) 측은, 제2 외부전극(123)에 접촉하지 않도록, 제2 주면(112) 상에서 제1 외부전극(121)이 형성되어 있는 영역으로부터 제2 단면(116) 측으로 밀려나와 있다.
제1 외부전극(121)으로부터 밀려나오는 부분의 인출전극부(141b)의 단부는 절연 피복부(132)에 의해 덮인다. 이로써, 인출전극부(141b)가 외부에 노출되는 것을 방지할 수 있다.
또한, 제1 단면(115) 측에 위치하는 인출전극부(141b)의 단부는 제1 외부전극(121)으로 덮여 있어도 되고, 제2 단면(116) 측에 위치하는 인출전극부(141b)의 단부는 제1 외부전극(121)으로 덮여 있어도 된다.
도 21에 나타내는 바와 같이, 제2 내부전극층(142)은, 제1 내부전극층(141)의 대향전극부(141a)에 대향하는 대향전극부(142a)와, 대향전극부(142a)로부터 적층체(110)의 제2 주면(112)으로 인출된 제1 인출전극부(142b) 및 제2 인출전극부(142c)를 가진다.
제1 인출전극부(142b)는 제2 외부전극(122)에 접속되어 있다. 제2 주면(112) 측의 제1 인출전극부(142b)의 단부(142b1) 중 제2 단면(116) 측은, 제1 외부전극(121)에 접촉하지 않도록, 제2 주면(112) 상에서 제2 외부전극(122)이 형성되어 있는 영역으로부터 제2 단면(116) 측으로 밀려나와 있다.
제2 외부전극(122)으로부터 밀려나오는 부분의 제1 인출전극부(142b)의 단부는 절연 피복부(131)에 의해 덮여 있다. 이로써, 제1 인출전극부(142b)가 외부에 노출되는 것을 방지할 수 있다.
제2 인출전극부(142c)는 제2 외부전극(123)에 접속되어 있다. 제2 주면(112) 측의 제2 인출전극부(142c)의 단부(142c1) 중 제1 단면(115) 측은, 제2 주면(112) 상에서 제2 외부전극(123)이 형성되어 있는 영역 내에 담겨 있다.
제2 주면(112)에 인출된 제1 인출전극부(142b)의 단부(142b1)에서의 길이방향(L)을 따른 길이(L11)가, 제2 주면(112)에 인출된 제2 인출전극부(142c)의 단부(142c1)에서의 길이방향(L)을 따른 길이(L12)보다도 크고, 제2 주면(112) 상에서, 한쪽의 제2 외부전극(122)의 길이방향(L)을 따른 길이는, 다른 쪽의 제2 외부전극(123)의 길이방향(L)을 따른 길이보다도 길게 되어 있다.
이로써, 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)는, 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)보다도 길게 되어 있다. 즉, L1/L2＞1.0의 관계로 되어 있다.
(적층 세라믹 콘덴서의 제조 방법)
실시형태 3에 따른 적층 세라믹 콘덴서(100B)는, 실시형태 1에 따른 적층 세라믹 콘덴서의 제조 방법에 기본적으로 준하여 제조된다. 실시형태 3에서는, 실시형태 1에 공정(S9)(하지전극층을 형성하는 공정)에 준거한 공정에서, 한 쌍의 제2 홈부(h2, h3)가 동일한 폭을 가지도록 구성됨과 함께, 제1 홈부(h1)에 대하여 거의 대칭인 위치 관계가 되도록 구성된 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)가 이용된다. 또한, 실시형태 1에 따른 공정(S10)(절연 피복부를 형성하는 공정)에 준거한 공정에서, 한 쌍의 제3 홈부(h4, h5)가, 회전축(ax)에 직교하는 중심선(CL1)에 대하여 대칭인 위치 관계가 되도록 구성된 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)가 이용된다.
실시형태 3에 따른 적층 세라믹 콘덴서(100B)를 제조할 때에, 실시형태 1에 따른 공정(S1)부터 공정(S8)과 거의 동일한 처리를 실시한다. 다음으로, 상술한 제1 전사 롤러(4a) 및 제2 전사 롤러(4b)를 이용하여, 실시형태 1에 따른 공정(S9)(하지전극층을 형성하는 공정)에 준거한 공정을 실시함으로써, 실시형태 3에 제1 외부전극(121), 및 한 쌍의 제2 외부전극(122, 123)의 하지전극을 형성한다.
다음으로, 실시형태 1에 따른 공정(S10)(절연 피복부를 형성하는 공정)에 준거한 공정에서, 상술한 제1 전사 롤러(4c) 및 제2 전사 롤러(4d)를 실시함으로써, 실시형태 3에 따른 절연 피복부(131) 및 절연 피복부(132)가 형성된다. 그 후, 실시형태 1에 따른 공정(S11)(도금층을 형성하는 공정)을 실시함으로써, 실시형태 3에 따른 적층 세라믹 콘덴서(100B)가 제조된다.
이상과 같이 구성된 실시형태 3에 따른 적층 세라믹 콘덴서(100B)에서도 실시형태 1과 거의 동일한 효과를 얻을 수 있다.
(검증 실험)
도 22는 실시형태에 따른 적층 세라믹 콘덴서의 효과를 확인하기 위해 실시한 검증 실험의 조건 및 결과를 나타내는 도면이다. 도 22를 참조하여, 실시형태에 따른 적층 세라믹 콘덴서의 효과를 확인하기 위해 실시한 검증 실험에 대해 설명한다.
도 22에 나타내는 바와 같이, 실시형태 1에 따른 적층 세라믹 콘덴서(100)에서, L1/L2의 값을 변경시킨 실시예 1부터 실시예 5에 따른 적층 세라믹 콘덴서를 준비했다. 또한, L1/L2=1의 관계를 충족하는 비교예 1에 따른 적층 세라믹 콘덴서를 준비했다.
실시예 1에서는 L1/L2=9.0으로 했다. 이 경우에서는, 상술한 등가 회로에서, 제1 인출전극부(142b) 측(제2 외부전극(122) 측)에서의 저항(R22)은 2.22Ω이 되고, 제2 인출전극부(142c) 측(제2 외부전극(123) 측)에서의 저항(R23)은 20.00Ω이 되었다.
실시예 2에서는 L1/L2=1.2로 했다. 이 경우에서는, 상술한 등가 회로에서, 제1 인출전극부(142b) 측(제2 외부전극(122) 측)에서의 저항(R22)은 3.67Ω이 되고, 제2 인출전극부(142c) 측(제2 외부전극(123) 측)에서의 저항(R23)은 4.40Ω이 되었다.
실시예 3에서는 L1/L2=1.4로 했다. 이 경우에서는, 상술한 등가 회로에서, 제1 인출전극부(142b) 측(제2 외부전극(122) 측)에서의 저항(R22)은 3.43Ω이 되고, 제2 인출전극부(142c) 측(제2 외부전극(123) 측)에서의 저항(R23)은 4.79Ω이 되었다.
실시예 4에서는 L1/L2=1.6으로 했다. 이 경우에서는, 상술한 등가 회로에서, 제1 인출전극부(142b) 측(제2 외부전극(122) 측)에서의 저항(R22)은 3.25Ω이 되고, 제2 인출전극부(142c) 측(제2 외부전극(123) 측)에서의 저항(R23)은 5.19Ω이 되었다.
실시예 5에서는 L1/L2=1.7로 했다. 이 경우에서는, 상술한 등가 회로에서, 제1 인출전극부(142b) 측(제2 외부전극(122) 측)에서의 저항(R22)은 3.17Ω이 되고, 제2 인출전극부(142c) 측(제2 외부전극(123) 측)에서의 저항(R23)은 5.41Ω이 되었다.
비교예 1에서는 L1/L2=1.0으로 했다. 이 경우에서는, 상술한 등가 회로에서, 제1 인출전극부(142b) 측(제2 외부전극(122) 측)에서의 저항(R22)은 4.00Ω이 되고, 제2 인출전극부(142c) 측(제2 외부전극(123) 측)에서의 저항(R23)은 4.00Ω이 되었다.
또한, 실시예 1부터 5 및 비교예 1에 따른 적층 세라믹 콘덴서에서, 제1 내부전극층의 인출전극부(141b) 측에서의 저항(R21)은 4.00Ω으로 했다.
이들 실시예 1부터 5 및 비교예 1에 따른 적층 세라믹 콘덴서를 다층 배선 기판(202)에 IC(203)와 함께 실장하고, 주파수와 전원 임피던스의 관계를 측정했다.
도 22에 나타내는 바와 같이, L1/L2이 증가함에 따라, 반공진 주파수 부근의 주파수에서 전원 임피던스가 저하되어 갔다.
구체적으로는 실시예 2에서는, 비교예 1과 비교하여 약간이긴 하지만, 반공진 주파수 부근의 주파수에서 전원 임피던스가 저하되고, 실시예 3에서는, 실시예 2와 비교하여 반공진 주파수 부근의 주파수에서 전원 임피던스가 저하됐다.
또한, 실시예 4에서는, 실시예 3과 비교하여 반공진 주파수 부근의 주파수에서 전원 임피던스가 저하되고, 실시예 5에서는, 실시예 4와 비교하여 반공진 주파수 부근의 주파수에서 전원 임피던스가 저하됐다. 실시예 1에서는, 실시예 5와 비교하여 반공진 주파수 부근의 주파수에서 전원 임피던스가 저하됐다.
이상의 결과로부터, 제2 외부전극(122)과 제1 인출전극부(142b)가 접촉하는 제1 접촉부(S1)에서의 길이방향(L)을 따른 길이(L1)는, 제2 외부전극(123)과 제2 인출전극부(142c)가 접촉하는 제2 접촉부(S2)에서의 길이방향(L)을 따른 길이(L2)가, L1/L2＞1.0의 관계를 충족함으로써, 반공진 주파수 부근의 주파수에서 전원 임피던스를 저감할 수 있는 것이 확인되었다고 할 수 있다.
또한, 반공진 주파수 부근의 주파수에서 전원 임피던스를 저하시키는데 있어서, 상기 L1과 상기 L2는, L1/L2≥1.2의 관계를 충족하는 것이 바람직하고, L1/L2≥1.4의 관계를 충족하는 것이 보다 바람직하며, L1/L2≥1.6의 관계를 충족하는 것이 더 바람직한 것이 확인되었다고 할 수 있다.
상술한 실시형태 1부터 3에서는, 제2 주면 상에서, 한 쌍의 절연 피복부의 최대 두께가, 제1 외부전극의 최대 두께, 및 한 쌍의 제2 외부전극의 최대 두께보다도 큰 경우를 예시하여 설명했지만, 이에 한정되지 않고, 제2 주면 상에서, 한 쌍의 절연 피복부의 최대 두께는, 제1 외부전극의 최대 두께, 및 한 쌍의 제2 외부전극의 최대 두께보다도 작아도 된다. 이와 같은 경우에서도, 한 쌍의 절연 피복부가 마련됨으로써, 제1 인출전극부 및 한 쌍의 제2 인출전극부가 외부에 노출되는 것을 방지할 수 있기 때문에, 실시형태 1부터 3과 거의 동일한 효과가 얻어진다. 또한, 제1 외부전극, 한 쌍의 제2 외부전극 및 한 쌍의 절연 피복부의 두께는, 제1 전사 롤러(4a, 4c)에 마련된 각종 홈부의 폭, 제1 전사 롤러(4a)와 제2 전사 롤러(4b)가 적층체(110)를 끼워넣는 압력, 제1 전사 롤러(4c)와 제2 전사 롤러(4d)가 적층체(110)를 끼워넣는 압력을 적절히 설정함으로써, 조정할 수 있다.
상술한 실시형태 1부터 3에서는, 제1 내부전극층의 인출전극부가 제1 외부전극으로부터 밀려나오고, 제2 내부전극층의 제1 인출전극부 및 제2 인출전극부의 적어도 한쪽이, 한 쌍의 제2 외부전극으로부터 밀려나오는 경우를 예시하여 설명했지만, 이에 한정되지 않고, L1/L2＞1.0의 관계를 충족하는 한, 제1 내부전극층의 인출전극부가, 제1 외부전극으로부터 밀려나와 있지 않고, 제2 내부전극층의 제1 인출전극부 및 제2 인출전극부의 모두가 한 쌍의 제2 외부전극으로부터 밀려나와 있지 않아도 된다. 이 경우에서도, L1/L2＞1.0의 관계를 충족함으로써, 실시형태 1부터 3과 거의 동일한 효과가 얻어진다. 또한, 한 쌍의 제2 외부전극의 각각과 제1 외부전극 사이의 틈을 충전하는 한 쌍의 절연 피복부가 마련되어 있음으로써, 적층체(110) 내에 외부로부터 습기 등의 침입을 억제할 수 있다. 이로써, 내후성을 향상시킬 수 있다.
상술한 실시형태 1부터 3에서는, 전자부품이 적층 세라믹 콘덴서인 경우를 예시하여 설명했지만, 이에 한정되지 않고, 전자부품으로서 압전 부품, 서미스터, 인덕터 등의 외부전극을 포함하는 각종 전자부품을 채용할 수 있다.
이상, 본 발명의 실시형태에 대해 설명했지만, 이번 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니다. 본 발명의 범위는 특허청구범위에 의해 나타나고, 특허청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
1: 도포 장치 1a: 제1 도포 기구
1b: 제2 도포 기구 2a: 제1 용기
2b: 제2 용기 3a: 제1 공급 롤러
3b: 제2 공급 롤러 4a, 4c: 제1 전사 롤러
4b, 4d: 제2 전사 롤러 5a: 제1 스크레이퍼
5b: 제2 스크레이퍼 6: 캐리어 테이프
10: 도전성 페이스트 20: 세라믹 유전체 슬러리
100, 100A, 100B: 적층 세라믹 콘덴서 110: 적층체
111: 제1 주면 112: 제2 주면
113: 제1 측면 114: 제2 측면
115: 제1 단면 116: 제2 단면
121: 제1 외부전극 121a: 제1 외부전극 패턴
122, 123: 제2 외부전극 122a, 123a: 제2 외부전극 패턴
131, 132: 절연 피복부 131a, 132a: 절연 피복 패턴
140: 내부전극층 141: 제1 내부전극층
141a: 대향전극부 141b: 인출전극부
142a: 대향전극부 142: 제2 내부전극층
142a: 대향전극부 142b: 제1 인출전극부
142c: 제2 인출전극부 150: 유전체층
200: 실장 구조 202: 다층 배선 기판
203a: 전원 단자 203b: 그라운드 단자
220: 절연층 221: 전원 플레인
222: 절연층 223: 그라운드 플레인
224: 절연층 225: 제1 비아
226: 제2 비아 227: 제3 비아
228: 제4 비아 229: 제5 비아
250: 전원

Claims (15)

  1. 적층된 복수의 유전체층과 복수의 내부전극층을 포함하고, 적층방향에서 마주 보는 제1 측면 및 제2 측면과, 상기 적층방향에 직교하는 높이방향에서 마주 보는 제1 주면(主面) 및 제2 주면과, 상기 적층방향 및 상기 높이방향의 양쪽에 직교하는 길이방향에서 마주 보는 제1 단면(端面) 및 제2 단면을 포함하는 적층체와,
    상기 길이방향에서의 상기 제2 주면의 중앙부에 마련된 제1 외부전극과,
    상기 제1 외부전극이 서로의 사이에 위치하도록 상기 길이방향에서의 상기 제2 주면의 양단(兩端) 측에 마련된 한 쌍의 제2 외부전극과,
    상기 제2 주면 상에서, 상기 한 쌍의 제2 외부전극의 각각과 상기 제1 외부전극 사이의 틈을 충전하는 한 쌍의 절연 피복부를 포함하며,
    상기 복수의 내부전극층은, 상기 제1 외부전극에 접속된 복수의 제1 내부전극층과, 상기 한 쌍의 제2 외부전극의 각각에 접속된 복수의 제2 내부전극층을 포함하고,
    상기 제2 내부전극층은, 상기 한 쌍의 제2 외부전극 중 한쪽의 제2 외부전극에 접속되는 제1 인출전극부와, 상기 한 쌍의 제2 외부전극 중 다른 쪽의 제2 외부전극에 접속되는 제2 인출전극부를 가지며,
    상기 한쪽의 제2 외부전극과 상기 제1 인출전극부가 접촉하는 제1 접촉부에서의 상기 길이방향을 따른 길이를 L1로 하고, 상기 다른 쪽의 제2 외부전극과 상기 제2 인출전극부가 접촉하는 제2 접촉부에서의 상기 길이방향을 따른 길이를 L2로 한 경우에, L1/L2＞1.0의 관계를 충족하는 것을 특징으로 하는 전자부품.
  2. 제1항에 있어서,
    L1/L2≥1.2의 관계를 충족하는 것을 특징으로 하는 전자부품.
  3. 제1항에 있어서,
    L1/L2≥1.4의 관계를 충족하는 것을 특징으로 하는 전자부품.
  4. 제1항에 있어서,
    L1/L2≥1.6의 관계를 충족하는 것을 특징으로 하는 전자부품.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 주면에 인출된 상기 제1 인출전극부의 단부(端部)에서의 상기 길이방향을 따른 길이가, 상기 제2 주면에 인출된 상기 제2 인출전극부의 단부에서의 상기 길이방향을 따른 길이보다도 큰 것을 특징으로 하는 전자부품.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 주면에 인출된 상기 제1 인출전극부의 단부에서의 상기 길이방향을 따른 길이가, 상기 제2 주면에 인출된 상기 제2 인출전극부의 단부에서의 상기 길이방향을 따른 길이와 동일하고,
    상기 한쪽의 제2 외부전극의 상기 길이방향을 따른 길이가, 상기 다른 쪽의 제2 외부전극의 상기 길이방향을 따른 길이보다도 긴 것을 특징으로 하는 전자부품.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 인출전극부 및 상기 제2 인출전극부 중 상기 길이방향에서 상기 한 쌍의 제2 외부전극으로부터 밀려나오는 부분이, 상기 한 쌍의 절연 피복부에 의해 덮여 있는 것을 특징으로 하는 전자부품.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 한 쌍의 절연 피복부는, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 일부와 상기 길이방향에서 겹쳐 있는 부분을 포함하고,
    상기 한 쌍의 절연 피복부의 상기 겹쳐 있는 부분은, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 상기 일부를 덮고 있는 것을 특징으로 하는 전자부품.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 한 쌍의 절연 피복부는, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 일부와 상기 길이방향에서 겹쳐 있는 부분을 포함하고,
    상기 한 쌍의 절연 피복부의 상기 겹쳐 있는 부분은, 상기 제1 외부전극 및 상기 한 쌍의 제2 외부전극의 각각의 상기 일부로 덮여 있는 것을 특징으로 하는 전자부품.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 주면 상에서, 상기 한 쌍의 절연 피복부의 최대 두께는, 상기 제1 외부전극의 최대 두께, 및 상기 한 쌍의 제2 외부전극의 최대 두께보다도 큰 것을 특징으로 하는 전자부품.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 주면 상에서, 상기 한 쌍의 절연 피복부의 최대 두께는, 상기 제1 외부전극의 최대 두께, 및 상기 한 쌍의 제2 외부전극의 최대 두께보다도 작은 것을 특징으로 하는 전자부품.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 한 쌍의 절연 피복부는, 유전체 세라믹스, 수지 또는 유리를 포함하는 재료로 구성되어 있는 것을 특징으로 하는 전자부품.
  13. 제12항에 있어서,
    상기 한 쌍의 절연 피복부는, 상기 유전체 세라믹스를 포함하는 재료로 구성되어 있고,
    상기 유전체 세라믹스는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3을 포함하는 것을 특징으로 하는 전자부품.
  14. 제12항에 있어서,
    상기 한 쌍의 절연 피복부는, 상기 수지를 포함하는 재료로 구성되어 있고,
    상기 수지는, 에폭시계 수지 또는 폴리이미드계 수지를 포함하는 것을 특징으로 하는 전자부품.
  15. 제12항에 있어서,
    상기 한 쌍의 절연 피복부는, 상기 유리를 포함하는 재료로 구성되어 있고,
    상기 유리는, Ba 또는 Sr을 포함하는 것을 특징으로 하는 전자부품.
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