KR20220090416A - 적층형 커패시터 및 그 실장 기판 - Google Patents

Abstract

본 발명은, 번갈아 적층된 유전체층과 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함하는 커패시터 바디; 및 상기 커패시터 바디의 외측에 배치되는 외부 전극; 을 포함하고, 상기 상부 및 하부 커버에서 상기 액티브 영역의 경계 면과 상기 커패시터 바디의 경계 면 사이를 2개로 나눌 경우, 상기 2개의 영역 중 상기 액티브 영역에 인접한 제1 커버 영역은 Sn이 도핑된 코어-쉘 구조를 가지는 그레인을 포함하고, 상기 제1 커버 영역은 상기 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인을 20% 이상 포함하는 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{Multi-layered capacitor and board having the same mounted thereon}

본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.

최근 전자 기기가 소형화됨에 따라 칩 부품 또한 소형화 되는 추세이고, 적층형 커패시터도 그 크기가 작으면서 용량이 크고 신뢰성이 우수한 제품이 요구되고 있다.

특히 초소형의 적층형 커패시터에서 신뢰성을 확보하기 위해서는, 재료 선정 및 제작에 있어 보다 미세한 컨트롤이 요구된다.

이에 적층형 커패시터의 소형화와 유전체층의 박층화로 인해 요구되는 재료의 특성 및 소성 조건의 변화가 나타나고 있다.

특히, 유전체층의 박층화로 인해 신뢰성 문제가 중요 이슈로 떠오르고 있으며 소성 조건 또한 고온 단축을 적용함에 따라 그레인의 표면 확산이 저하되어 소결체의 치밀화 확보가 중요한 상황이다.

또한, 커패시터 바디에서 커버 부분의 치밀화도가 저하될 경우 내습 특성의 열화를 일으킬 수 있으므로, 커버의 소결 거동에 대한 기술 개발의 필요성이 증가하고 있다.

하지만 현재의 커버는 동일한 시트로 적층 수만 변경하여 형성하고 있고, 커버의 내부에 비해 외부의 치밀도가 현저히 저하되는 형상이다.

따라서, 외부로 노출되는 커버의 치밀도를 향상시키는 동시에 내습성, 인성, 경도와 같은 칩의 특성에 따라 적절하게 제어할 수 있는 방안이 필요하다.

대한민국 공개 특허공보 제2016-0084614호 대한민국 공개 특허공보 제2018-0051760호

본 발명의 목적은, 커버의 치밀도와, 내습성, 인성, 경도 등의 특성을 일정 수준 이상 확보할 수 있도록 한, 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.

본 발명의 일 측면은, 번갈아 적층된 유전체층과 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함하는 커패시터 바디; 및 상기 커패시터 바디의 외측에 배치되는 외부 전극; 을 포함하고, 상기 상부 및 하부 커버에서 상기 액티브 영역의 경계 면과 상기 커패시터 바디의 경계 면 사이를 상기 액티브 영역에 인접한 제1 커버 영역과 상기 커패시터 바디의 경계 면에 인접한 제2 커버 영역으로 나눌 경우, 상기 제1 커버 영역은 Sn이 도핑된 코어-쉘 구조를 가지는 그레인을 포함하고, 상기 제1 커버 영역은 상기 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인을 20% 이상 포함하는 적층형 커패시터를 제공한다.

본 발명의 일 실시 예에서, 상기 Sn이 도핑된 코어-쉘 구조의 그레인에서, 하나의 그레인 내에 Sn이 도핑된 부분의 비율을 커버리지(coverage)라고 하면, 상기 커버리지가 30% 이상이 될 수 있다.

본 발명의 일 실시 예에서, 상기 제2 커버 영역에 포함되는 그레인은 Sn을 포함하지 않을 수 있다.

본 발명의 일 실시 예에서, 상기 제2 커버 영역의 평균 그레인 사이즈는 상기 제1 커버 영역의 평균 그레인 사이즈 보다 클 수 있다.

본 발명의 일 실시 예에서, 상기 제1 커버 영역의 두께는 상기 제1 커버 영역과 상기 제2 커버 영역의 두께의 합 대비 40 내지 80%일 수 있다.

본 발명의 일 실시 예에서, 상기 제1 커버 영역의 평균 그레인 사이즈는 100 내지 180nm일 수 있다.

본 발명의 일 실시 예에서, 상기 제2 커버 영역의 평균 그레인 사이즈는 200nm 이상일 수 있다.

본 발명의 일 실시 예에서, 싱기 제1 커버 영역의 그레인은 상기 액티브 영역의 그레인 보다 Ba/Ti의 몰비가 더 클 수 있다.

본 발명의 일 실시 예에서, 상기 제2 커버 영역의 그레인은 상기 액티브 영역의 그레인과 동일한 재료일 수 있다.

본 발명의 다른 측면은, 상면에 복수의 전극 패드를 갖는 기판; 및 상기 기판에 외부 전극이 패드에 실장되도록 설치되는 적층 세라믹 커패시터; 를 포함하고, 상기 적층형 커패시터는, 번갈아 적층된 유전체층과 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함하는 커패시터 바디; 및 상기 커패시터 바디의 외측에 배치되는 외부 전극; 을 포함하고, 상기 상부 및 하부 커버에서 상기 액티브 영역의 경계 면과 상기 커패시터 바디의 경계 면 사이를 2개로 나눌 경우, 상기 2개의 영역 중 상기 액티브 영역에 인접한 제1 커버 영역은 Sn이 도핑된 코어-쉘 구조를 가지는 그레인을 포함하고, 상기 커패시터 바디의 경계 면에 인접한 제2 커버 영역에 포함되는 그레인은 Sn을 포함하지 않으며, 상기 제1 커버 영역은 상기 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인을 20% 이상 포함하는 적층형 커패시터의 실장 기판을 제공한다.

본 발명의 일 실시 예에 의하면, 커패시터 바디의 커버에서 내측의 제1 커버 영역은 칩 특성을 구현하는데 영향을 미치지 않으면서 높은 치밀화도를 가지도록 하고, 외측의 제2 커버 영역은 입성장을 유도하도록 구성하여 적층형 커패시터의 인성, 경도 등의 특성을 일정 수준 이상 확보할 수 있는 효과가 있다.

도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I' 단면도이다.
도 3은 도 1의 II-II' 단면도이다.
도 4는 도 1의 A 영역을 확대한 확대도이다.
도 5는 본 발명의 일 실시 예에 따른 적층형 커패시터의 실장 기판을 개략적으로 도시한 사시도로, 적층형 커패시터의 일부를 절개하여 도시한 도면이다.
도 6은 도 5의 III-III' 단면도이다.
도 7 및 도 8은 액티브 영역과 마진부의 계면을 TEM-EDS로 분석한 이미지이다.
도 9는 제1 커버 영역에서의 그레인 구조를 확대하여 나타낸 SEM 사진이다.
도 10은 제2 커버 영역에서의 그레인 구조를 확대하여 나타낸 SEM 사진이다.
도 11은 제1 커버 영역과 제2 커버 영역에서의 그레인 사이즈를 나타낸 그래프이다.
도 12는 제1 커버 영역에서 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인의 비율이 18%인 경우의 신뢰성을 나타낸 그래프이다.
도 13은 제1 커버 영역에서 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인의 비율이 20%인 경우의 신뢰성을 나타낸 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.

또한, 각 실시 형태의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.

덧붙여, 명세서 전체에서 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 도시한 사시도이고, 도 2는 도 1의 I-I' 단면도이고, 도 3은 도 1의 II-II' 단면도이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110) 및 제1 및 제2 외부 전극(131, 132)을 포함한다.

본 발명의 일 실시 예에 따르면, 도면에 도시된 Z방향은 커패시터 바디(110)의 두께 방향을 나타내고, X방향은 커패시터 바디(110)의 길이 방향을 나타내고, Y방향은 커패시터 바디(110)의 폭 방향을 나타낸다.

여기서, 상기 Z방향은 내부 전극 및 유전체층의 적층 방향을 의미할 수 있다.

커패시터 바디(110)는 Z방향으로 서로 마주보는 제1 및 제2 면(1, 2), X방향으로 서로 마주보는 제3 및 제4 면3, 4), Y방향으로 서로 마주보는 제5 및 제6 면을 가질 수 있다.

커패시터 바디(110)의 형상은 특별히 제한은 없다. 예를 들어, 커패시터 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 대략적인 육면체 형상으로 이루어질 수 있다.

커패시터 바디(110)는 액티브 영역(115)과 액티브 영역(115)의 상부와 하부에 각각 배치되는 상부 및 하부 커버(140, 150)을 포함한다.

액티브 영역(115)은 복수의 유전체층(111)과 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.

본 발명의 일 실시 예에 따르면, 액티브 영역(115)은 제1 및 제2 내부 전극(121, 122)과 유전체층(111)이 Z방향으로 번갈아 적층되어 형성될 수 있다.

본 실시 예에서 상부 및 하부 커버(140, 150)는 특별한 표시가 없는 한 커패시터 바디에서 별도로 구별되는 것은 아니고 상부 및 하부 커버(140, 150)는 각각 커패시터 바디(110)의 Z방향으로 대향하는 제2 면(2) 및 제1 면(1)과 액티브 영역(115) 사이의 영역을 의미하는 것으로 이해될 수 있다.

유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 또는 티탄산스트론튬(SrTiO₃)계 분말을 포함할 수 있으며, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.

또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.

상기 세라믹 첨가제는 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 있을 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

이때, 유전체층(111)의 두께는 적층형 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있다.

제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치될 수 있다.

제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.

또한, 제1 내부 전극(121) 및 제2 내부 전극(122)은 서로 다른 극성의 전압이 인가되는 전극으로서, 예를 들어, 유전체층(111)의 일면에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.

제1 내부 전극(121)은 커패시터 바디(110)의 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 커패시터 바디(110)의 제4 면(4)을 통해 노출될 수 있다.

제1 및 제2 내부 전극(121, 122)은 커패시터 바디(110)의 외부 면으로 노출되는 부분을 통해 제1 및 제2 외부 전극(131, 132)과 각각 연결될 수 있다.

따라서, 제1 및 제2 외부 전극(131, 132)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 액티브 영역(115)에서 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.

또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 X방향의 양 단부에 배치되어 제1 내부 전극(121) 및 제2 내부 전극(122)과 연결될 수 있다.

이때, 제1 및 제2 외부 전극(131, 132)은 필요시 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 형성되는 도전층과 상기 도전층 상에 형성되는 도금층을 포함할 수 있다.

상기 도금층은 도전층 상에 형성되는 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.

제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.

제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출되는 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.

제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.

제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출되는 부분과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.

이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.

도 7 내지 도 12를 참조하면, 제1 커버 영역은 제2 커버 영역과 액티브 영역에 비해 그레인의 평균 사이즈가 작고 치밀도가 높은 것을 알 수 있다.

도 7 및 도 8의 TEM-EDS 매핑(mapping) 이미지는 제1 커버 영역에 Ba 100mol 대비 Sn이 3mol% 도핑된 코어-쉘(core-shell) 구조형 파우더를 적용한 결과이다.

도 7 및 도 8로부터 Sn이 도핑된 파우더가 소결 후 형성하는 그레인의 형상을 파악할 수 있으며, 이로부터 제1 커버 영역과 제2 커버 영역의 구조적 차이를 알 수 있다.

Sn 함량을 분석하는 방법은 다음과 같다.

소결이 완료된 적층형 커패시터를 YZ단면의 X방향 1/2 지점까지 FIB 장비를 이용하여 박편화된 분석시료를 제작하여 준비한다. 그리고, 박편화된 시료를 Ar 이온 밀링을 이용하여 표면의 대미지층을 제거한다.

그 후, STEM-EDX을 이용하여 WT단면의 중앙에 위치한 유전체층 3개에 대하여 Ba, Sn을 mapping 및 정량분석한다. 매핑 이미지에서 Sn이 도핑된 코어-쉘 구조의 그레인의 갯수를 확인하여 Sn이 도핑된 코어-쉘 구조의 그레인과 Sn이 도핑되지 않은 그레인의 비율을 표기한다.

또한, Ba함량 대비 Sn함량의 비율을 계산하여 Sn이 도핑된 부분의 비율 즉, 커버리지(coverage)로 표기한다.

도 7 및 도 8을 참조하면, 제1 커버 영역의 Sn이 도핑된 코어-쉘 구조의 그레인에서, 하나의 그레인 내에 Sn이 도핑된 부분의 비율을 커버리지(coverage)라고 정의하고 하나의 그레인을 분석했을 때, 커버리지가 30% 이상이 되는 것으로 확인된다.

만약에 제1 커버 영역에서, 커버리지(Coverage)가 30% 미만이 되면 Sn의 도핑 효과가 감소하게 되고, 이에 일반 BT를 사용하는 것과 유사하게 소성시 입성장을 동반하여 제1 커버 영역의 치밀화도가 저하되는 문제가 발생할 수 있다.

커패시터 바디에서 마진부와 달리 커버의 경우 과도한 비입성장이 나타날 경우, 액티브 영역에 비입성장 효과가 영향을 미쳐 액티브 영역 중 일부에 소성이 제대로 되지 않는 부분이 발생하여 용량이 낮게 구현되는 문제점이 발생할 수 있다.

이러한 문제점은 커버 적층시의 Sn의 도핑량을 변경하여 해결이 가능하다. Sn의 도핑량이 증가할수록 소결 과정에서 그레인의 비입성장 효과가 강하게 나타나므로 제1 커버 영역에서 Ba 100mol 대비 Sn의 도핑량을 1 내지 3mol%로 감소시킨 후, 소성 후의 그레인의 Sn이 도핑된 코어-쉘(core-shell) 구조의 점유율을 제1 커버 영역 전체 대비 20% 이상으로 확보한다면 도핑량 3mol% 초과에서 나타나는 입성장 억제 효과로 인한 액티브 영역에서 미소성 문제를 완화시킬 수 있다.

일 실시 예에서, 그레인의 점유율은 예를 들어 폭 방향의 센터에서 자른 길이-두께 단면 또는 길이 방향의 센터에서 자른 폭-두께 단면과 같이 제1 커버 영역의 한 단면에서 STEM-EDX에 의해 측정된 총 그레인 수에 대한 Sn이 도핑된 코어-쉘 구조를 갖는 그레인의 수를 의미할 수 있다. 본 실시 예의 커버 구조는 이러한 작용과 원리를 적용한 것이다.

도 12는 제1 커버 영역에서 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인의 비율이 18%인 경우의 신뢰성을 나타낸 그래프이다. 그리고, 도 13은 제1 커버 영역에서 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인의 비율이 20%인 경우의 신뢰성을 나타낸 그래프이다.

본 실험은 길이×폭이 0.4mm×0.2mm (제작공차±0.1mm)이고 내부 전극의 적층 수가 267개이고 용량이 0.9uF 정도인 적층형 커패시터 각 20개를 가지고 절연저항(IR, insulation resistance)를 측정하여 내습신뢰성을 확인하였다. 도 12 및 도 13에서 X축은 시간이고, Y축은 절연저항(Ω)을 나타낸다.

도 12를 참조하면, 비교 예의 적층형 커패시터 중 일부는 IR이 저하되는 문제가 발생되었다. 반면에, 도 13을 참조하면 일 실시 예의 적층형 커패시터들은 그레인의 사이즈가 상대적으로 작고 치밀도가 향상되어, IR의 변화가 거의 없으며, 이에 내습신뢰성에 문제가 없음을 알 수 있다.

본 실시 예에서, 상부 및 하부 커버(140, 150)는, 액티브 영역(115)의 경계 면과 커패시터 바디(110)의 경계 면 사이를 2개의 영역으로 나눌 경우, 2개의 영역 중 액티브 영역(115)에 인접한 부분을 제1 커버 영역(141, 151)으로 정의하고, 커패시터 바디(110)의 경계 면에 인접한 부분을 제2 커버 영역(142, 152)으로 정의한다.

도 1 및 도 4의 A영역은 상부 커버(140)의 일부를 확대하여 도시하였으나, 하부 커버(150)는 커패시터 바디(110)의 제1 면(1) 쪽에 위치한다는 차이가 있을 뿐, 상부 커버(140)와 하부 커버(150)의 구성은 유사하므로, 이하 상부 커버(140)를 기준으로 설명하나 이는 하부 커버(150)에 관한 설명을 포함하는 것으로 본다.

액티브 영역(115)의 경계 면에 인접한 제1 커버 영역(141)은 비입성장계 그레인이 제1 커버 영역(141)의 전체에서 20% 이상 포함될 수 있다.

상기 비입성장계 그레인은 B-site인 쉘부에 Sn이 도핑된 코어-쉘 구조((Sn-doped core-shell)를 가진다.

그리고, 커패시터 바디(110)의 경계 면인 제2 면(2)에 인접한 제2 커버 영역(142)은 Sn을 포함하지 않는 입성장계 그레인을 포함한다.

제1 커버 영역(141)에 포함되는 비입성장계 그레인은 Ba/Ti의 몰비가 일반적인 BT 보다 높아, 제1 커버 영역(141)의 Ba/Ti의 몰비가 액티브 영역(115)의 Ba/Ti의 몰비 보다 더 클 수 있다.

또한, 제1 커버 영역(141)은 제1 커버 영역(141)의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인을 20% 이상 포함할 수 있다.

이에 도 9 및 도 11에서 볼 수 있듯이, Sn이 도핑된 코어-쉘 구조의 그레인을 적용할 경우 일반 BT에 비해 그레인의 크기가 작고 치밀도가 향상된 형상을 보인다.

최근 MLCC 칩의 소형화로 인해 급속승온 소성조건을 적용할 경우 더욱 작은 그레인의 형성이 가능하며, 제1 커버 영역(141)에 포함되는 그레인의 과입성장을 억제하여 그레인의 사이즈를 180nm이하, 더 바람직하게는 100 내지 180nm로 할 수 있고, 제1 커버 영역(141)의 치밀화도를 제2 커버 영역(142) 보다 증가시킬 수 있다.

일 실시 예에서, 제1 커버 영역(141)에서 그레인의 사이즈는 제1 커버 영역(141)에서 그레인의 산술적 평균 그레인 사이즈를 의미할 수 있으나, 본 발명은 이에 한정되는 것은 아니며, 제1 커버 영역(141)에서 그레인의 평균 그레인 사이즈는 180nm 이하, 더 바람직하게는 100 내지 180nm일 수 있다. 이때, 예를 들어, 주사전자현미경(SEM)을 사용하여 평균 그레인 사이즈를 측정할 수 있으며, 그 외 다른 방법도 사용될 수 있다.

이때, 제1 커버 영역(141)에서 제1 커버 영역(141)의 전체 그레인 대비 Sn이 도핑된 코어-쉘 구조의 그레인의 비율이 20% 미만인 경우 Sn이 도핑된 코어-쉘 구조형 파우더의 비입성장 효과가 미미하여 일반 BT 적용 커버를 사용했을 경우와 같이 그레인의 입성장과 낮은 치밀도를 보이는 특성이 구현되는 문제가 발생할 수 있다.

그리고, 제1 커버 영역(141)의 두께는 제1 커버 영역(141)과 제2 커버 영역(142)의 두께 합 대비 40 내지 80%일 수 있다.

제1 커버 영역(141)의 두께가 40% 미만일 경우, Sn이 도핑된 파우더의 비입성장 및 치밀화 효과가 미미하게 발생하며, 80%를 초과하는 경우 Sn이 도핑된 파우더의 비입성장 효과로 인해 작은 그레인이 형성되고, 액티브 영역(115)에도 영향을 미쳐 액티브 영역(115)의 비입성장으로 인해 용량 구현이 어려운 문제점이 발생할 수 있다.

따라서, 이러한 비율이 만족될 때, 제1 커버 영역(141)은 칩 특성 구현을 위한 적정 소성 온도에서 액티브 영역(115)에 미치는 소성 거동 영향을 최소화하는 동시에 치밀화도를 더 향상시킬 수 있다.

본 실시 예에서, 제2 커버 영역(142)은 Sn을 포함하지 않는 입성장계 그레인을 포함하고, 쉘부에 Sn이 도핑된 코어-쉘 구조의 그레인은 포함하지 않는다.

즉, 제2 커버 영역(142)의 그레인은 제1 커버 영역(141)이 아닌 액티브 영역(115)에 포함되는 그레인과 동일한 재료로 이루어질 수 있다.

이에, 도 10 및 도 11에서와 같이, 제2 커버 영역(142)에 포함되는 그레인의 사이즈는 제1 커버 영역(141)의 그레인의 사이즈 보다 크게 형성될 수 있고, 바람직하게는 200nm 이상이 될 수 있다.

일 실시 예에서, 제2 커버 영역(142)에서 그레인의 사이즈는 제2 커버 영역(142)에서 그레인의 산술적 평균 그레인 사이즈를 의미할 수 있으나, 본 발명은 이에 한정되는 것은 아니며, 제2 커버 영역(142)에서 그레인의 평균 그레인 사이즈는 200nm 이상일 수 있고, 제1 커버 영역(141)의 평균 그레인 사이즈 보다 크게 형성될 수 있다.

기존에는 커버를 조성하는 조성물의 Ba/Ti의 몰비를 조절하여 커버의 치밀도를 확보한다.

구체적으로는 적층형 커패시터의 적정 용량을 구현하는 소성 온도에서 치밀화도를 확보할 수 있는 Ba/Ti의 비율을 갖는 커버를 액티브 영역의 상/하부에 적층하여 커패시터 바디를 형성한다.

이때, 단일 모재로 유전체층의 적층 수만을 제어하여 커버를 형성하기 때문에 커버의 위치에 따라 소성 거동을 컨트롤하기 어려운 상황이다.

따라서, 내부에서 외측으로 갈수록 그레인 사이즈가 감소하고 치밀화도가 저하될 수 있고, 이에 커버의 내측 부분에서는 치밀화도가 확보될 수 있지만 커버의 외측 부분은 치밀화도가 현저히 떨어지며 내습에 취약한 결과가 나타날 수 있다.

하지만, 커버의 치밀화도 향상을 위해 Ba/Ti의 비율을 낮춰 치밀화도만 확보한다면 과소성됨에 따라 액티브 영역에 비해 커버가 과수축되어 칩 형상의 변형이 일어나거나 액티브 영역의 그레인이 과입성장되는 문제가 발생할 수 있다.

이 경우, 과입성장된 그레인으로 인해 전극 뭉침 또는 BDV(파괴 전압)의 열화가 발생할 수 있다.

본 실시 예에서는, 액티브 영역(115)에 제1 커버 영역(141)을 먼저 형성한 후, 제1 커버 영역(141) 상에 제2 커버 영역(142)을 형성하고, 제2 커버 영역은 제1 커버 영역에 비해 소결 구동력이 높은 재료로 형성되므로, 커버(140)의 외측 부분의 기공 발생 빈도를 저하시킬 수 있다.

그리고, 제2 커버 영역(142)에는 제1 커버 영역(141)에서 사용된 유전체 모재 보다 작은 사이즈의 모재가 적용되어 입성장 구동력이 증가되므로, 커버(140)의 외곽부분이 되는 제2 커버 영역(142)은 제1 커버 영역(141) 보다 치밀화도가 낮아지게 되고 대신에 인성, 경도 등의 특성이 향상될 수 있다.

이에 적층형 커패시터(100)의 신뢰성을 향상시키고 크랙 발생률을 낮출 수 있다.

도 5는 본 발명의 일 실시 예에 따른 적층형 커패시터의 실장 기판을 개략적으로 도시한 사시도로, 적층형 커패시터의 일부를 절개하여 도시한 도면이고, 도 6은 도 5의 III-III' 단면도이다.

도 5 및 도 6을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100) 및 적층형 커패시터(100)가 실장되는 기판(210)을 포함한다.

여기서 적층형 커패시터(100)는 상술한 본 발명의 일 실시 예에 따른 적층형 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.

기판(210)은 기판(210)의 상면에 형성되는 제1 및 제2 전극 패드(221, 222)를 포함한다.

이러한 제1 및 제2 전극 패드(221, 222)는 적층형 커패시터(110)의 제1 및 제2 외부 전극(131, 132)과 각각 연결될 수 있다.

즉, 적층형 커패시터(100)의 제1 외부 전극(131) 및 제2 외부 전극(132)은 각각 제1 전극 패드221) 및 제2 전극 패드(222) 위에 접촉되게 위치한 상태에서 솔더(231, 232)에 의해 기판(210)에 실장될 수 있다.

본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
115: 액티브 영역
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
140, 150: 상부 및 하부 커버
141, 151: 제1 커버 영역
142, 152: 제2 커버 영역
210: 기판
221, 222: 제1 및 제2 전극 패드
230: 솔더

Claims (12)

1. 번갈아 적층된 유전체층과 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함하는 커패시터 바디; 및
   상기 커패시터 바디의 외측에 배치되는 외부 전극; 을 포함하고,
   상기 상부 및 하부 커버에서 상기 액티브 영역의 경계 면과 상기 커패시터 바디의 경계 면 사이를 상기 액티브 영역에 인접한 제1 커버 영역과 상기 커패시터 바디의 경계 면에 인접한 제2 커버 영역으로 나눌 경우, 상기 제1 커버 영역은 Sn이 도핑된 코어-쉘 구조를 가지는 그레인을 포함하고,
   상기 제1 커버 영역은 상기 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인을 20% 이상 포함하는 적층형 커패시터.
   
2. 제1항에 있어서, 상기 Sn이 도핑된 코어-쉘 구조의 그레인에서, 하나의 그레인 내에 Sn이 도핑된 부분의 비율을 커버리지(coverage)라고 하면, 상기 커버리지가 30% 이상이 되는 적층형 커패시터.
   
3. 제1항에 있어서, 상기 제2 커버 영역에 포함되는 그레인은 Sn을 포함하지 않는 적층형 커패시터.
   
4. 제1항에 있어서,
   상기 제2 커버 영역의 평균 그레인 사이즈가 상기 제1 커버 영역의 평균 그레인 사이즈 보다 큰 적층형 커패시터.
   
5. 제1항에 있어서,
   상기 제1 커버 영역의 두께가 상기 제1 커버 영역과 상기 제2 커버 영역의 두께의 합 대비 40 내지 80%인 적층형 커패시터.
   
6. 제1항에 있어서,
   상기 제2 커버 영역의 평균 그레인 사이즈가 상기 제1 커버 영역의 평균 그레인 사이즈 보다 크고,
   상기 제1 커버 영역의 두께가 상기 제1 커버 영역과 상기 제2 커버 영역의 두께의 합 대비 40 내지 80%인 적층형 커패시터.
   
7. 제1항에 있어서,
   상기 제1 커버 영역의 평균 그레인 사이즈가 100 내지 180nm인 적층형 커패시터.
   
8. 제1항에 있어서,
   상기 제2 커버 영역의 평균 그레인 사이즈가 200nm 이상인 적층형 커패시터.
   
9. 제1항에 있어서,
   상기 제1 커버 영역의 평균 그레인 사이즈가 100 내지 180nm이고,
   상기 제2 커버 영역의 평균 그레인 사이즈가 200nm 이상인 적층형 커패시터.
   
10. 제1항에 있어서,
    싱기 제1 커버 영역의 그레인은 상기 액티브 영역의 그레인 보다 Ba/Ti의 몰비가 더 큰 적층형 커패시터.
    
11. 제1항에 있어서,
    상기 제2 커버 영역의 그레인이 상기 액티브 영역의 그레인과 동일한 재료인 적층형 커패시터.
    
12. 상면에 복수의 전극 패드를 갖는 기판; 및
    상기 기판에 외부 전극이 패드에 실장되도록 설치되는 적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터는,
    번갈아 적층된 유전체층과 내부 전극을 포함하는 액티브 영역과 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함하는 커패시터 바디; 및
    상기 커패시터 바디의 외측에 배치되는 외부 전극; 을 포함하고,
    상기 상부 및 하부 커버에서 상기 액티브 영역의 경계 면과 상기 커패시터 바디의 경계 면 사이를 2개로 나눌 경우, 상기 2개의 영역 중 상기 액티브 영역에 인접한 제1 커버 영역은 Sn이 도핑된 코어-쉘 구조를 가지는 그레인을 포함하고, 상기 커패시터 바디의 경계 면에 인접한 제2 커버 영역에 포함되는 그레인은 Sn을 포함하지 않으며,
    상기 제1 커버 영역은 상기 제1 커버 영역의 전체 대비 Sn이 도핑된 코어-쉘 구조의 그레인을 20% 이상 포함하는 적층형 커패시터의 실장 기판.

Images