KR20130049362A - 적층 세라믹 커패시터 제조 방법 - Google Patents

적층 세라믹 커패시터 제조 방법 Download PDF

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Abstract

본 발명은 적층 세라믹 커패시터 제조 방법에 관한 것으로, 내부전극이 인쇄된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체에 열압착을 가하는 단계; 상기 세라믹 적층체를 절단하는 단계; 상기 세라믹 적층체에 슬러리를 침투시키는 단계; 및 상기 세라믹 적층체에 침투된 슬러리를 건조하는 단계;를 포함할 수 있다. 본 발명에 따르면, 적층 세라믹 커패시터 제조 공정시 발생하는 크랙(crack)이 제거되어 신뢰성이 우수한 적층 세라믹 커패시터를 제작할 수 있다.

Description

적층 세라믹 커패시터 제조 방법{MANUFACTURING METHOD OF MULTILAYER CERAMIC CAPACITOR}
본 발명은, 세라믹 커패시터 제조 공정 시 발생하는 크랙(crack)을 제거하는 적층 세라믹 커패시터 제조 방법에 관한 것이다.
적층 세라믹 커패시터는 내부 전극이 형성된 복수의 세라믹 그린시트가 적층되어 형성되며, 상기 적층물을 소성시키는 공정이 실시되는바, 이 때에 내부 전극 물질과 그린시트 물질의 소결수축개시온도와 수축율의 차이로 인해 심한 응력이 발생될 수 있다. 이로 인해 적층 세라믹 커패시터의 기능문제 및 구조상 결함과 같은 불량이 발생하기 쉽다.
또한, 전자 기기가 소형화 및 다기능화됨에 따라, 소형화 및 고용량화를 만족하는 적층 세라믹 커패시터가 요구된다.
적층 세라믹 커패시터가 소형화됨에 따라, 세라믹 그린시트의 절단이나 소결과 같은 작은 내부응력 변화에도 유전체 층과 내부 전극층 사이의 계면에 크랙(crack)과 같은 내부 결함의 문제점이 발생할 수 있다.
유전체 층과 내부 전극층 사이의 계면에 크랙(crack)과 같은 내부 결함이 발생하는 경우는 용량 확보와 같은 원하는 특성을 얻을 수가 없으며, 적층 세라믹 커패시터와 같은 적층 세라믹 전자 부품의 신뢰성이 낮아진다.
본 발명은 상기 종래 기술의 문제를 해결하기 위한 것으로, 본 발명의 일 실시예에 따르면, 크랙(crack)을 제거하는 단계를 거쳐 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터 제조 방법은 내부전극이 인쇄된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체를 절단하는 단계; 상기 세라믹 적층체에 세라믹 파우더가 포함된 슬러리를 도포하는 단계; 및 상기 세라믹 적층체에 도포된 슬러리를 건조하는 단계;를 포함한다.
상기 세라믹 적층체에 도포된 슬러리를 건조하는 단계 후, 상기 내부전극와 전기적으로 연결되도록 외부전극용 도전성 페이스트를 상기 세라믹 적층체의 단부에 도포하는 단계; 및 상기 세라믹 적층체를 소성하여 외부전극을 형성하는 단계;를 더 포함할 수 있다.
상기 슬러리의 세라믹 파우더는 상기 세라믹 그린시트의 세라믹과 동일계열의 물질일 수 있다.
상기 슬러리는 용해도 매개변수(Solubility Parameter, SP)가 7.1 내지 8.0 (cal/cm3)0.5인 것이 바람직하다.
상기 슬러리는 세라믹 파우더의 고형분 함량이 3 내지 20% 인 것이 바람직하다.
상기 슬러리는 10rpm에서의 점도와 100rpm에서의 점도의 비가 1.6 내지 3.0 인 것이 바람직하다.
상기 세라믹 적층체에 상기 슬러리를 도포하는 단계는 디핑(dipping)함으로써 수행되거나, 또는 스프레이(spray)법으로 수행될 수 있다.
본 발명에 의하면, 적층 세라믹 커패시터 제조 과정에서 발생하는 크랙이 제거되어, 신뢰도가 높은 적층 세라믹 커패시터가 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 커패시터 제조 방법을 설명하는 공정도이다.
도 2는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터 제조 방법을 설명하는 공정도이다.
도 3는 본 발명의 실시예에 따라 제조된 적층 세라믹 커패시터의 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상 동일한 도면 부호로 표시되는 요소는 동일한 요소이다.
이하에서, 도 1 내지 도 3를 참조하여 본 발명의 일 실시예에 따른 적층 세라믹 커패시터 제조 방법에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터 제조 방법을 설명하는 공정도이다.
본 발명의 일 실시예에 따르면, 제1 내부 전극이 형성된 제1 세라믹 그린 시트와 제2 내부 전극이 형성된 제2 세라믹 그린 시트를 마련한다. 상기 제1 세라믹 그린 시트와 제2 세라믹 그린 시트를 교대로 적층하여 세라믹 적층체를 형성한다.
상기 제1 내부 전극 및 제2 내부 전극은 금속 입자를 함유하는 도전성 페이스트를 도포함으로써 상기 제1 세라믹 그린 시트 및 제2 세라믹 그린 시트에 인쇄할 수 있다.
상기 제1 세라믹 그린 시트 및 제2 세라믹 그린시트를 교대로 적층하여 형성된 세라믹 적층체를 열압착한 후 상기 세라믹 적층체를 절단하는 단계를 포함할 수 있다.
상기 세라믹 적층체에 세라믹 파우더를 포함한 슬러리를 도포하고, 세라믹 적층체에 도포된 상기 슬러리를 건조하는 단계를 포함할 수 있다.
상기 세라믹 적층체에 슬러리를 도포하는 단계는 상기 세라믹 적층체를 슬러리에 디핑(dipping)함으로써 수행될 수 있다.
상기 세라믹 적층체를 절단하는 과정에서 내부전극과 세라믹이 칼날에 의해 벌어지거나, 소성시 내부 전극 물질과 그린시트 물질의 수축율 차이로 인한 내부응력 변화로 인해 크랙(crack)이 발생할 수 있다.
본 발명은 상기 세라믹 적층체의 내부전극과 세라믹이 벌어지거나 내부응력 차이로 인해 크랙(crack)이 발생한 부분에, 상기 세라믹 그린시트를 구성하는 세라믹 물질과 동일 계열의 세라믹 파우더가 포함된 슬러리를 도포한 후 건조하여 크랙(crack)을 슬러리로 메울 수 있다.
이후, 상기 제1 내부전극 및 제2 내부전극과 전기적으로 연결되도록 외부전극용 도전성 페이스트를 상기 세라믹 적층체의 단부에 도포하고, 상기 세라믹 적층체를 소성한 후 외부전극을 형성하여 적측 세라믹 커패시터를 제작할 수 있다.
따라서, 본 발명은 세라믹 적층체에 슬러리를 도포하는 공정을 통해 적층 세라믹 커패시터에 크랙(crack)이 발생하는 것을 방지할 수 있으며, 이에 따라 신뢰성이 우수한 적층 세라믹 커패시터를 제조할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 적층 세라믹 커패시터의 제조 방법을 설명하기 위한 공정도이다.
도 2에 따르면, 상기 세라믹 적층체에 슬러리를 도포하는 단계는, 상기 세라믹 파우더가 포함된 슬러리를 상기 세라믹 적층체에 뿌려서 분산시키는 스프레이(spray)법으로 수행될 수 있다. 상기 슬러리가 크랙 발생부에 분산되어 도포됨으로써, 크랙을 억제할 수 있다.
본 발명자 등은 상기 슬러리의 용해도 매개변수(Solubility Parameter, SP), 세라믹 파우더의 고형분 함량 및 10rpm에서의 점도와 100rpm에서의 점도의 비(이하,점도비)를 다양하게 바꾼 28개의 소결조제의 샘플 1 ~ 28을 시작(試作)했다. 상기 슬러리의 SP값, 세라믹 파우더의 고형분 함량 및 점도비에 따른 전극 연결성 및 크랙 제거 유무를 표 1에 나타냈다.
SP값
(cal/
cm3)0.5 		고형분
(%)		 점도
(10rpm)		 점도
(100rpm)		 점도비
(10/100)		 전극
연결성		 크랙제거
유무
1


9.0~9.9


 3 30 10 3.00 ○ ○
2 5 50 20 2.50 ○ ○
3 10 100 50 2.00 ○ ○
4 15 150 90 1.67 ○ ○
5 20 200 125 1.60 ○ ○
6 25 250 160 1.56 × ×
7 30 300 200 1.50 × ×
8


8.1~9.0


 3 30 10 3.00 × ○
9 5 50 20 2.50 × ○
10 10 100 50 2.00 × ○
11 15 150 90 1.67 × ○
12 20 200 125 1.60 × ○
13 25 250 160 1.56 × ○
14 30 300 200 1.50 × ○
15


7.1~8.0


 3 30 10 3.00 ◎ ◎
16 5 50 20 2.50 ◎ ◎
17 10 100 50 2.00 ◎ ◎
18 15 150 90 1.67 ◎ ◎
19 20 200 125 1.60 ◎ ◎
20 25 250 160 1.56 ○ ◎
21 30 300 200 1.50 ○ ◎
22


5.1~7.0


 3 30 20 1.50 × ◎
23 5 50 30 1.67 × ◎
24 10 100 80 1.25 × ○
25 15 150 120 1.25 × ○
26 20 200 180 1.11 × ○
27 25 250 230 1.09 × ○
28 30 300 280 1.07 × ○
샘플 1 내지 7은 SP값이 9.0 내지 9.9 이고, 세라믹 파우더의 고형분 함량을 3 내지 30 %, 점도비를 1.50 내지 3.00으로 변경하여 제조한 슬러리이다.
샘플 8 내지 14는 SP값이 8.1 내지 9.0 이고, 세라믹 파우더의 고형분 함량을 3 내지 30 %, 점도비를 1.50 내지 3.00으로 변경하여 제조한 슬러리이다.
샘플 15 내지 21은 SP값이 7.1 내지 8.0 이고, 세라믹 파우더의 고형분 함량을 3 내지 30 %, 점도비를 1.50 내지 3.00으로 변경하여 제조한 슬러리이다.
샘플 22 내지 28은 SP값이 5.1 내지 7.0 이고, 세라믹 파우더의 고형분 함량을 3 내지 30 %, 점도비를 1.07 내지 1.50으로 변경하여 제조한 슬러리이다.
세라믹 적층체를 절단한 후, 상기 절단한 세라믹 적층체에 각 샘플로 제조한 슬러리를 도포하였다. 세라믹 적층체에 슬러리를 도포하는 단계는 디핑(dipping)법으로 수행될 수 있고, 또는 스프레이(spray)법으로 수행될 수 있다. 세라믹 적층체에 도포된 슬러리를 건조한 후 세라믹 적층체를 소성하여, 적층 세라믹 커패시터의 전극 연결성 및 크랙 제거 유무를 측정하였다.
크랙 제거율이 75% 이하인 것은 불량(×), 75 내지 85% 인 것은 양호(○), 85% 이상인 것은 우수(◎) 한 것으로 표시하였다.
표1 에 의하면, 슬러리의 SP 값이 5.1 내지 9.0 이거나, 세라믹 파우더 고형분의 함량이 3 내지 20 % 이거나, 슬러리의 점도비가 1.6 내지 3.0 일 때 크랙이 75%이상 제거된다.
가장 바람직하게는 슬러리의 SP 값이 7.1 내지 8.0 이고, 세라믹 파우더 고형분 함량이 3 내지 20% 이며 슬러리의 점도비가 1.6 내지 3.0 일 때, 우수한 전극 연결성 및 높은 크랙 제거율을 동시에 만족할 수 있다.
도 3은 본 발명의 일 실시예에 따라 제조된 적층 세라믹 커패시터의 사시도이다.
본 발명은 세라믹 적층체에 슬러리를 침투시켜 제조 공정 시 발생한 크랙(crack)을 상기 슬러리로 메움으로써, 크랙 발생율을 낮출 수 있다. 이에 따라, 적층 세라믹 커패시터의 신뢰성을 높이는 효과를 나타낼 수 있다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
3: 외부 전극
10: 세라믹 적층체

Claims (8)

  1. 내부전극이 인쇄된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 세라믹 적층체를 절단하는 단계;
    상기 세라믹 적층체에 세라믹 파우더가 포함된 슬러리를 도포하는 단계; 및
    상기 세라믹 적층체에 도포된 슬러리를 건조하는 단계;를
    포함하는 적층 세라믹 커패시터 제조 방법.
  2. 제1항에 있어서,
    상기 슬러리의 세라믹 파우더는 상기 세라믹 그린시트의 세라믹과 동일 계열의 물질인 적층 세라믹 커패시터 제조 방법.
  3. 제1항에 있어서,
    상기 슬러리는 용해도 매개변수(Solubility Parameter, SP)가 7.1 내지 8.0 (cal/cm3)0.5 인 적층 세라믹 커패시터 제조 방법.
  4. 제1항에 있어서,
    상기 슬러리는 세라믹 파우더의 고형분 함량이 3 내지 20% 인 적층 세라믹 커패시터 제조 방법.
  5. 제1항에 있어서,
    상기 슬러리는 10rpm에서의 점도와 100rpm에서의 점도의 비가 1.6 내지 3.0 인 적층 세라믹 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 세라믹 적층체에 슬러리를 도포하는 단계는,
    디핑(dipping)함으로써 수행되는 적층 세라믹 커패시터 제조 방법.
  7. 제1항에 있어서, 상기 세라믹 적층체에 슬러리를 도포하는 단계는,
    스프레이(spray)법으로 수행되는 적층 세라믹 커패시터 제조 방법.
  8. 제1항에 있어서, 상기 세라믹 적층체에 도포된 슬러리를 건조하는 단계 후,
    상기 내부전극와 전기적으로 연결되도록 외부전극용 도전성 페이스트를 상기 세라믹 적층체의 단부에 도포하는 단계; 및
    상기 세라믹 적층체를 소성하여 외부전극을 형성하는 단계;를 더 포함하는 적층 세라믹 커패시터 제조 방법.
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