CN105575645B - 一种叠层电子元件及其制造方法 - Google Patents

Abstract

本发明公开了一种叠层电子元件及其制造方法，方法包括如下步骤：S1、将具有引出电极图案的生料基片和具有内电极图案的生料基片进行层叠；S2、对层叠后的生料基片进行切割得到生坯体；S3、对所述生坯体进行烧结得到熟坯体；S4、对露出所述熟坯体的引出电极图案位置进行喷砂处理；S5、在所述引出电极图案表面涂上电极浆料并烧结。本发明可以有效清除熟坯体的引出电极上的由于切割粉末烧成而留下的绝缘体材料，外电极可以与引出电极形成良好接触，进而提高了叠层电子元件的电性能。

Description

一种叠层电子元件及其制造方法

【技术领域】

本发明涉及一种叠层电子元件及其制造方法。

【背景技术】

叠层电感、磁珠等叠层电子元件，在叠层电子元件的内部具有在厚度方向上进行叠层的导电线圈的内部电极和引出电极，内部电极和引出电极相连。在制造这种叠层电子元件时，一般是将有机粘合剂、分散剂和溶剂组成的粘合剂溶液与粉料进行混合，制成浆料，再流延成生料基片，再在流延的生料基片上用丝网印刷方式印刷上电极图案，将其进行叠层，压制得到生坯体。

在这种叠层电子元件的制造工序中，为了防止叠层坯体烧结之后上外部电极时的棱角漏磁体和外部电极与引出电极之间连接不牢靠等问题，在对生坯体进行切割后，需要对生坯体进行倒角，对生坯体的棱角进行研磨加工，例如，将叠层坯体和磨具放入倒角装置中，进行旋转。

然后，对生坯体进行烧成得到熟坯体，然后在熟坯体上的引出电极图案的位置涂上电极浆料，然后再次烧结，得到外部电极层，然后电镀，形成叠层电子元件。

然后这种工序制造出来的叠层电子元件的电性能较差。

【发明内容】

经过研究发现，在切割过程中切割刀片会将一部分生坯体的磁体材料带到引出电极表面，覆盖在引出电极表面；在随后的烧结工序中，附着的磁体材料在高温下烧结固化，覆盖在引出电极表面上，因此，在烧结后的上外电极工序，在叠层坯体端面上外部电极时会和引出电极之间产生连接不良，造成产品电性能可靠性变差。

另一方面，叠层片状电子元件制作时采用的材料为硼硅玻璃，在高温烧结时，玻璃材料具有流动性，玻璃相物质就会流动在引出电极表面，因此，在烧结后的上外电极工序，在叠层坯体端面上外部电极时会和引出电极之间产生连接不良，造成产品电性能可靠性变差。

为了克服现有技术的不足，本发明提供了一种叠层电子元件的制造方法，以提高叠层电子元件的电性能可靠性。

一种叠层电子元件的制造方法，包括如下步骤：

S1、将具有引出电极图案的生料基片和具有内电极图案的生料基片进行层叠；

S2、对层叠后的生料基片进行切割得到生坯体；

S3、对所述生坯体进行烧结得到熟坯体；

S4、对露出所述熟坯体的引出电极图案位置进行喷砂处理；

S5、在所述引出电极图案表面涂上电极浆料并烧结形成外电极。

磨料最好是在使用高压气体带动下磨料冲击叠层片状电子元件的表面，喷砂后磨料与叠层片状电子元件易于分离。烧成后的熟坯体具有一定硬度，这样做，既能保证熟坯体的端面不能轻易被磨料损伤，又能保证引出电极显露良好，金属的引出电极在烧成后具有很强的延展性，喷砂过程中不会被损耗，只会在熟坯体端面摊开，增大显露面积。

在一个实施例中，

包括如下步骤：

在步骤S4中，喷砂采用的磨料为刚玉砂和碳化硅的至少一者。

在一个实施例中，

所述磨料的平均粒径在10μm至40μm之间。刚玉砂和碳化硅的硬度刚好，且这种粒径使得喷砂过程中不会使叠层电子元件端面产生缺损，还能获得均匀性较好的引出端电极显露，通过使用该粒径的磨料，可以很容易的分离叠层片状电子元件和磨料。

在一个实施例中，

所述喷砂处理的喷砂压力在0.1MPa至0.3MPa之间。这样，既能保证均匀出砂，又不会使叠层片状电子元件端面产生缺损。

在一个实施例中，

在所述喷砂处理中，所述磨料在气体带动下的喷射量为140g/min至160g/min之间。这样，既能保证磨料能够均匀喷出，又不会使熟坯体端面产生缺损。

在一个实施例中，

在所述喷砂处理中，喷出所述磨料的喷嘴与所述熟坯体的距离在80mm至120mm之间。这样既能保证喷射面积，又能保证不会喷射到熟坯体产品的侧边。

在一个实施例中，

所述喷砂处理的喷砂压力为0.2MPa。

在一个实施例中，所述喷嘴与熟坯体垂直。

本发明还提供了一种叠层电子元件，采所述叠层电子元件的制造方法制造而成。

本发明的有益效果是：

本发明可以有效清除熟坯体的引出电极上的由于切割粉末烧成而留下的绝缘体材料，外电极可以与引出电极形成良好接触，进而提高了叠层电子元件的电性能。

【附图说明】

图1是本发明一种实施例的叠层电子元件在制作外电极之前的部分剖视结构示意图；

图2是本发明一种实施例的叠层电子元件的部分剖视结构示意图。

【具体实施方式】

以下对发明的较佳实施例作进一步详细说明。

实施例1

如图1和2所示，一种实施例的叠层电子元件的制造方法，包括如下步骤：

S1、将具有引出电极图案11的生料基片和具有内电极图案12的生料基片进行层叠。生料基片由如下方法制造而成：将有机粘合剂、分散剂和溶剂组成的粘合剂溶液与粉料进行混合，制成浆料，再流延成生料基片。然后在生料基片上通过丝网印刷等方式在生料基片上印刷上出电极图案。

S2、对层叠后的生料基片进行切割得到生坯体。在切割过程中生成的生坯体的基片粉末会附着在引出电极图案11上。

S3、对所述坯体进行烧结得到熟坯体1。在烧结的过程中，基片粉末在高温下烧结固化，覆盖在引出电极图案的表面。

S4、对露出所述熟坯体的引出电极图案位置进行喷砂处理，从而将覆盖在引出电极图案上的绝缘物质进行清除。

S5、在所述引出电极图案表面涂上电极浆料并烧结，形成端电极13。

实施例2

首先，取烧成后的熟坯体和磨料装入喷砂装置中，磨料最好使用平均粒径为10-40μm的氧化铝粉，喷砂压力按照0.2MPa，喷射量为140-160g/min，喷枪调整与熟坯体相垂直，喷枪距离调整为100mm，对熟坯体进行喷砂。

喷砂后，使用筛网将熟坯体和磨料分离开，再对产品进行清洗，烘干。

接着，将露出引出电极图案的熟坯体的侧边和端头沾附上由银、玻璃和载体形成的导电浆料，在80℃下进行干燥，再将它置于空气中625℃下烧结15分钟，形成银外电极层，再在银外电极层上电镀形成镍层，再在镍层表面电镀上锡层，形成外部电极，从而得到叠层片状电子元件。

随机选取800个上述完成的叠层片状电子元件，使用安捷伦E4991A，测试电感量，并算出叠层片状电子元件的开路比例。

下表为不同磨料目数和喷砂压力实验结果记录表。

实验1-3，磨料使用1000目，改变喷砂压力，当喷砂压力为0.1MPa时，出现0.25％开路不良。当喷砂压力达到0.2MPa以上时，无短路不良出现，但磨料过细，作业完成后磨料易粘附在产品表面，不易分离。

实验3-6，磨料使用600目，改变喷砂压力，当喷砂压力为0.1MPa时，出现0.125％开路不良。当喷砂压力达到0.2MPa以上时，无短路不良出现，但当压力≥3MPa时，产品磨损缺角严重。

实验7-8，磨料使用300目，改变喷砂压力，从三个实验来看，都没出现开路不良，但产品喷砂过程中，磨损较严重，也容易造成缺角。

从实验1-9来看，磨料目数为1000时，喷砂后磨料会粘附在叠层片状电子元件表面，不易分离，磨料目数为300时，喷砂后叠层片状电子元件容易产生缺角，因此，从以上实验结果来看，磨料目数最好选择600目。另外，喷砂压力的选择，从实验1-9来看，随着喷砂压力增大，叠层片状电子元件开路率会明显降低，但当压力大于0.2MPa时产品磨损和缺角会增加，因此，喷砂压力最好选择0.2MPa。

将上述参数进行组合，磨料最好选择600目，喷砂压力最好选择0.2MPa。

通过上述分析可以看出，根据本发明叠层片状电子元件的制造方法，在叠层片状电子元件喷砂后，叠层片状电子元件引出电极与外电极间连接更好，这样就能得到开路风险较小的叠层片状电子元件。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明由所提交的权利要求书确定的专利保护范围。

Claims (4)

1.一种叠层电子元件的制造方法，其特征是，包括如下步骤：

S1、将具有引出电极图案的生料基片和具有内电极图案的生料基片进行层叠；

S2、对层叠后的生料基片进行切割得到生坯体,在切割过程中生成的生坯体的生料基片粉末会附着在引出电极图案上；

S3、对所述生坯体进行烧结得到熟坯体，在烧结的过程中，生料基片粉末在高温下烧结固化，覆盖在引出电极图案的表面；

S4、对露出所述熟坯体的引出电极图案位置进行喷砂处理，从而将覆盖在引出电极图案上的烧结固化后的生料基片粉末进行清除；喷砂采用的磨料为刚玉砂和碳化硅的至少一者，所述喷砂处理的喷砂压力为0.2MPa，所述磨料为600目；在所述喷砂处理中，所述磨料在气体带动下的喷射量为140g/min至160g/min之间；

S5、在所述引出电极图案表面涂上电极浆料并烧结。

2.如权利要求1所述的叠层电子元件的制造方法，其特征是，

在所述喷砂处理中，喷出所述磨料的喷嘴与所述熟坯体的距离在80mm至120mm之间。

3.如权利要求1所述的叠层电子元件的制造方法，其特征是，在所述喷砂处理中，喷出所述磨料的喷嘴与熟坯体垂直。

4.一种叠层电子元件，其特征是，采用如权利要求1至3任一所述叠层电子元件的制造方法制造而成。