KR102004808B1 - 유전체 조성물 및 적층형 전자 부품 - Google Patents

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Abstract

본 발명은, 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 유전체층은, BamTiO3를 포함하고, 복수의 결정립 및 인접합 결정립 사이에 형성되는 결정립계를 포함하고, 상기 결정립계는 Si와 Dy의 합이 10 내지 15중량부인 적층형 전자 부품을 및 상기 유전체층의 재료가 되는 유전체 조성물을 제공한다.

Description

유전체 조성물 및 적층형 전자 부품{Dielectric composition and Multilayered electronic component}
본 발명은 유전체 조성물 및 적층형 전자 부품에 관한 것이다.
최근의 스마트폰에는 최대 1000개에 가까운 많은 수의 적층형 전자 부품이 사용되는 경우가 있기 때문에, 이에 적층형 전자 부품의 소형화 및 대용량화에 대한 요구가 높아지고 있다.
이러한 요구를 실현하기 위해서는, 유전체층 및 내부 전극의 박층화가 반드시 수반되어야 하며, 최근 유전체층은 500nm 수준의 박층화가 요구되는 상황이다.
그러나, 이렇게 유전체층이 박층화되면 층간 인가되는 전압이 커져 미세 구조상의 결함이 발생되고 이에 BDV 및 고온IR 등의 내전압 특성이 악화되어 신뢰성 확보가 어려워진다.
이에, 적층형 전자 부품을 제조하는 업계에서는, 유전체층의 박층화와 함께 신뢰성 하락을 최소화하면서 고유전 특성의 구현이 가능한 유전체 조성물에 대한 기술의 확보 여부 중요하며, 이러한 사항은 향후 시장 선점 및 기술 선도에 미치는 핵심 인자로 작용할 수 있다.
일본특허공개공보 제2006-287046호 일본특허공개공보 제2012-129508호
본 발명의 목적은, 고유전 특성을 구현하면서 박층화에 의한 신뢰성 하락을 방지할 수 있는 유전체 조성물 및 적층형 전자 부품을 제공하는데 있다.
본 발명의 일 측면은, BamTiO3(0.995≤m≤1.010) 또는 칼슘(Ca), 지르코늄(Zr), 주석(Sn)이 일부 고용되어 수정된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3를 포함하는 모재 분말; 망간(Mn), 크롬(Cr), 철(Fe), 코발트(Co), 구리(Cu), 아연(Zn) 중 하나의 원자가 가변 억셉터(variable valence acceptor) 원소 산화물 또는 탄산염과 마그네슘(Mg) 또는 Zr 중 하나의 원자가 고정 억셉터(fixed valence acceptor) 원소 산화물 또는 탄산염을 포함하는 제1 부성분; 규소(Si)를 포함하는 산화물 또는 탄산염, 또는 Si를 포함하는 글라스(glass)를 포함하는 제2 부성분; BaO 또는 BaCO3를 포함하는 제3 부성분; 및 Dy 및 V2O5를 포함하는 제4 부성분; 를 포함하고, 인접한 유전체 조성물 사이에 형성되는 결정립계 내의 Si와 Dy의 합이, 결정립계의 전체 산화물 100중량부에 대하여, 10 내지 15중량부인 유전체 조성물을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 부성분의 Mg가 전체 산화물 또는 탄산염 100중량부에 대하여 0.5중량부 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제2 부성분이 알루미늄(Al)을 포함하는 산화물 또는 탄산염을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 제4 부성분이 Y, Gd, Sm, Nd, Tb, Eu, Yb, Er, Lu 중 하나의 희토류 원소를 더 포함할 수 있다.
본 발명의 다른 측면은, 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및 상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고, 상기 유전체층은, BamTiO3를 포함하고, 복수의 결정립 및 인접한 결정립 사이에 형성되는 결정립계를 포함하고, 상기 결정립계는 Si와 Dy의 합이 10 내지 15중량부인 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 유전체층의 결정립계에서, Si에 대한 Dy의 비율(Dy/Si)이 1.0 내지 1.6일 수 있다.
본 발명의 일 실시 예에서, 상기 유전체층은 결정립계의 두께가 0.7 내지 1.5nm일 수 있다.
본 발명의 일 실시 예에서, 상기 모재 분말의 유전체 결정립계는 코어(core)-쉘(shell) 구조를 가지는 유전체 결정립을 포함하고, 그레인(grain)의 크기가 50 내지 500nm이고, 상기 유전체층의 두께가 0.9㎛ 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 결정립계의 두께 편차(두께 표준편차/두께 평균치)×100이 10 이하일 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부 전극은 Ni 또는 Ni 합금을 포함할 수 있다.
본 발명의 일 실시 예에 따르면, 유전체층의 두께를 얇게 하더라도 기존의 유전체 조성물을 사용하는 경우와 동등한 수준의 용량을 구현할 수 있으며, 결정립계의 절연저항을 향상시켜, 적층형 전자 부품의 신뢰성을 확보할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2의 A를 확대하여 나타낸 단면도이다.
도 4 및 도 5는 유전체층의 두께가 약 0.7㎛이고 정격전압이 6.3V인 길이와 폭이 0.6mm×0.3mm인 적층형 커패시터에서, 가속수명을 측정한 결과를 나타낸 그래프이다.
도 6은 입계층의 라인 프로파일을 나타낸 TEM사진이다.
도 7은 성분분석시 전자선 위치를 나타낸 TEM사진이다.
도 8은 입계층의 정확한 판단을 위하여 도 6의 라인 프로파일에서 관찰되는 대비(contrast) 차이에 의한 입계층의 두께를 산출하는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 전자 부품(100)은 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
바디(110)는 유전체층(111)과 서로 다른 극성을 가지며 유전체층(111)을 사이에 두고 번갈아 적층되는 제1 및 제2 내부 전극(121, 122)을 포함한다.
바디(110)는 형상에 특별히 제한은 없지만, 바람직하게 직방체 형상일 수 있다.
또한, 바디(110)는 그 치수도 특별히 제한은 없고, 용도에 따라 적절한 치수로 형성할 수 있다.
그리고, 바디(110)의 상단과 하단에는 커버(112, 113)이 각각 마련될 수 있다.
유전체층(111)의 두께는 커패시터의 용량 설계에 맞추어 임의로 변경할 수 있는데, 이때 너무 얇은 두께의 유전체층(111)은 한 층 내에 존재하는 결정립 수가 작아 신뢰성에 악영향을 미칠 수 있다.
제1 및 제2 내부 전극(121, 122)은 각 단면이 바디(110)의 대향하는 X방향의 양면을 통해 노출되도록 적층할 수 있다.
이러한 제1 및 제2 내부 전극(131, 132)에 함유되는 도전재는 특별히 한정되지는 않지만, 유전체층(111)의 구성 재료가 내환원성을 가지면서 Ni 등의 금속을 이용할 수 있다.
또한, 본 실시 형태의 유전체 조성물로 유전체층을 형성하면, 1,300℃ 이하의 환원 분위기에서 소성이 가능해지므로 내부 전극의 소재로 Ni 또는 Ni 합금을 사용할 수 있고, 이에 적층형 전자 부품의 유전율을 높이고 고온 내전압 특성을 향상시킬 수 있다.
이때, 상기 Ni 합금으로는 Ni와, Mn, Cr, Co, S, Sn 및 Al에서 선택되는 1종 이상의 원소를 이용할 수 있다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 양 단부에 각각 배치되고, 바디(110)의 내부에 교대로 배치되는 제1 및 제2 내부 전극(121, 122)과 각각 접속되어 전기적으로 연결된다.
제1 및 제2 외부 전극(131, 132)은 바디(110)의 X방향의 양 단부를 감싸는 형태로 형성되며, 바디(110)의 제3 및 제4 면을 통해 교대로 노출되는 제1 및 제2 내부 전극(121, 122)의 단면에 접속되어 전기적으로 연결되어 커패시터 회로를 구성할 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)에 함유되는 도전재는 특별히 한정되지는 않지만, 도전성이 우수한 Ni, Cu, 또는 이들의 합금을 이용할 수 있다.
본 실시 형태에서, 바디(110)를 구성하는 유전체층(111)은 내환원성 유전체 조성물을 함유할 수 있으며, 상기 유전체 조성물은 환원분위기에서 소성 가능한 EIA 규?에 명시된 X5R 또는 X7R 특성을 만족한다.
본 실시 형태에 따른 유전체 조성물은, BamTiO3(0.995≤m≤1.010) 또는 칼슘(Ca), 지르코늄(Zr), 주석(Sn)이 일부 고용되어 수정된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3를 포함하는 모재 분말; 망간(Mn), 크롬(Cr), 철(Fe), 코발트(Co), 구리(Cu), 아연(Zn) 중 하나의 원자가 가변 억셉터(variable valence acceptor) 원소 산화물 또는 탄산염과 마그네슘(Mg) 또는 Zr 중 하나의 원자가 고정 억셉터(fixed valence acceptor) 원소 산화물 또는 탄산염을 포함하는 제1 부성분; 규소(Si)를 포함하는 산화물 또는 탄산염, 또는 Si를 포함하는 글라스(glass)를 포함하는 제2 부성분; BaO 또는 BaCO3를 포함하는 제3 부성분; 및 Dy 및 V2O5를 포함하는 제4 부성분; 를 포함한다.
이하, 본 발명의 일 실시 형태에 따른 유전체 조성물의 각 성분을 보다 구체적으로 설명한다.
a) 모재 분말
모재 분말은 유전체의 주성분으로, BamTiO3(0.995≤m≤1.010)계 유전체 분말을 사용할 수 있다.
이때, m 값이 0.995 미만이면 환원성 분위기 소성에서 쉽게 환원되어 반도성 물질로 변하기 쉽고, m 값이 1.010을 초과하면 소성 온도가 너무 올라가는 문제점이 발생할 수 있다.
또한, 모재 분말은, 칼슘(Ca), 지르코늄(Zr), 주석(Sn)이 일부 고용되어 수정된 (Ba,Ca)(Ti,Ca)O3, (Ba,Ca)(Ti,Zr)O3, Ba(Ti,Zr)O3, (Ba,Ca)(Ti,Sn)O3를 포함할 수 있다.
b) 제1 부성분
제1 부성분으로 원자가 가변 억셉터(variable valence acceptor) 원소 산화물 또는 탄산염과 원자가 고정 억셉터(fixed valence acceptor) 원소 산화물 또는 탄산염을 포함할 수 있다.
원자가 가변 억셉터(variable valence acceptor) 원소는 망간(Mn), 크롬(Cr), 철(Fe), 코발트(Co), 구리(Cu), 아연(Zn) 중 하나일 수 있고, 원자가 고정 억셉터(fixed valence acceptor) 원소는 마그네슘(Mg) 또는 Zr 중 하나일 수 있다.
상기 원자가 고정 악셉터 원소 산화물 또는 탄화물은 내환원성을 부여하고 유전율을 향상시키며 보다 안정적인 고온 가속 수명을 유지하는 역할을 하며, 산화물 또는 탄화물의 형태가 특별히 제한되는 것은 아니다.
c) 제2 부성분
제2 부성분으로 규소(Si)를 포함하는 산화물 또는 탄산염, 또는 Si를 포함하는 글라스(glass)를 포함할 수 있다. 제2 부성분은 소결 온도를 저하시키고 주성분인 모재 분말 또는 다른 부성분들과 반응하여 소결성을 촉진시키는 역할을 할 수 있다.
또한, 상기 제2 부성분은 알루미늄(Al)을 포함하는 산화물 또는 탄산염을 더 포함할 수 있다.
d) 제3 부성분
제3 부성분으로 BaO 또는 BaCO3를 포함할 수 있다. 제3 부성분은 내환원성과 입성장 제어 및 소결 안정성을 부여하는 역할을 한다.
e) 제4 부성분
제4 부성분으로, Dy 및 V2O5를 포함할 수 있다. 제4 부성분은 신뢰성을 개선시키는 역할을 한다.
또한, 상기 제4 부성분이 희토류 원소를 더 포함할 수 있다. 이 희토류 원소는 고온 가속 수명을 향상시키고 상 변이온도(Tc) 이상에서의 용량변화를 안정화시켜 원하는 온도 특성을 확보하는 역할을 한다.
이때, 희토류 원소는, Gd, Sm, Nd, Tb, Eu, Yb, Er 및 Lu 로 이루어진 군으로부터 선택된 적어도 하나의 원소일 수 있으나, 본 발명의 희토류 원소가 이에 한정되는 것은 아니다.
본 실시 형태의 유전체층(111)은 상기 유전체 조성물을 포함하는 세라믹 입자(결정립; 111a)와 상기 세라믹 입자(111a) 사이에 존재하는 입계부(결정립계; 111b)로 이루어질 수 있다.
이때, 상기 세라믹 입자(111a)는 코어부와 코어부를 둘러싸는 쉘(shell)부로 이루어질 수 있으며, 코어부 또는 쉘부에 상기 유전체 조성물의 제1 내지 제4 부성분이 편재하여 포함될 수 있다.
또한, 상기 세라믹 입자는 인접한 두 결정립(grain) 사이에 존재하는 결정립계(grain boundary)에 존재할 수 있다.
이때, 유전체층(111)의 유전체 결정립계는 코어(core)-쉘(shell) 구조를 가지는 결정립을 포함하고, 상기 결정립의 크기는 50 내지 500nm일 수 있고, 유전체층의 두께는 0.9㎛ 이하일 수 있다.
또한, 본 실시 형태에서는, 전체 산화물 100중량부에 대하여, 결정립계 내에 제2 부성분인 Si와 제4 부성분인 Dy의 합이 10 내지 15중량부일 수 있다. 이때, 상기 합은, Si를 SiO2로 환산하고, Dy는 Dy2O3 산화물로 환산하고, 그 외 Mg, Al, ti, V, Mn, Ni, Zr, Ba, Dy 등도 각각의 산화물로 환산하였을 때, 전체 산화물 100중량부에 대한 함량이다.
이에 산소빈자리의 결함농도가 낮아지고, 결정립계의 취약부위가 개선되어 유전율과 BDV 산포 및 고온에서의 IR 열화(degradation)가 개선될 수 있다.
또한, 유전체층의 결정립계에서, Si에 대한 Dy의 농도 비율(Dy/Si)은 1.0 내지 1.6일 수 있다.
또한, 유전체층은 결정립계의 두께가 0.7 내지 1.5nm일 수 있다.
결정립계의 두께가 1.5nm을 초과하면 결정립계의 분율이 증가되어 결정립(grain)의 분율은 상대적으로 감소되므로 유전율이 감소될 수 있고, 또한 부성분들의 함량이 과량이 되면서 내전압이 감소할 수 있어, 결과적으로 적층형 전자 부품의 전기적 특성 및 신뢰성이 열화될 수 있다.
결정립계의 두께가 0.7nm 미만이면 입계의 균일성이 저하되어 전계가 한곳으로 몰리게 되면서 적층형 전자 부품의 신뢰성을 저하시킬 수 있다.
또한, 결정립계의 두께 편차 CV는 10 이하일 수 있다. 여기서 CV는 표준편차/평균치×100으로 구한다.
결정립계의 두께 편차 CV가 10을 초과한다는 것은 입계의 두께가 전반적으로 불균일하다는 것을 의미하는 것이며, 이 경우 유전체층이 불균일하게 입성장되어 불균일한 입계를 형성하게 되고, 결과적으로 커패시터 바디에 전기적으로 취약한 부위를 형성하게 되어 적층형 전자 부품의 신뢰성을 열화시킬 수 있다.
종래의 적층형 전자 부품은 유전체층을 박층화하게 되면 단위 유전체당 결정립계 분율의 저하가 수반되어 결정립 내부(grain interior) 대비 결정립계(grain boundary)의 절연 저항이 높아진다. 본 실시 형태에 따르면, 박층화를 하더라도 높은 절연 저항을 유지할 수 있다.
아래 실험 예에서는 결정립계 내 Si와 Dy를 일정농도 이상 편절(segregation)시키기 위해 유전체 조성물의 첨가제의 함량을 조절한 것이고, 이에 최종 적층형 전자 부품의 유전체층의 결정립계 내에서 검출되는 첨가제의 농도가 상이하도록 하여 신뢰성을 체크한 것이다.
이때, 평가는 아래와 같은 공정을 통해 X5R특성의 적층형 세라믹 커패시터를 제작하고, 유전체 조성제어에 따른 최종 제품의 유전체층-결정입계에서 검출 되는 첨가제 함량에 따라서 아래 표와 같이 BDV산포 및 고온신뢰성 결과를 나타낸다.
[실험 예]
실험에 사용되는 적층형 커패시터의 제작 공정은 다음과 같다.
먼저 유전체 조성물의 모재 분말은 100nm급의 BaTiO3를 사용하였고, 부성분은 Dy2O3, BaCO3, Mn3O4, V2O5, Al2O3, SiO2, MgCO3를 투입한다.
이때, BaTiO3 100 몰(mol)에 대하여 2몰%의 Dy2O3, 2.5몰%의 BaCO3, 0.25몰%의 Mn3O4, 0.25몰%의 V2O5, 0.5몰%의 Al2O3, 0.5몰%의 MgCO3를 사용하였다.
이때, 표 1에 기재된 조성 및 함량에 따라 SiO2와 Dy2O3의 함량을 더 조절하여 원료 분말을 만들고, 이 원료 분말을 지르코니아 볼을 혼합 및 분산 메디아로 사용하고 에탄올 및 톨루엔을 용매로 하여 분산제 및 바인더와 혼합한 후 약 20시간　동안 볼 밀링(milling)하고 유전체 시트의 강도 구현을 위해 바인더를 혼합하여 슬러리를 제조하였다.
이렇게 제조된 슬러리는 X5R MLCC 시편 제작을 위해 소형 닥터 블레이드(doctor blade) 방식의 코터(coater)를 이용하여 1.0㎛ 두께의 세라믹 시트로 제조하였다.
다음으로, 성형된 세라믹 시트에 Ni로 내부 전극을 인쇄한 후, 상하 커버를 3㎛ 두께의 시트 30층을 각각 적층하여 적층체를 만들고 압착 공정을 거쳐 압착 바아(bar)를 제작하고, 이 압착 바아를 절단기를 이용하여 길이와 폭이 각각 1.0mm×0.5mm 및 0.6mm×0.3mm 크기의 칩으로 절단하였다.
이렇게 절단된 칩은 탈 바인더를 위해 400℃ 에어 분위기에서 가소하고, 이후 약 1,130℃ 수소농도 0.1% H2 조건에서 1시간 소성하며, 이후 소성된 칩은 1,000℃ N2분위기에서 재산화를 3시간 동안 열처리하고, Cu 페이스트로 터미네이션 공정 및 전극 소성을 거쳐 완성한 후 적층형 커패시터의 용량, BDV산포, 고온 150℃에서 전압 스텝(step) 증가에 따른 저항열화를 측정하였다.
이때, 유전체층의 결정립은 500nm 이하가 되고, 유전체층의 두께는 0.9㎛ 이하가 된다.
[평가]
칩의 상온 정전 용량 및 유전 손실은 LCR meter를 이용하여, 1 kHz, AC 0.5V/㎛의 조건에서 용량을 측정하였으며, 절연파괴전압(BDV: break down voltage) 산포는 각 실시 예 별로 20개의 샘플을 취하여 측정값에서 평균값 대비 최소값의 비율을 의미한다. BDV 최소 값이 평균 값 대비 60% 미만이면 불량으로 판정하였다.
고온신뢰성 테스트(high accelerated life test)는 각 실시 예 별로 40개의 샘플을 취하여 105℃, AC 17V/㎛에서 3시간 동안 IR을 5초 간격으로 축정한 것이며, 고온IR 산포는 절연저항값이 10E8 ohm 이하로 감소하는 칩의 빈도를 의미한다.
아래, 표 1은 Si와 Dy의 함량과 Si에 대한 Dy의 중량비에 따라 변화하는 적층형 커패시터의 유전율, BDV산포 및 고온신뢰성을 각각 나타낸 것이다. 여기서, 고온 IR산포는, BDV 최소값이 평균값 대비 80% 이상일 때를 양호(○)로, BDV 최소값이 평균값 대비 60% 이상일 때를 보통(△)으로, BDV 최소값이 평균값 대비 60% 미만일 때를 불량(×)으로 판정하여 나타낸다
# 결정립계에서의 Si와 Dy의 함유 비율(중량부) 특성
Si Dy Si+Dy BDV BDV산포 고온신뢰성
(ohm)		 고온IR
산포
1 1.5 1.4 2.9 41 X 2×10^6 X
2 1.6 1.5 3.1 35 X 1×10^6 X
3 1.8 1.7 3.5 32 X 2×10^6 X
4 2.3 1.6 3.9 27 X 3×10^6 X
5 2.2 3.2 5.4 42 △ 2×10^7 △
6 2.3 4.0 6.3 45 △ 2×10^7 △
7 2.8 4.1 6.9 47 △ 4×10^7 △
8 3.4 5.5 8.9 51 △ 2×10^7 △
9 4.2 5.8 10.0 55 ○ 3×10^8 ○
10 3.9 7.5 11.4 57 ○ 1×10^7 △
11 5.7 7.1 12.8 62 ○ 3×10^8 ○
12 6.5 7.2 13.7 68 ○ 2×10^8 ○
13 7.1 7.7 14.8 68 ○ 1×10^8 ○
14 8.2 5.6 13.8 45 ○ 2×10^7 △
15 7.2 7.8 15.0 48 ○ 2×10^8 ○
16 9.3 5.9 15.2 32 △ 1×10^6 X
17 9.2 6.3 15.5 35 △ 2×10^6 X
18 9.1 7.0 16.1 34 △ 1×10^6 X
표 1을 참조하면, 결정립계에서의 각 첨가제 함량은, 혼합/분산공정 후 첨가하는 첨가제의 성상 및 함량에 따라 변화하게 된다.
전체실험에서 대체적으로 Dy와 Si의 농도는 같이 증가하는 경향이 확인되며, 그에 따른 적층형 커패시터의 신뢰성 특성은, 0.6um 초박층에서의 BDV산포 및 고온에서 높은 절연 저항을 확보하기 위해서는 결정립계 내의 Si+Dy 농도가 산화물 100중량부에 대하여 10 내지 15중량부인 것이 바람직하다.
도 4 및 도 5는 유전체층의 두께가 약 0.7㎛이고 정격전압이 6.3V인 길이와 폭이 0.6mm×0.3mm인 적층형 커패시터에서, 가속수명을 측정한 결과를 나타낸 그래프이다.
도 4에서와 같이, 고온 IR(insulation)은 40개의 샘플에 대해서 그래프의 가로축과 같이 3시간 동안 측정이 이루어지며, 그래프에 표시된 각각의 라인은 시험한 40개의 샘플에서 도출되는 각각의 라인을 나타낸다.
그리고, 1.E+06의 적색 선은 기준 선으로서 이로부터 1.E+0.9까지의 범위 내에 측정된 값을 정상으로 판단한다.
도 4를 참조하면, 결정립계 내의 Si와 Dy의 합의 합량이 전체 산화물 100중량부에 대하여 10중량부 이상인 경우 85도의 고온IR이 107Ω 이상으로 유지됨을 알 수 있다.
만약, 결정립계 내의 Si와 Dy의 합의 합량이 전체 산화물 100중량부에 대하여 10중량부 미만인 경우, 도5에서와 같이 85도의 고온IR은 107Ω 밑으로 감소하게 된다.
아래, 표 2는 표 1에서 일부 샘플에 대해 결정립계에서의 Dy/Si의 비에 따른 적층형 커패시터의 특성을 각각 나타낸 것이다.
# 결정립계에서의 Si와 Dy의 함유 비율(중량부) 특성
Si Dy Dy/Si BDV BDV산포 고온신뢰성(ohm) 고온IR 산포
9 4.2 5.8 1.38 55 ○ 3×10^8 ○
10 3.9 7.5 1.92 57 ○ 1×10^7 △
11 5.7 7.1 1.25 62 ○ 3×10^8 ○
12 6.5 7.2 1.11 68 ○ 2×10^8 ○
13 7.1 7.7 1.08 68 ○ 1×10^8 ○
14 8.2 5.6 0.68 45 ○ 2×10^7 △
15 7.2 7.8 1.04 48 ○ 2×10^8 ○
19 6.2 5.4 0.87 50 ○ 7×10^6 △
20 5.2 7.9 1.52 54 ○ 1×10^8 ○
21 4.6 7.9 1.72 52 △ 1×10^8 ○
표 2는 표 1에서 결정립계 내 Si+Dy의 합이 10 내지 15 중량부인 샘플에서 Dy/Si에 대한 칩 특성을 나타낸다.
표 2를 참조하면, 유전체층의 결정립계에서, Si에 대한 Dy의 중량비가 1.0 내지 1.6인 샘플 9, 11-13 및 20-21에서 결정립계가 더 균일해지고 결정립계의 절연저항이 충분히 확보되어 적층형 전자 부품의 유전율 저하가 더 감소되면서 신뢰성을 더 향상시킬 수 있음을 확인할 수 있다. Dy/Si가 0.87인 샘플 19의 경우 고온 신뢰성이 낮게 나타났다.
도 6은 입계층의 라인 프로파일을 나타낸 TEM사진이고, 도 7은 성분분석시 전자선 위치를 나타낸 TEM사진이고, 도 8은 입계층의 정확한 판단을 위하여 도 6의 라인 프로파일에서 관찰되는 대비(contrast) 차이에 의한 입계층의 두께를 산출하는 그래프이다.
먼저 FIB마이크로 샘플링에 의하여 TEM관찰용 박막시료를 제작한다. 그리고, 박막시료에 Ar 밀링처리를 하여, 두께 약 80nm의 박막시료를 입계층 관찰용 STEM시료로 제작한다.
그리고, 전자선의 프로브경을 약 0.5nm로 하여 입계층에 대한 분석을 진행한다. 이때, 입사전자선에 대하여 경사가 없는 입계층에 대하여만 분석을 진행 한다.
도 6 및 도 8을 참조하면, 입계층의 HAADF-STEM화상(배율x2.25M)과 같이, 입계층의 라인프로파일에서 보이는 피크(peak)의 반가폭(FWHM: Full Width at Half Maximum)을 측정하여, 입계층의 두께로 정의하며, 입계층의 성분분석은 동등의 두께를 가지는 영역에 대해서 비교 분석한다.
그리고, 도 7에서와 같이, 입계층의 성분분석은 상기 경사가 없는 입계층과 프로브경에 대한 조건을 계층의 한 점에 전자선을 조사하여, EDS분석을 함으로써 얻을 수 있다. 이때, 측정은 각 샘플에 대하여 20점씩 진행하여 평균치를 산출하였다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
112, 113: 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 및
    상기 바디에 상기 제1 및 제2 내부 전극과 각각 접속되도록 배치되는 제1 및 제2 외부 전극; 을 포함하고,
    상기 유전체층은, BamTiO3를 포함하고, 코어부와 상기 코어부를 둘러싸는 쉘부로 이루어진 복수의 결정립 및 인접한 결정립 사이에 형성되는 결정립계를 포함하고,
    상기 결정립계는 Si와 Dy의 합이 10 내지 15중량부인 적층형 전자 부품.
  6. 제5항에 있어서,
    상기 유전체층의 결정립계에서, Si에 대한 Dy의 비율(Dy/Si)이 1.0 내지 1.6인 적층형 전자 부품.
  7. 제5항에 있어서,
    상기 유전체층은 결정립계의 두께가 0.7 내지 1.5nm인 적층형 전자 부품.
  8. 제5항에 있어서,
    상기 결정립(grain)의 크기가 50 내지 500nm이고, 상기 유전체층의 두께가 0.9㎛ 이하인 적층형 전자 부품.
  9. 제5항에 있어서,
    상기 결정립계의 두께 편차(두께 표준편차/두께 평균치)×100이 10 이하인 적층형 전자 부품.
  10. 제5항에 있어서,
    상기 제1 및 제2 내부 전극은 Ni 또는 Ni 합금을 포함하는 것을 특징으로 하는 적층형 전자 부품.
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