KR20230100293A - 적층 세라믹 커패시터 - Google Patents

적층 세라믹 커패시터 Download PDF

Info

Publication number
KR20230100293A
KR20230100293A KR1020210190033A KR20210190033A KR20230100293A KR 20230100293 A KR20230100293 A KR 20230100293A KR 1020210190033 A KR1020210190033 A KR 1020210190033A KR 20210190033 A KR20210190033 A KR 20210190033A KR 20230100293 A KR20230100293 A KR 20230100293A
Authority
KR
South Korea
Prior art keywords
side margin
content
dielectric layer
average
active
Prior art date
Application number
KR1020210190033A
Other languages
English (en)
Inventor
전종명
이기용
김진우
최창학
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020210190033A priority Critical patent/KR20230100293A/ko
Priority to US17/852,549 priority patent/US20230207212A1/en
Priority to JP2022107787A priority patent/JP2023098566A/ja
Priority to CN202211100683.9A priority patent/CN116364420A/zh
Publication of KR20230100293A publication Critical patent/KR20230100293A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/224—Housing; Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/13—Energy storage using capacitors

Abstract

본 발명의 일 실시 형태는, 유전체층을 포함하고, 서로 대향하는 제1 면 및 제2 면과, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과, 상기 제1 면 내지 제4 면과 연결되고 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디; 상기 세라믹 바디의 내부에 배치되고, 상기 제1 면 및 제2 면으로 노출되고, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부 전극; 상기 제1 면 및 제2 면에 노출된 상기 내부 전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부; 상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하여 용량이 형성되는 액티브부를 포함하고, 상기 액티브부의 상기 사이드 마진부 인근 영역에서의 평균 Sn 함량은 상기 액티브부의 중심 영역에서의 평균 Sn 함량보다 큰, 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTI-LAYERED CERAMIC CAPACITOR}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
적층 전자 부품 중 하나인 적층 세라믹 커패시터(Multi-layered Ceramic Capacitor, MLCC)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
이러한 적층 세라믹 커패시터는 전자 기기의 전자 회로 안에서 블로킹(blocking), 커플링(coupling), 디커플링(decoupling), 전류 분리 및 에너지 저장 등 다양한 역할을 수행하는 소자로서, 소형화 및 고성능화의 요구가 많아 기술적 경쟁이 심화되고 있다.
다양한 역할을 수행하는 적층 세라믹 커패시터는 소형화 및 고성능화되면서도, 보다 안정적인 동작을 필요로 한다. 이에 따라, 전술한 요구를 충족하기 위하여 내습 신뢰성 및 전기적 특성이 향상된 적층 세라믹 커패시터의 개발이 필요한 실정이나, 지금까지 이러한 고도의 요구를 모두 충족하는 기술은 개발되지 않았다.
본 발명의 여러 목적 중 하나는, 적층 세라믹 커패시터의 내습 신뢰성 및 전기적 특성을 향상시키는 것이다.
다만, 본 발명의 목적은 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태는,
유전체층을 포함하고, 서로 대향하는 제1 면 및 제2 면과, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과, 상기 제1 면 내지 제4 면과 연결되고 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되고, 상기 제1 면 및 제2 면으로 노출되고, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부 전극;
상기 제1 면 및 제2 면에 노출된 상기 내부 전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;
상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하여 용량이 형성되는 액티브부를 포함하고,
상기 액티브부의 상기 사이드 마진부 인근 영역에서의 평균 Sn 함량은 상기 액티브부의 중심 영역에서의 평균 Sn 함량보다 큰, 적층 세라믹 커패시터를 제공한다.
본 발명의 여러 효과 중 하나는 내습 신뢰성 및 전기적 특성이 우수한 적층형 전자 부품을 제공하는 것이다.
다만, 본 발명의 다양하면서도 유익한 장점 및 효과는 전술한 내용에 한정되지 않고, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 세라믹 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디의 소성 전 세라믹 그린시트 적층 바디를 나타내는 사시도이다.
도 4는 도 2의 I-I'선에 따른 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, L 방향은 제1 방향 또는 길이방향, W 방향은 제2 방향 또는 폭 방향, T 방향은 제3 방향, 두께 방향 또는 적층 방향으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 세라믹 바디의 외관을 나타내는 사시도이다.
도 3은 도 2의 세라믹 바디의 소성 전 세라믹 그린시트 적층 바디를 나타내는 사시도이다.
도 4는 도 2의 I-I'선에 따른 단면도이다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터에 대하여 상세히 설명한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 바디(110), 세라믹 바디(110)의 내부에 형성되는 복수의 내부 전극(121, 122) 및 세라믹 바디(110)의 외표면에 형성되는 외부 전극(131, 132)을 포함한다.
상기 세라믹 바디(110)는 서로 대향하는 제1 면(1) 및 제2 면(2)과, 상기 제1 면 및 제2 면을 연결하는 제3 면(3) 및 제4 면(4)과, 상기 제1 면 내지 제4 면과 연결되고 서로 대향하는 제5 면(5) 및 제6 면(6)을 포함한다.
제1 면(1) 및 제2 면(2)은 세라믹 바디(110)의 폭 방향(W)으로 마주보는 면으로 정의될 수 있고, 제3 면(3) 및 제4 면(4)은 길이 방향(L)으로 마주보는 면으로 정의될 수 있으며, 제5 면(5) 및 제6 면(6)은 두께 방향(T)으로 마주보는 면으로 정의될 수 있다.
세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이, 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
세라믹 바디(110)는 복수의 내부 전극(121, 122) 및 상기 복수의 내부 전극 사이에 배치된 유전체층(111)을 포함한다. 상기 바디에 있어서, 유전체층(111) 및 내부 전극(121, 122)은 교대로 적층되어 있다.
세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사 전자 현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
내부 전극(121, 122)은 유전체층(111)과 두께 방향(Z 방향)으로 번갈아 배치될 수 있다. 내부 전극은 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되고, 바디(110)의 제3 면 및 제4 면(3, 4)으로 제1 및 제2 내부 전극(121, 122)의 일단이 각각 노출될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 제1 내부 전극(121) 및 제2 내부 전극(122)을 한쌍으로 할 수 있다.
도 3을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 각각 바디의 길이 방향(X 방향)의 양 단면인 제3 면(3) 및 제4 면(4)으로 교번하여 노출되고, 세라믹 바디(110)의 제3 면(3)에는 제1 외부 전극(131)이 형성되어, 제1 내부 전극(121)과 전기적으로 연결될 수 있다. 또한, 세라믹 바디(110)의 제4 면(4)에는 제2 외부 전극(132)이 형성되어, 제2 내부 전극(122)과 전기적으로 연결될 수 있다.
따라서, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되고, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다. 이 때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않고, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag) 합금 등의 귀금속 재료, 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있고, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터(100)는, 상기 세라믹 바디(110)의 내부에 배치되고, 상기 제1 면(1) 및 제2 면(2)으로 노출되고, 상기 제3 면(3) 또는 제4 면(4)으로 일단이 노출되는 복수의 내부 전극(121, 122); 및 상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부 전극의 단부 상에 배치된 제1 사이드 마진부(112) 및 제2 사이드 마진부(113);를 포함한다.
세라믹 바디(110)의 내부에는 복수의 내부 전극(121, 122)이 형성되어 있고, 복수의 내부 전극(121, 122)의 각 말단은 세라믹 바디(110)의 폭 방향(W) 면인 제1 면(1) 및 제2 면(2)에 노출되고, 노출된 단부 상에 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)가 각각 배치된다.
즉, 세라믹 바디(110)는 복수의 유전체층(111)이 적층된 적층체와, 상기 적층체의 폭 방향(W) 양 측면에 배치되는 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)로 구성될 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 바디(110)의 길이는 세라믹 바디의 제3 면(3)에서 제4 면(4)까지의 거리에 해당한다. 이에 제한되는 것은 아니나, 세라믹 바디의 길이는 300~1400㎛일 수 있다.
상기 유전체층(111) 상에 내부전극(121, 122)이 형성될 수 있으며, 내부전극(121, 122)은 소결에 의하여 일 유전체층을 사이에 두고, 세라믹 바디(110)의 내부에 형성될 수 있다.
도 3을 참조하면, 유전체층(111) 상에 제1 내부전극(121)이 형성되어 있다. 상기 제1 내부전극(121)은 유전체층의 길이 방향(L)에 대해서는 전체적으로 형성되지 않는다. 즉, 제1 내부전극(121)의 일단은 세라믹 바디의 제4 면(4)으로부터 소정의 간격을 두고 형성될 수 있고, 제1 내부전극(121)의 타단은 제3 면(3)까지 형성되어 제3 면(3)으로 노출될 수 있다.
세라믹 바디(110)의 제3 면(3)으로 노출된 제1 내부전극(121)의 단부는 제1 외부전극(131)과 연결된다.
제1 내부전극과 반대로 제2 내부전극(122)의 일단은 제3 면(3)으로부터 소정의 간격을 두고 형성되고, 제2 내부전극(122)의 타단은 제4 면(4)으로 노출되어 제2 외부전극(132)과 연결된다.
상기 내부전극은 고용량 적층 세라믹 커패시터 구현을 위해 200층 이상 적층될 수 있으나 반드시 이에 제한되는 것은 아니다.
상기 유전체층(111)은 제1 내부전극(121)의 폭과 동일한 폭을 가질 수 있다. 즉, 상기 제1 내부전극(121)은 유전체층(111)의 폭 방향(W)에 대해서는 전체적으로 형성될 수 있다.
이에 제한되는 것은 아니나, 본 발명의 일 실시형태에 따르면 유전체층의 폭 및 내부전극의 폭은 100~900㎛일 수 있다.
이러한 세라믹 바디(110)는, 커패시터의 용량 형성에 기여하는 부분으로서, 액티브부(A)를 포함한다. 즉, 상기 액티브부는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하여 용량이 형성된다.
또한, 세라믹 바디(110)는, 전술한 액티브부(A)와 함께, 상부 및 하부 커버부(141, 142)로 구성될 수 있다.
상부 커버부(141) 및 하부 커버부(142)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부의 적층 방향으로(T) 상하면에 각각 적층하여 형성할 수 있고, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
따라서, 상부 및 하부 커버부(141, 142)는, 내부 전극을 포함하지 않는 것을 제외하고는, 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
즉, 상부 및 하부 커버부(141, 142)는 세라믹 재료를 포함할 수 있으며, 일례로서 티탄산바륨(BaTiO3)계 세라믹 재료를 포함할 수 있다.
또한, 상부 및 하부 커버부(141, 142)는 각각 20㎛ 이하의 두께를 가질 수 있으나, 반드시 이에 제한되는 것은 아니다.
한편, 최근 소형화 및 고용량화의 요구가 심화되면서, 적층 세라믹 커패시터는 안정적인 성능을 구현하는 것이 중요한 과제가 되었다. 이에, 본 발명자들은, 적층 세라믹 커패시터의 내습 신뢰성에 더하여, 전기적 특성까지도 개선하고자 예의 연구를 거듭한 결과, 적층 세라믹 커패시터의 액티브부(A) 내 Sn 성분의 거동이 중요한 요소임을 발견하고 본 발명을 완성하기에 이르렀다.
구체적으로, 하나의 유전체 내 그레인(grain)에서도 Sn의 확산이 이루어지지만, 본 발명에서는 세라믹 바디의 용량 형성에 기여하는 부분인 액티브부(A)에서 Sn 성분의 전반적인 확산 거동이 적층 세라믹 커패시터의 특성에 중요한 영향을 미침을 알게 되었다.
또한, 전술한 액티브부(A)에의 Sn 첨가에 더하여, 제1 및 제2 사이드 마진부(112, 113)에도 Sn을 첨가하였을 때, 내습 신뢰성 및 IR 산포가 개선되는 점을 통하여, 전반적인 적층 세라믹 커패시터 내에서 Sn 확산 거동의 변화는 전기적 특성 및 신뢰성의 변화를 야기하는 것을 확인하였다.
우선, 액티브부(A) 내에서의 Sn 성분의 확산 거동에 대하여 설명한다. 본 발명의 일 실시형태에 따르면, 상기 액티브부(A)는 도 4에 나타낸 바와 같이, 사이드 마진부 인근 영역(Ai)과, 액티브부의 중심 영역(Ac)을 포함한다.
이 때, 상기 제1 사이드 마진부(112)로부터 상기 제2 사이드 마진부(113)까지의 최단 거리를 t라고 할 때, 상기 액티브부의 상기 사이드 마진부 인근 영역(Ai)은 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 중 어느 하나와, 상기 액티브부(A) 사이의 계면으로부터 t/10가 되는 지점까지의 영역을 의미한다.
또한, 액티브부의 중심 영역(Ac)은 상기 사이드 마진부 인근 영역(Ai)을 제외한 영역을 나타낼 수 있다. 따라서, 액티브부의 중심 영역(Ac)는 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 중 어느 하나로부터 t/10가 되는 지점에서, 9t/10가 되는 지점까지의 영역을 의미할 수 있다.
한편, 적층 세라믹 커패시터의 유전체 내 Sn을 첨가하면, 그레인(grain) 내 Sn과 Dy의 고농도 쉘(shell)층이 존재하게 된다. 이러한 쉘층에 존재하는 Sn 및 Dy 등은 전반적인 유전체의 입성장 제어를 통해, 입계(grain boundary)의 양을 증가시켜서 입계 저항을 높이고, BaTiO3로 존재하는 코어층과, Sn 및 Dy가 도핑된 BaTiO3인 쉘층에서의 쇼트키 장벽의 크기 증가에 의해 신뢰성을 향상시킨다.
그런데, 제1 및 제2 사이드 마진부에의 Sn 첨가는 적층 세라믹 커패시터의 액티브부에서의 Sn 성분의 확산 거동을 변화시키고, 이는 액티브부 내 Sn 함량을 일정 수준 이상으로 유지시켜 줌으로써, 신뢰성 및 IR 산포를 개선시킨다.
본 발명자들은 예의 연구를 행한 결과, 사이드 마진부(112, 113)에 인접한 액티브부 내 사이드 마진부 인근 영역(Ai)에서 Sn 함량이 높을 때, 내습 신뢰성이 향상됨을 발견하였다.
구체적으로, Sn을 사이드 마진부 형성을 위한 모재인 갭 시트(gap sheet)에 첨가할 경우, 사이드 마진부에서 Sn이 액티브부로 확산되면서, 액티브부의 중심 영역(Ac)에서 액티브부의 상기 사이드 마진부 인근 영역(Ai)으로 갈수록 Sn 함량이 점진적으로 증가하는 형태의 농도 구배가 생긴다.
이렇듯, 액티브부 내 폭 방향(W)으로, 중심 영역(Ac)에서 사이드 마진부 인근 영역(Ai)으로 갈수록, Sn 함량이 점진적으로 증가하는 농도 구배가 형성됨으로써, 격자 상수의 차이도 점진적으로 증가하여 계면의 스트레인(strain)이 커지지 않도록 제어된다. 뿐만 아니라, Sn은 입성장 제어 효과가 있기 때문에, 입계가 많이 생성되고 이를 통한 스트레인의 감소 영향으로 인하여 액티브부와 사이드 마진부의 결합이 잘 형성된다. 이로 인해, 적층 세라믹 커패시터 내의 수분 침투 경로가 감소하여, 내습 신뢰성이 향상되는 것으로 판단된다.
반면, 상대적으로 사이드 마진부에 Sn을 첨가하지 않은 경우, 전술한 사이드 마진부에 Sn을 첨가한 경우와는 액티브부 내에서 위치별 Sn 함량이 다른 양상을 나타내는데, 이는 Sn의 확산 거동이 반대로 작용하기 때문이다.
따라서, 사이드 마진부 형성을 위한 모재인 갭 시트에 Sn을 첨가하지 않은 경우에는, 갭 시트에의 Sn 첨가 시와는 반대로, 액티브부의 중심 영역(Ac)에서 사이드 마진부 인근 영역(Ai)으로 갈수록, 점진적으로 Sn 함량이 감소하게 된다.
이렇듯, 액티브부의 폭 방향(W)으로, 중심 영역(Ac)에서 사이드 마진부 인근 영역(Ai)으로 갈수록 Sn 함량이 점진적으로 감소하면, 액티브부와 사이드 마진부의 계면 영역에서 상대적으로 Dy가 Sn에 비해 많은 양을 차지하면서, 격자 상수의 차이가 발생하게 된다. 따라서, 상대적으로 입성장을 많이 하게 되므로, 입계의 수가 감소하고, 이에 따른 스트레인 완화(strain relaxation)의 효과도 적어지게 된다. 이로 인해, 적층 세라믹 커패시터 내의 수분 침투 경로가 상대적으로 많이 생성되어, 내습 신뢰성이 좋지 않은 것으로 판단된다.
더욱이, IR 산포의 측면에서도 살펴 보았을 때, 사이드 마진부에 Sn을 첨가함과 동시에, 액티브부로의 Sn 확산을 일정 수준 이상으로 유지하도록 제어함으로써, 쉘층에서 Sn이 쇼트키 장벽을 일정 수준으로 유지시키므로 산포가 적게 된다.
반면, 사이드 마진부에 Sn을 첨가하지 않았을 경우에는, 액티브부 내 유전체의 Sn이 사이드 마진부 측 방향으로 일정 수준 확산되고, 내부 전극 계면 쪽으로도 확산되기 때문에, 유전체 내의 Sn 함량이 줄어들어 쉘층에서 Sn의 영향성이 줄어들기에 산포가 커지게 된다.
따라서, 본 발명에서는 액티브부 내에서의 Sn 함량을 일정 수준 이상으로 제어하는 것을 특징으로 하고, 구체적으로는 액티브부(A)의 상기 사이드 마진부 인근 영역(Ai)에서의 평균 Sn 함량을 상기 액티브부의 중심 영역(Ac)에서의 평균 Sn 함량보다 크게 제어한다. 이렇듯, 사이드 마진부(112, 113)에 Sn을 첨가하는 것 외에도, 액티브부(A) 내에서의 Sn 확산 거동을 제어함으로써, 내습 신뢰성뿐만 아니라, IR 산포까지도 동시에 개선 가능하다.
한편, 본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 하기 관계식 1을 충족할 수 있다. 하기 관계식 1과 같이, 액티브부 내에서, 폭 방향(W)으로 중심 영역(Ac)에서 사이드 마진부 인근영역(Ai)로 갈수록 Sn 함량이 점진적으로 높게 나타남으로써, 전술한 바와 동일한 기작으로, 내습 신뢰성과 동시에, IR 산포를 개선할 수 있다.
[관계식 1]
W1 < W2 < W3
(상기 관계식 1에 있어서, 상기 제1 사이드 마진부로부터 상기 제2 사이드 마진부까지의 최단 거리를 t라고 할 때, W1은 상기 제1 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부 사이의 계면으로부터 t/2가 되는 지점에서의 Sn 함량을 나타낸다. 또한, W2는 상기 제1 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부 사이의 계면으로부터 t/10가 되는 지점에서의 Sn 함량을 나타낸다. 또한, W3는 상기 제1 및 제2 사이드 마진부 중 어느 하나와 액티브부 사이의 계면에서의 Sn 함량을 나타낸다.)
본 발명의 일 실시형태에 따르면, 상기 액티브부의 상기 사이드 마진부 인근 영역(Ai)에서의 평균 Dy 함량은 상기 액티브부의 중심 영역(Ac)에서의 평균 Dy 함량보다 작을 수 있다. 한편, 본 발명자들은 특별히 제한하는 것은 아니나, 액티브부의 폭 방향(W)으로 Dy의 확산 거동이 Sn과 반대의 양상을 나타내는 것을 알게 되었다. 즉, 액티브부의 중심 영역(Ac)에서 액티브부의 상기 사이드 마진부 인근 영역(Ai)으로 갈수록 Dy 함량이 점진적으로 감소하고, 이를 충족함으로써 내습 신뢰성 및 전기적 특성을 보다 개선할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 본 발명자들은 추가적인 연구를 행하여, 적층 세라믹 커패시터의 성능 개선을 위해, 액티브부의 상기 사이드 마진부 인근 영역(Ai)에서의 전술한 Sn과 Dy의 비율을 제어하는 것도 중요한 요소임을 추가로 알게 되었다. 즉, 액티브부(A)의 사이드 마진부 인근 영역(Ai)에서의 Dy/Sn의 몰비율은 1.74 이하(혹은, 0 초과 1.74 이하)일 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 상기 액티브부의 중심 영역(Ac) 중, 상기 유전체층에서의 평균 Sn 함량은 상기 유전체층의 주성분인 티탄산바륨 100몰 대비 0.75몰 이상(또는, 0.75~1.4몰)일 수 있다. 혹은, 상기 액티브부의 중심 영역(Ac) 중, 유전체층에서의 Sn 및 Dy의 평균 합계 함량은 유전체층의 주성분인 티탄산바륨 100몰 대비 2몰 이상일 수 있다. 이를 충족함으로써, IR 산포가 줄어들어 전기적 특성을 보다 개선할 수 있다.
일반적인 적층 세라믹 커패시터의 경우에는 내부 전극이 서로 중첩되어 용량을 형성하는 액티브부와, 내부 전극이 중첩되지 않거나 내부 전극 미형성부인 마진부를 포함하는 세라믹 바디를 제작한다. 따라서, 액티브부와 내부 전극 미형성부에 대하여, 동일한 유전체 조성을 갖는 세라믹 그린 시트를 적층하여 형성하기 때문에, 액티브부의 유전체 조성과 마진부의 유전체 조성이 동일한 것이 일반적이다.
그러므로, 이러한 종래의 적층 세라믹 커패시터의 경우, 동일한 유전체 조성을 갖는 세라믹 그린 시트를 적층하여 액티브부와 마진부를 포함하는 세라믹 바디를 제작하기 때문에, 양 영역의 유전체 조성이 다르게 적용될 수 없는 구조이다.
그런데, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 구현하기 위해서는, 적층 세라믹 커패시터를 제조함에 있어서, 도 3에 도시한 바와 같이, 내부 전극이 바디의 폭 방향으로 노출되도록 설계함으로써, 마진 없는 설계를 통해 내부 전극의 폭 방향(W) 면적을 극대화한다. 다만, 본 발명에 따른 적층 세라믹 커패시터를 제조 시, 이러한 칩 제작 후 소성 전 단계에서 칩의 폭 방향(W) 전극 노출면에 마진부(112, 113)를 별도로 부착하여 완성하는 방법을 적용한다.
그러나, 전술한 바와 같이, 적층 세라믹 커패시터를 제작할 경우, 종래에는 사이드 마진부 형성용 유전체 조성을 세라믹 바디의 유전체 조성과 차별화하지 않고 세라믹 바디의 유전체 조성물을 그대로 사용하였다. 따라서, 종래 기술에서는 사이드 마진부와 세라믹 바디의 양 영역에서 유전체 조성이 동일하고, 다르게 적용되지 않았다.
혹은, 사이드 마진부 형성용 유전체 조성을 다르게 적용하더라도, 종래 기술에서는 액티브부의 유전체층에는 Sn을 포함하지 않거나, 포함하더라도 극소량만을 포함하였다. 그러나, 본 발명자들은 종래 기술과 같이, 액티브부의 유전체층에 Sn을 포함하지 않거나 극소량 포함하는 경우에는 확보 가능한 신뢰성 수준에서 한계가 있음을 알게 되었다.
이에, 본 발명에서는 사이드 마진부뿐만 아니라, 액티브부의 중심 영역(Ac) 중, 유전체층에서도 Sn을 0.6몰 이상으로 다량 포함하도록 적극적으로 제어함으로써, 오히려 내습 신뢰성뿐만 아니라, 전기적 특성까지도 개선할 수 있다.
상기 제1 면(1) 및 제2 면(2)에 노출된 상기 내부 전극(121, 122)의 단부 상에 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)가 배치될 수 있다. 따라서, 내부 전극(121, 122)의 말단의 노출된 세라믹 바디(110)의 폭 방향(W)의 일 측면인 제1 면(1)에 제1 사이드 마진부(112)가 배치될 수 있고, 폭 방향(W)의 또 다른 일 측면인 제2 면(2)에 제2 사이드 마진부(113)가 배치될 수 있다.
제1 및 제2 사이드 마진부(112, 113)은 도 4에 도시된 바와 같이, 세라믹 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부 전극(121, 122)의 양 끝단과 세라믹 바디(110)의 경계면 사이의 영역을 의미할 수 있다.
제1 및 제2 사이드 마진부(112, 113)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
이러한 제1 및 제2 사이드 마진부(112, 113)의 형성 방법으로는, 내부전극(12,1 122)과 유전체층(111)을 적층한 후, 내부 전극(121, 122)이 세라믹 바디의 제1 및 제2 면(1, 2)으로 노출되도록 절단한다. 이어서, 단일 유전체층 또는 2 개 이상의 유전체층을 액티브부의 양측면에 폭 방향(W)으로 적층하여 제1 및 제2 사이드 마진부(112, 113)를 형성할 수 있다.
따라서, 본 발명의 일 실시형태에서 내부전극과 유전체층은 동시에 절단되어 형성되므로, 내부전극의 폭과 유전체층의 폭은 동일하게 형성될 수 있다.
본 실시형태에서, 유전체층의 폭은 내부전극의 폭과 동일하게 형성되고, 이로 인해 세라믹 바디(110)의 폭 방향 제1 면 및 제2 면(1, 2)으로 내부전극(121, 122)의 말단이 노출될 수 있다.
한편, 본 발명의 일 실시형태에 따르면, 상기 제1 사이드 마진부 및 제2 사이드 마진부는 Sn을 포함할 수 있다. 전술한 바와 같이, 액티브부(A) 내에서의 폭 방향(W)으로의 Sn 확산 거동에는 사이드 마진부(112, 113)에의 Sn 첨가 여부가 중요한 요소이다. 따라서, 본 발명의 일 실시형태에서는 제조 과정 중에, 사이드 마진부 형성용 모재인 갭 시트에 Sn을 첨가시킴으로써, 사이드 마진부(112, 113)에 Sn을 포함할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 제1 및 제2 사이드 마진부의 주성분인 티탄산바륨 100몰 대비 1.0몰 이상(혹은, 1.0~3.0몰)일 수 있다. 사이드 마진부(112, 113)에의 Sn 첨가는 액티브부 내의 Sn 확산 거동에 영향을 미치므로, 목적하는 내습 신뢰성 및 전기적 특성의 개선을 위하여 전술한 적정 범위로 제어할 수 있다.
또한, 본 발명의 일 실시형태에 따르면, 액티브부(A)의 유전체층에서의 평균 Sn 함량은, 유전체층의 주성분인 티탄산바륨 100몰 대비 1.0몰 이상일 수 있다. 이를 충족함으로써, 적층 세라믹 커패시터의 전기적 신뢰성을 보다 개선할 수 있다.
이 때, 액티브부(A)의 유전체층에서의 평균 Sn 함량은, 액티브부 전체 영역 중에 유전체층에서의 Sn 함량들의 평균 값을 의미한다.
따라서, 액티브부(A)의 유전체층에서의 평균 Sn 함량을 측정 시에는, 액티브부의 중심 영역(Ac)이나 액티브부의 상기 사이드 마진부 인근 영역(Ai) 중 어느 하나에만 한정되지 않고, 액티브부의 중심 영역(Ac) 및 액티브부의 상기 사이드 마진부 인근 영역(Ai)을 모두 포함하는 전체 영역에서의 Sn 함량의 평균 값을 구할 수 있다.
따라서, 일례로서, 액티브부(A)의 유전체층에서의 평균 Sn 함량의 측정은, 적층 세라믹 커패시터의 액티브부가 관찰되도록, 폭-두께(W-T) 방향으로 자른 단면에서, 전체 길이 t를 기준으로 폭 방향(W) 동일선상의 등간격으로 10개인 지점에서 Sn 함량을 측정하여 Sn 함량의 평균 값을 구할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 액티브부의 유전체층에서의 평균 Sn 함량 대비 1~3배일 수 있다. 이를 충족함으로써, 전기적 신뢰성 및 내습 신뢰성이 보다 강화될 수 있다.
혹은, 본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터에 있어서, 유전체층이 400㎚ 이하의 박막형인 경우에는, 상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 액티브부(A) 중 유전체층에서의 평균 Sn 함량 대비 1~1.5배일 때 전기적 안정성 및 IR 산포 개선의 전기적 특성이 강화되고, 내습 신뢰성 또한 향상될 수 있다.
이에 제한되는 것은 아니나, 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께는 15㎛ 이하일 수 있다. 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께가 작을수록 상대적으로 세라믹 바디 내에 형성되는 내부전극의 중첩 면적이 넓어질 수 있다. 따라서, 전술한 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께 범위를 충족함으로써, 용량을 형성하는 내부전극의 중첩 면적을 최대로 확보함으로써, 고용량 및 소형 적층 세라믹 커패시터를 구현할 수 있다.
제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께 하한은 세라믹 바디(110)의 측면으로 노출되는 내부전극의 쇼트를 방지할 수 있는 평균 두께를 가지면 특별히 제한되지 않으나, 예를 들면 제1 사이드 마진부(112) 및 제2 사이드 마진부(113)의 평균 두께는 2㎛ 이상일 수 있다.
한편, 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부9113)의 평균 두께는 도 4와 같이, 세라믹 바디(110)를 폭-두께(W-T) 방향으로 자른 단면을 주사 전자 현미경(SEM)으로 촬영한 후, 제1 면 및 제2 면에 수직인 방향으로 측정된 상기 제1 및 제2 사이드 마진부의 두께들의 평균값을 의미할 수 있다.
적층 세라믹 커패시터의 용량을 극대화하기 위해서 유전체층을 박막화하는 방법, 박막화된 유전체층을 고적층화하는 방법, 내부전극의 커버리지를 향상시키는 방법, 혹은 용량을 형성하는 내부전극의 중첩 면적을 향상시키는 방법 등이 고려되고 있다. 이들 중, 내부전극의 중첩 면적을 향상시키기 위해서는 내부전극이 형성되지 않은 마진부 영역이 최소화되어야 한다. 특히, 적층 세라믹 커패시터가 소형화될수록 내부전극의 중첩 영역을 늘리기 위해서는 마진부 영역이 최소화되어야 한다.
따라서, 본 실시형태에 따르면, 유전체층의 폭 방향 전체에 내부전극이 형성되고, 사이드 마진부의 두께가 15㎛ 이하로 설정되어 내부전극의 중첩 면적이 넓은 특징을 갖는다.
일반적으로, 유전체층이 고적층화 될수록 유전체층 및 내부 전극의 두께는 얇아지게 된다. 따라서 내부 전극이 쇼트되는 현상이 빈번하게 발생할 수 있다. 또한, 유전체층 일부에만 내부전극이 형성되는 경우 내부전극에 의한 단차가 발생하여 절연 저항의 가속 수명이나 신뢰성이 저하될 수 있다.
그러나, 본 실시형태에 따르면 박막의 내부전극 및 유전체층을 형성하더라도, 내부전극이 유전체층의 폭방향에 대하여 전체적으로 형성되기 때문에 내부전극의 중첩 면적이 커져 적층 세라믹 커패시터의 용량을 크게 할 수 있다.
또한, 내부 전극에 의한 단차를 감소시켜 절연 저항의 가속 수명이 향상되어 용량 특성이 우수하면서도 신뢰성이 우수한 적층 세라믹 커패시터를 제공할 수 있다.
외부 전극(131, 132)은 세라믹 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다.
도 3에 도시된 형태와 같이, 세라믹 바디(110)의 제3 및 제4 면(3, 4)에 각각 배치되어, 제1 및 제2 내부 전극(121, 122)과 각각 연결된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.
본 실시 형태에서는 적층 세라믹 캐패시터(100)가 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.
한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.
예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층 및 전극층 상에 형성된 도금층을 포함할 수 있다. 즉, 전극층은 도전성 금속 및 글래스를 포함할 수 있고, 구체적으로 도전성 금속 및 글라스를 포함한 소성(firing) 전극이거나, 도전성 금속 및 수지를 포함한 수지계 전극일 수 있다.
또한, 전극층은 바디 상에 소성 전극 및 수지계 전극이 순차적으로 형성된 형태일 수 있다. 또한, 전극층은 바디 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성되거나, 소성 전극 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성된 것일 수 있다.
전극층에 포함되는 도전성 금속으로 전기 전도성이 우수한 재료를 사용할 수 있으며 특별히 한정하지 않는다. 예를 들어, 도전성 금속은 니켈(Ni), 구리(Cu) 및 그들의 합금 중 하나 이상일 수 있다.
도금층은 실장 특성을 향상시키는 역할을 수행한다. 도금층의 종류는 특별히 한정하지 않으며, Ni, Sn, Pd 및 이들의 합금 중 하나 이상을 포함하는 도금층일 수 있고, 복수의 층으로 형성될 수 있다.
도금층에 대한 보다 구체적인 예를 들면, 도금층은 Ni 도금층 또는 Sn 도금층일 수 있으며, 특히 Sn 도금층일 수 있다. 혹은, 도금층는 전극층 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, Sn 도금층, Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있다. 또한, 도금층은 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.
적층형 전자 부품(100)의 사이즈는 특별히 한정할 필요는 없다. 다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402 (길이Х폭, 0.4 ㎜Х0.2㎜) 이하의 사이즈를 가지는 적층형 전자 부품(100)에서 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다.
따라서, 제조 오차, 외부 전극 크기 등을 고려하면 적층형 전자 부품(100)의 길이가 0.44㎜ 이하이고, 폭이 0.22㎜ 이하인 경우, 본 발명에 따른 신뢰성 향상 효과가 보다 현저해질 수 있다. 여기서, 적층형 전자 부품(100)의 길이는 적층형 전자 부품(100)의 제2 방향 최대 크기를 의미하며, 적층형 전자 부품(100)의 폭은 적층형 전자 부품(100)의 제3 방향 최대 크기를 의미할 수 있다.
이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 실시예는 예시를 통하여 본 발명을 설명하기 위한 것일 뿐, 본 발명의 권리범위를 제한하기 위한 것이 아니라는 점에서 유의할 필요가 있다. 본 발명의 권리범위는 특허 청구범위에 기재된 사항과 이로부터 합리적으로 유추되는 사항에 의해 결정되는 것이기 때문이다.
(실험예 1)
Sn을 포함하는 세라믹 페이스트를 형성하고, 이를 이용하여 PET 필름 상에 세라믹 그린 시트를 형성하고, 이러한 세라믹 그린 시트 상에 Ni 내부 전극 페이스트를 인쇄하여 번갈아 적층하여 적층체를 형성하였다. 상기 적층체에서, 내부 전극이 세라믹 바디의 제1 면 및 제2 면으로 노출되도록 절단하였다. 이어서, Sn의 첨가 유무가 상이한 갭 시트(gap sheet)를 제조한 후, 상기 노출된 절단면 상에(즉, 폭 방향(W)으로 양 측면 상에) 적층하였다.
이 후, 소성의 시간 및 세기를 제어하여, 하기 표 1의 조건을 충족하도록 조절함으로써, 적층 세라믹 커패시터를 제조하였다. 이어서, 도 4와 같이 적층 세라믹 커패시터를 폭-두께(W-T) 방향 단면이 관찰되도록 자른 단면 시편을 제조하였고, 상기 단면 시편에 대한 하기 표 1의 값들을 측정하여 기재하였다.
이 때, 각 시편에 대하여, 유전체층의 주성분인 티탄산바륨 100몰 대비 액티브부의 유전체층(Ac 및 Ai 영역을 모두 포함)에서의 평균 Sn 함량은, 상기 단면 시편의 액티브부의 폭방향 유전체층 전체에서 폭 방향(W 방향)으로 동일 선상에 등간격으로 10개 지점에서의 Sn 함량을 TEM-EDS를 이용하여 측정한 후 평균 값을 구하였다.
또한, 각 시편에 대하여, 제1 및 제2 사이드 마진부의 주성분인 티탄산바륨 100몰 대비 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 단면 시편의 제1 및 제2 사이드 마진부에 대하여, 폭 방향(W 방향)으로 동일 선상에 등간격으로 10개 지점에서의 Sn 함량을 TEM-EDS를 이용하여 측정한 후 평균 값을 구하였다.
또한, 각 시편에 대하여, 유전체층의 주성분인 티탄산바륨 100몰 대비 액티브부의 중심 영역(Ac)에서의 평균 Sn 함량 및 평균 Dy 함량은, 상기 단면 시편의 액티브부의 중심 영역(Ac)(제1 사이드 마진부(112)로부터 제2 사이드 마진부(113)까지의 최단 거리를 t라고 할 때, 상기 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 중 어느 하나로부터 t/10가 되는 지점에서, 9t/10가 되는 지점까지의 영역) 중, 유전체층에서 폭 방향(W)으로 동일 선상에 등간격으로 10개 지점에서의 Sn 및 Dy의 각 성분에 대한 함량을 TEM-EDS를 이용하여 측정한 후 평균 값을 구하였다.
또한, 각 시편에 대하여, 유전체층의 주성분인 티탄산바륨 100몰 대비 액티브부의 상기 사이드 마진부 인근 영역 (Ai)에서의 평균 Sn 함량 및 Dy 함량은, 상기 단면 시편의 액티브부의 상기 사이드 마진부 인근 영역(Ai)(제1 사이드 마진부(112)로부터 제2 사이드 마진부(113)까지의 최단 거리를 t라고 할 때, 제1 사이드 마진부(112) 및 제2 사이드 마진부(113) 중 어느 하나와, 상기 액티브부(A) 사이의 계면으로부터 t/10가 되는 지점까지의 영역) 중, 유전체층에서 폭 방향(W)으로 동일 선상에 등간격으로 10개 지점에서의 각 성분 Sn 및 Dy에 대한 함량을 TEM-EDS를 이용하여 측정한 후 평균 값을 구하였다.
또한, 각 시편에 대하여, 제1 사이드 마진부로부터 제2 사이드 마진부까지의 최단 거리를 t라고 할 때, W1(제1 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부(A) 사이의 계면으로부터 t/2가 되는 지점에서의 Sn 함량), W2(제1 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부(A) 사이의 계면으로부터 t/10가 되는 지점에서의 Sn 함량) 및 W3(제1 및 제2 사이드 마진부 중 어느 하나와 액티브부 사이의 계면에서의 Sn 함량)을 TEM-EDS를 이용하여 측정하였다.
이렇게 얻어진 W1, W2, W3의 값을 기초로, 관계식 1[W1 < W2 < W3]의 충족 여부를 평가하여, 충족하는 경우를 '○'로, 충족하지 못하는 경우를 '×'로 하기 표 1에 나타내었다.
이후, 각 시편에 대한 전기적 특성 및 내습 신뢰성을 이하의 방법으로 평가하였다.
<전기적 특성>
온도 115℃의 고온에서 초기 IR과 특정 시간 이후의 후기 IR을 측정하여 각 IR들의 표준 편차를 평균으로 나누는 CV(Coefficient of varation) 값을 구하여 하기 기준에 따라 평가하였다.
큼: CV 값이 0.22 이상
작음: CV 값이 0.22 미만
<내습 신뢰성>
각 시편에 대해 각각 동일한 샘플 칩 100개를 준비한 후, 온도 85℃ 및 85%의 습도에서 3시간 동안 처리하였고, 칩 특성이 유효함을 테스트하여 통과하지 못한 칩이 존재하는 경우를 'Х'로, 모두 통과한 경우를 '○'로 평가하였다.
시험 시편번호 No. 1 No. 2
티탄산바륨 100몰 대비 액티브부의 유전체층(Ae+Ai)에서의 평균 Sn 함량 1몰% 1몰%
티탄산바륨 100몰 대비 제1 및 제2 사이드 마진부에서의 평균 Sn 함량 0몰% 3몰%
위치 액티브부의 중심 영역(Ac) 중, 유전체층 액티브부의 사이드 마진부 인근 영역(Ai) 중, 유전체층 액티브부의 중심 영역(Ac) 중, 유전체층 액티브부의 사이드 마진부 인근 영역(Ai) 중, 유전체층
Sn 0.73몰 0.70몰 0.80몰 0.84몰
Dy 1.17몰 1.23몰 1.31몰 1.16몰
Dy/Sn (몰비율) 1.61 1.75 1.63 1.39
관계식 1의 충족 여부
[W1 < W2 < W3]		 Х ○
IR 산포 큼 큼 작음 작음
내습 신뢰성 Х ○
상기 표 1의 실험 결과에서 볼 수 있듯이, 시편 No. 1은 액티브부의 사이드 마진부 인근 영역에서의 평균 Sn 함량이 액티브부의 중심 영역에서의 평균 Sn 함량보다 작은 경우로서, IR 산포가 커서 전기적 특성이 열위함을 확인하였다.
반면, 시편 No. 2는 액티브부의 사이드 마진부 인근 영역에서의 평균 Sn 함량이 액티브부의 중심 영역에서의 평균 Sn 함량보다 큰 경우로서, 내습 신뢰성이 우수할 뿐만 아니라, IR 산포 역시 작아 전기적 특성이 우수함을 확인하였다.
특히, 상기 시편 No. 1에서는, Sn이 제1 및 제2 사이드 마진부 측으로 많이 확산됨에 따라, 액티브부의 사이드 마진부 인근 영역 (Ai)에서의 Dy/Sn의 몰비율이 1.75 수준으로 다른 영역에 비해 높음을 확인할 수 있었다. 또한, Sn의 과도한 확산으로 인해, 상기 액티브부의 중심 영역(Ac) 중, 유전체층에서의 Sn 및 Dy의 평균 합계 함량은 유전체층의 주성분인 티탄산바륨 100몰 대비 2몰 미만이었다.
반면, 상기 시편 No. 2에서는, 액티브부의 사이드 마진부 인근 영역 (Ai)에서의 Dy/Sn의 몰비율이 1.74 이하를 충족하였고, 상기 액티브부의 중심 영역(Ac) 중, 유전체층에서의 Sn 및 Dy의 평균 합계 함량 역시 2몰 이상을 충족하였다.
(실험예 2)
상기 실험예 1의 시편 No. 2에 대하여, 액티브부의 유전체층의 평균 두께를 400㎚ 이하인 박막형으로 변경하고, 액티브부의 유전체층에서의 평균 Sn 함량을 하기 표 2와 같이 변경한 것 외에는, 실험예 1과 동일한 방법으로 시편을 제조하였다. 또한, 액티브부의 유전체층에서의 평균 Sn 함량 역시 실험예 1과 동일한 방법으로 측정하였다.
이어서, 각 시편에 대해 각각 동일한 샘플 칩 100개를 준비한 후, 온도 115℃, 전압 7.56V에서 일정 시간 동안 처리한 후, 칩 고장(fail)의 개수를 세어 전기적 신뢰성을 평가하였고, 그 결과를 하기 표 2에 나타내었다.
시험 시편번호 No. 3 No. 4
유전체층의 주성분인 티탄산바륨 100몰 대비 액티브부의 유전체층(Ac + Ai)에서의 평균 Sn 함량 0.5몰% 1몰%
24시간 fail % 10% 0%
상기 표 2의 실험 결과로부터 볼 수 있듯이, 액티브부의 유전체층에서의 평균 Sn 함량이 박막화된 액티브부의 유전체층에서의 평균 Sn 함량은 전기적 신뢰성 결과에 큰 영향을 미치고액티브부의 유전체층에서의 평균 Sn 함량이 1몰%일 때, 가장 우수한 효과를 나타내었다.
(실험예 3)
상기 실험예 1의 시편 No. 2에 대하여, 액티브부의 유전체층 전체에서의 평균 Sn 함량 및 상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량을 하기와 같이 변경한 것 외에는, 실험예 1과 동일하게 평가하였다.
시험 시편번호 No. 5 No. 2
유전체층의 주성분인 티탄산바륨 100몰 대비 액티브부의 유전체층(Ac + Ai)에서의 평균 Sn 함량 1몰% 1몰%
상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량 1몰% 3몰%
상기 표 3의 실험을 통해, 상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량과, 상기 액티브부의 유전체층에서의 평균 Sn 함량의 비율이 1:1인 시편 No. 5의 경우에도, 전기적 신뢰성 및 내습 신뢰성을 실험예 1과 동일하게 실험하였을 때, 시편 No. 2와 마찬가지로 우수함을 확인하였다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 세라믹 바디
111: 유전체층
112, 113: 제1 및 제2 사이드 마진부
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
141, 142: 상부 및 하부 커버부

Claims (13)

  1. 유전체층을 포함하고, 서로 대향하는 제1 면 및 제2 면과, 상기 제1 면 및 제2 면을 연결하는 제3 면 및 제4 면과, 상기 제1 면 내지 제4 면과 연결되고 서로 대향하는 제5 면 및 제6 면을 포함하는 세라믹 바디;
    상기 세라믹 바디의 내부에 배치되고, 상기 제1 면 및 제2 면으로 노출되고, 상기 제3 면 또는 제4 면으로 일단이 노출되는 복수의 내부 전극;
    상기 제1 면 및 제2 면에 노출된 상기 내부 전극의 단부 상에 배치된 제1 사이드 마진부 및 제2 사이드 마진부;
    상기 세라믹 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 복수의 내부 전극을 포함하여 용량이 형성되는 액티브부를 포함하고,
    상기 액티브부의 상기 사이드 마진부 인근 영역에서의 평균 Sn 함량은 상기 액티브부의 중심 영역에서의 평균 Sn 함량보다 큰, 적층 세라믹 커패시터.
  2. 제 1 항에 있어서,
    상기 제1 사이드 마진부로부터 상기 제2 사이드 마진부까지의 최단 거리를 t라고 할 때,
    상기 액티브부의 상기 사이드 마진부 인근 영역은, 상기 제1 사이드 마진부 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부 사이의 계면으로부터 t/10가 되는 지점까지의 영역을 나타내고,
    상기 액티브부의 중심 영역은, 상기 사이드 마진부 인근 영역을 제외한 영역을 나타내는, 적층 세라믹 커패시터.
  3. 제 1 항에 있어서,
    상기 액티브부의 상기 사이드 마진부 인근 영역에서의 평균 Dy 함량은 상기 액티브부의 중심 영역에서의 평균 Dy 함량보다 작은, 적층 세라믹 커패시터.
  4. 제 1 항에 있어서,
    상기 액티브부의 상기 사이드 마진부 인근 영역에서의 Dy/Sn의 몰비율은 1.74 이하인, 적층 세라믹 커패시터.
  5. 제 1 항에 있어서,
    상기 액티브부의 중심 영역 중, 상기 유전체층에서의 평균 Sn 함량은 상기 유전체층의 주성분인 티탄산바륨 100몰 대비 0.75몰 이상인, 적층 세라믹 커패시터.
  6. 제 1 항에 있어서,
    상기 제1 사이드 마진부 및 제2 사이드 마진부는 Sn을 포함하는, 적층 세라믹 커패시터.
  7. 제 1 항에 있어서,
    제1 사이드 마진부 및 제2 사이드 마진부의 평균 두께는 2~15㎛인, 적층 세라믹 커패시터.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 제1 및 제2 사이드 마진부의 주성분인 티탄산바륨 100몰 대비 1.0몰 이상인, 적층 세라믹 커패시터.
  9. 제 6 항에 있어서,
    상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 액티브부의 유전체층에서의 평균 Sn 함량 대비 1~3배인, 적층 세라믹 커패시터.
  10. 제 6 항에 있어서,
    상기 제1 및 제2 사이드 마진부에서의 평균 Sn 함량은, 상기 액티브부의 유전체층에서의 평균 Sn 함량 대비 1~1.5배인, 적층 세라믹 커패시터.
  11. 제 1 항에 있어서,
    상기 액티브부의 중심 영역 중, 유전체층에서의 Sn 및 Dy의 평균 합계 함량은, 유전체층의 주성분인 티탄산바륨 100몰 대비 2몰 이상인, 적층 세라믹 커패시터.
  12. 제 1 항에 있어서,
    액티브부의 유전체층에서의 평균 Sn 함량은, 유전체층의 주성분인 티탄산바륨 100몰 대비 0.8몰 이상인, 적층 세라믹 커패시터.
  13. 제 1 항에 있어서,
    하기 관계식 1을 충족하는, 적층 세라믹 커패시터.
    [관계식 1]
    W1 < W2 < W3
    (상기 관계식 1에 있어서, 상기 제1 사이드 마진부로부터 상기 제2 사이드 마진부까지의 최단 거리를 t라고 할 때, W1은 상기 제1 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부 사이의 계면으로부터 t/2가 되는 지점에서의 Sn 함량을 나타낸다. 또한, W2는 상기 제1 및 제2 사이드 마진부 중 어느 하나와, 상기 액티브부 사이의 계면으로부터 t/10가 되는 지점에서의 Sn 함량을 나타낸다. 또한, W3는 상기 제1 및 제2 사이드 마진부 중 어느 하나와 상기 액티브부 사이의 계면에서의 Sn 함량을 나타낸다.)
KR1020210190033A 2021-12-28 2021-12-28 적층 세라믹 커패시터 KR20230100293A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020210190033A KR20230100293A (ko) 2021-12-28 2021-12-28 적층 세라믹 커패시터
US17/852,549 US20230207212A1 (en) 2021-12-28 2022-06-29 Multilayer ceramic capacitor
JP2022107787A JP2023098566A (ja) 2021-12-28 2022-07-04 積層セラミックキャパシタ
CN202211100683.9A CN116364420A (zh) 2021-12-28 2022-09-08 多层陶瓷电容器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210190033A KR20230100293A (ko) 2021-12-28 2021-12-28 적층 세라믹 커패시터

Publications (1)

Publication Number Publication Date
KR20230100293A true KR20230100293A (ko) 2023-07-05

Family

ID=86897146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210190033A KR20230100293A (ko) 2021-12-28 2021-12-28 적층 세라믹 커패시터

Country Status (4)

Country Link
US (1) US20230207212A1 (ko)
JP (1) JP2023098566A (ko)
KR (1) KR20230100293A (ko)
CN (1) CN116364420A (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102149788B1 (ko) * 2015-01-27 2020-08-31 삼성전기주식회사 유전체 자기 조성물, 유전체 재료 및 이를 포함하는 적층 세라믹 커패시터
JP6416744B2 (ja) * 2015-12-15 2018-10-31 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
JP6996854B2 (ja) * 2017-03-08 2022-01-17 太陽誘電株式会社 積層セラミックコンデンサ及びその製造方法
KR102283078B1 (ko) * 2019-09-10 2021-07-30 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
US11367573B2 (en) * 2019-12-27 2022-06-21 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
US11450484B2 (en) * 2019-12-27 2022-09-20 Murata Manufacturing Co., Ltd. Multilayer ceramic capacitor
JP7348890B2 (ja) * 2020-10-30 2023-09-21 太陽誘電株式会社 セラミック電子部品およびその製造方法

Also Published As

Publication number Publication date
JP2023098566A (ja) 2023-07-10
US20230207212A1 (en) 2023-06-29
CN116364420A (zh) 2023-06-30

Similar Documents

Publication Publication Date Title
KR101892792B1 (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR101983129B1 (ko) 적층 세라믹 전자부품 및 이의 제조방법
US9449763B2 (en) Multilayer ceramic electronic component having alternatively offset internal electrodes and method of manufacturing the same
US20130258546A1 (en) Multilayer ceramic electronic component and fabrication method thereof
US9129746B2 (en) Multilayer ceramic electronic component and board for mounting the same
KR20140124657A (ko) 적층 세라믹 전자부품 및 그 실장 기판
CN112309718B (zh) 多层电子组件
KR102076152B1 (ko) 적층 세라믹 커패시터 및 적층 세라믹 커패시터 실장 기판
KR20170110467A (ko) 적층 세라믹 커패시터 및 그 실장 기판
KR20230040972A (ko) 적층 세라믹 커패시터 및 그 제조 방법
US11664164B2 (en) Multilayer electronic component
US11476047B2 (en) Multilayer electronic component
KR20220101911A (ko) 적층형 전자 부품
US9177722B2 (en) Multilayer ceramic electronic component and board for mounting the same
KR20230100293A (ko) 적층 세라믹 커패시터
KR20220088099A (ko) 세라믹 전자 부품
KR20210069280A (ko) 적층형 전자 부품
KR102473420B1 (ko) 적층 세라믹 전자부품
US11955287B2 (en) Multilayer electronic component
KR102473419B1 (ko) 적층 세라믹 전자부품
KR20230099932A (ko) 적층형 전자 부품
KR20230094716A (ko) 적층형 전자 부품
KR20230078084A (ko) 적층 세라믹 캐패시터
KR20230124372A (ko) 적층 세라믹 커패시터
KR20230121320A (ko) 적층형 전자 부품