JP2021190588A - 電子部品、回路基板および電子部品の製造方法 - Google Patents

電子部品、回路基板および電子部品の製造方法 Download PDF

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Abstract

【課題】実装面からのはんだのはみ出し量を抑制しつつ、実装面と反対側の面まではんだが濡れ上ることを防止する。【解決手段】誘電体と内部電極が設けられた素体と、前記素体上の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記素体の実装面側および前記内部電極が前記下地層に接続する側面側の前記下地層上に形成されためっき層と、前記実装面の反対側の面の前記下地層上の少なくとも一部に形成され前記めっき層よりもはんだの濡れ性が低い被覆層とを備える外部電極と、を備える。【選択図】 図１

Description

本発明は、電子部品、回路基板および電子部品の製造方法に関する。
電子機器の小型化に伴って電子部品の実装面積を低減するため、内部電極が設けられた素体に外部電極を形成する場合がある。このとき、はんだを介して外部電極と回路基板とを接続することにより、電子部品が回路基板上に実装される。
ここで、外部電極は、素体の実装面だけでなく、素体の側面および上面にも形成されることがある。この場合、はんだが外部電極の側面を介して上面まで濡れ上がり、回路基板の高さの増大を招くことがあった。
はんだが端子電極の側面および上面に濡れ上るのを防止するため、特許文献１には、電子部品の側面に形成された部分である第一および第二の端子電極の側面部分を酸化膜で覆った構成が開示されている。
特開２０１４−５３５９９号公報
しかしながら、端子電極の側面部分の表面を酸化膜で覆った構成では、はんだが過剰に供給されると、予期できない方向に実装面からのはんだのはみ出し量が増大し、電子部品の高密度実装の支障になることがあった。また、外部電極の全面にはんだが濡れる一般的な構成では、はんだが外部電極の側面を介して上面まで濡れ上がり、部品を実装した回路基板が本来の設計よりも高くなってしまうことがあった。
そこで、本発明は、実装面からのはんだのはみ出し量を抑制しつつ、実装面と反対側の面まではんだが濡れ上ることを防止することが可能な電子部品、回路基板および電子部品の製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る電子部品によれば、誘電体と内部電極が設けられた素体と、前記素体上の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記素体の実装面側および前記内部電極が前記下地層に接続する側面側の前記下地層上に形成されためっき層と、前記実装面の反対側の面の前記下地層上の少なくとも一部に形成され前記めっき層よりもはんだの濡れ性が低い被覆層とを備える外部電極と、を備える。
前記下地層は、前記素体の側面から前後面および上下面にかけて延伸され、前記実装面は、前記素体の下面側に設けられ、前記被覆層は、前記素体の上面側に設けられ、前記めっき層は、さらに前記素体の前面側および後面側の前記下地層上に形成されてもよい。
前記被覆層は、前記金属の酸化膜を含んでもよい。
前記下地層は、前記金属と混在する共材を含み、前記被覆層は、前記共材を備えてもよい。
前記下地層に含まれる前記共材と、前記被覆層に含まれる前記共材は、同一の組成であってもよい。
前記共材は、前記誘電体を含む酸化物セラミックであってもよい。
前記被覆層は、樹脂を含むレジスト膜であってもよい。
前記下地層は、ガラス成分を含み、
前記被覆層は、前記下地層に含まれるガラス成分と同一組成のガラス相を備えてもよい。
前記下地層の前記金属は、Ｃｕ、Ｆｅ、Ｚｎ、ＡｌおよびＮｉから選択される少なくとも１つを含む金属または合金であってもよい。
前記めっき層は、Ｎｉめっき層と、前記Ｎｉめっき層上に形成されたＳｎめっき層とを備えてもよい。
前記被覆層は、前記外部電極の実装面の反対側の面において、側面および前後面とそれぞれ接する縁に沿って連続した帯状に配置されてもよい。
前記下地層は、前記下地層の稜部が面取りされた面取り面を備え、前記被覆層の端部の少なくとも一部は、前記下地層の面取り面に沿って位置してもよい。
前記被覆層の端部が前記下地層の側面と接する位置における前記面取り面の接線と、前記外部電極の実装面の反対側の面とが成す角度は、４５°より大きくてもよい。
前記素体は、第１内部電極層と第２内部電極層が、前記誘電体を介して交互に積層された積層体を備え、前記外部電極は、前記積層体の互いに対向する側面に設けられた第１外部電極および第２外部電極とを備え、前記第１内部電極層は、前記第１外部電極に接続され、前記第２内部電極層は、前記第２外部電極に接続されてもよい。
また、本発明の一態様に係る回路基板によれば、上記のいずれかの電子部品が実装された回路基板であって、前記電子部品は、前記外部電極の側面へ前記はんだ層が濡れ上がった状態で、前記実装面側の前記めっき層に付着されたはんだ層を介して前記回路基板に接続される。
また、本発明の一態様に係る電子部品の製造方法によれば、誘電体と内部電極が設けられた素体を形成する工程と、金属を含む電極材料を前記素体の側面および周囲に塗布する工程と、前記電極材料を焼成し、前記金属を含む下地層を前記素体の側面および周囲に形成する工程と、前記下地層の表面を覆う被覆層を形成する工程と、前記素体の実装面側と反対側の面に前記被覆層を残した状態で、前記外部電極の実装面側および側面側の前記被覆層を除去する工程と、前記外部電極の実装面側および側面側の前記下地層上にめっき層を形成する工程とを備え、前記被覆層は、前記めっき層よりもはんだの濡れ性が低い。
前記下地層の表面を覆う被覆層を形成する工程は、前記金属を酸化し、前記金属の酸化膜を前記下地層の表面に形成する工程を備えてもよい。
前記電極材料はガラス成分を含み、
前記下地層の表面を覆う被覆層を形成する工程は、前記電極材料の焼成時において、前記ガラス成分で構成されるガラス相を前記下地層の表面に浮き上がらせる工程を備えてもよい。
前記外部電極の実装面側および側面側の前記被覆層を除去する工程は、前記下地層の実装面側から前記被覆層をブラスト研磨する工程を備えてもよい。
本発明によれば、実装面からのはんだのはみ出し量を抑制しつつ、実装面と反対側の面まではんだが濡れ上ることを防止することができる。
第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図である。 図１の積層セラミックコンデンサを長さ方向に切断した断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。 図４Ｉの工程の一例を示す平面図である。 図５Ａの工程を長さ方向に切断した断面図である。 第３実施形態に係る積層セラミックコンデンサの被覆層の端部の構成例を示す断面図である。 第３実施形態に係る積層セラミックコンデンサの被覆層の端部と下地層との界面の構成例を示す断面図である。 第４実施形態に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。 第１比較例に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。 第２比較例に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。 第５実施形態に係る積層セラミックコンデンサの構成を示す平面図である。 第６実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。 第７実施形態に係る電子部品の構成を示す斜視図である。 第８実施形態に係る電子部品の構成を示す斜視図である。
以下、添付の図面を参照しながら、本発明の実施形態を詳細に説明する。なお、以下の実施形態は本発明を限定するものではなく、実施形態で説明されている特徴の組み合わせの全てが本発明の構成に必須のものとは限らない。実施形態の構成は、本発明が適用される装置の仕様や各種条件（使用条件、使用環境等）によって適宜修正または変更され得る。本発明の技術的範囲は、特許請求の範囲によって確定され、以下の個別の実施形態によって限定されない。また、以下の説明に用いる図面は、各構成を分かり易くするため、実際の構造と縮尺および形状などを異ならせることがある。
（第１実施形態）
図１は、第１実施形態に係る積層セラミックコンデンサの構成を示す斜視図、図２は、図１の積層セラミックコンデンサを長さ方向に切断した断面図である。
図１および図２において、積層セラミックコンデンサ１Ａは、素体２および外部電極６Ａ、６Ｂを備える。素体２は、積層体２Ａ、下カバー層５Ａおよび上カバー層５Ｂを備える。積層体２Ａは、内部電極層３Ａ、３Ｂおよび誘電体層４を備える。
積層体２Ａの下層には下カバー層５Ａが設けられ、積層体２Ａの上層には上カバー層５Ｂが設けられている。内部電極層３Ａ、３Ｂは、誘電体層４を介して交互に積層されている。このとき、素体２および積層体２Ａの形状は、略直方体形状とすることができる。素体２は、素体２の稜線に沿って面取りされていてもよい。なお、以下の説明では、素体２の側面が互いに対向する方向を長さ方向ＤＬ、素体２の前後面が互いに対向する方向を幅方向ＤＷ、素体２の上下面が互いに対向する方向を積層方向ＤＳと言うことがある。
外部電極６Ａ、６Ｂは、互いに分離された状態で素体２の互いに対向する側面に位置する。各外部電極６Ａ、６Ｂは、素体２の各側面から前後面および上下面にかけて延伸されている。
長さ方向ＤＬにおいて、内部電極層３Ａ、３Ｂは、積層体２Ａ内で交互に異なる位置に配置されている。このとき、内部電極層３Ａは、内部電極層３Ｂに対して素体２の一方の側面側に配置し、内部電極層３Ｂは、内部電極層３Ａに対して素体２の他方の側面側に配置することができる。そして、内部電極層３Ａの端部は、素体２の長さ方向ＤＬの一方の側面側で誘電体層４の端部に引き出され、外部電極６Ａに接続される。内部電極層３Ｂの端部は、素体２の長さ方向ＤＬの他方の側面側で誘電体層４の端部に引き出され、外部電極６Ｂに接続される。
一方、素体２の側面が対向する方向（長さ方向ＤＬ）と直交する方向（幅方向ＤＷ）において、内部電極層３Ａ、３Ｂの端部は、誘電体層４にて覆われている。幅方向ＤＷでは、内部電極層３Ａ、３Ｂの端部の位置は揃っていてもよい。
なお、積層セラミックコンデンサ１Ａの外形サイズは、一例として、長さ＞幅＞高さであってもよく、または長さ＞幅＝高さであってもよい。例えば、長さが１．０ｍｍ、幅が０．５ｍｍ、高さが０．１５ｍｍまたは長さが１．０ｍｍ、幅が０．５ｍｍ、高さが０．５ｍｍとすることができる。また、内部電極層３Ａ、３Ｂおよび誘電体層４の積層方向ＤＳの厚さはそれぞれ、０．０５μｍ〜５μｍの範囲内とすることができ、例えば、０．３μｍである。
内部電極層３Ａ、３Ｂの材料は、例えば、Ｃｕ（銅）、Ｎｉ（ニッケル）、Ｔｉ（チタン）、Ａｇ（銀）、Ａｕ（金）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｔａ（タンタル）およびＷ（タングステン）などの金属から選択することができ、これらの金属を含む合金であってもよい。
誘電体層４の材料は、例えば、ペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、主成分は、５０ａｔ％以上の割合で含まれていればよい。誘電体層４のセラミック材料は、例えば、チタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウム、チタン酸マグネシウム、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸カルシウム、ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよび酸化チタンなどから選択することができる。
下カバー層５Ａおよび上カバー層５Ｂの材料は、例えば、セラミック材料を主成分とすることができる。このとき、下カバー層５Ａおよび上カバー層５Ｂのセラミック材料の主成分は、誘電体層４のセラミック材料の主成分と同一であってもよい。
各外部電極６Ａ、６Ｂは、素体２上に形成された下地層７と下地層７上に形成されためっき層９を備える。各外部電極６Ａ、６Ｂは、それぞれ実装面Ｍ１と、側面Ｍ２と、上面Ｍ３とを持つ。実装面Ｍ１は、積層セラミックコンデンサ１Ａが実装される回路基板に対向する面である。実装面Ｍ１は、素体２の下面側に設けられる。上面Ｍ３は、実装面Ｍ１と反対側の面である。
各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２以外の面（上面Ｍ３）は、被覆層８で被覆されている。各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２側の下地層７上には、めっき層９が形成されている。なお、めっき層９は、素体２の実装面Ｍ１側および一対の側面Ｍ２側だけでなく、素体２の前面側および後面側（Ｍ４側）の下地層７上にも設けることができる。実装面Ｍ１および側面Ｍ２側および前後面Ｍ４側の各外部電極６Ａ、６Ｂの厚さは、例えば１０〜４０μｍである。
下地層７の導電性材料は、例えば、Ｃｕ、Ｆｅ（鉄）、Ｚｎ（亜鉛）、Ａｌ（アルミニウム）、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎ（錫）から選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７は、粒子状の共材を含んでもよい。共材は、下地層７中に島状に混在することで素体２と下地層７との間の熱膨張率の差を低減し、下地層７にかかる応力を緩和することができる。共材は、例えば、誘電体層４の主成分であるセラミック成分である。下地層７は、ガラス成分を含んでいてもよい。ガラス成分は、下地層７と混在することで下地層７の緻密化などに用いられる。このガラス成分は、例えば、Ｂａ（バリウム）、Ｓｒ（ストロンチウム）、Ｃａ（カルシウム）、Ｚｎ、Ａｌ、Ｓｉ（ケイ素）またはＢ（ホウ素）などの酸化物である。
各外部電極６Ａ、６Ｂの上面Ｍ３では下地層７上に被覆層８が形成されている。被覆層８は、下地層７の金属が酸化した酸化膜と下地層７の共材が表面に露出した表層を含んでおり、被覆層８の表面には、下地層７の酸化膜と下地層７の共材が混在している。このように被覆層８の材料は、下地層７の導電性材料として用いられる金属の酸化膜を含む。さらに被覆層８の材料は、下地層７の共材を含んでいてもよい。酸化膜の厚さは、例えば、０．０５〜３μｍである。酸化膜の成分は、例えば、酸化ニッケルまたは酸化銅である。下地層７の共材は、例えば、誘電体層４の主成分である酸化物セラミックであり、その主成分はチタン酸バリウムである。被覆層８の表面は、金属の酸化膜と共材が混在しているため、はんだが濡れにくい
下地層７および被覆層８は、素体２に含まれる金属成分を含んでいてもよい。この金属成分は、例えば、Ｍｇ（Ｎｉ、Ｃｒ、Ｓｒ、Ａｌ、Ｎａ、Ｆｅが微量含まれていてもよい）である。このとき、下地層７および被覆層８は、下地層７の導電性材料として用いられる金属と素体２に含まれる金属と酸素との化合物として、例えば、Ｍｇ、Ｎｉ、Ｏを含む化合物を含むことができる。
めっき層９の材料は、例えば、Ｃｕ、Ｎｉ、Ａｌ、Ｚｎ、Ｓｎなどの金属またはこれらの２以上の合金を主成分とする。めっき層９は、単一金属成分のめっき層でもよく、互いに異なる金属成分の複数のめっき層でもよい。めっき層９は、例えば、図２に示すように、下地層７上に形成されたＣｕめっき層９Ａと、Ｃｕめっき層９Ａ上に形成されたＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの３層構造とすることができる。Ｃｕめっき層９Ａは、下地層７へのめっき層９の密着性を向上させることができる。Ｎｉめっき層９Ｂは、はんだ付け時の各外部電極６Ａ、６Ｂの耐熱性を向上させることができる。Ｓｎめっき層９Ｃは、めっき層９のはんだの濡れ性を向上させることができる。めっき層９は、下地層７上の一部に形成されて内部電極層と導通する。また、めっき層９は、はんだを介して回路基板の端子と導通する。なお、下地層７の金属成分をＣｕとしたとき、Ｃｕめっき層９Ａは、形成しなくても良く、このとき、めっき層９はＮｉめっき層９Ｂと、Ｎｉめっき層９Ｂ上に形成されたＳｎめっき層９Ｃの２層構造としてもよい。
以上説明したように、上述した第１実施形態によれば、各外部電極６Ａ、６Ｂの上面Ｍ３は被覆層８で被覆され、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２にはめっき層９が形成される。これにより、外部電極６Ａ、６Ｂの上面Ｍ３にはんだが濡れ上がるのを防止しつつ、外部電極６Ａ、６Ｂの側面Ｍ２にはんだを濡れ上がせることができる。このため、はんだが過剰に供給された場合においても、積層セラミックコンデンサ１Ａの実装領域からのはんだのはみ出しを抑制しつつ、積層セラミックコンデンサ１Ａの実装時の高さの増大を防止することができる。このため、電子部品が実装された回路基板が設計外に高くなるのを防止しつつ、回路基板上に実装される電子部品の高密度実装を図ることができる。また、素体２の上面の被覆層は、上方から機械的応力が加わったときにこれを緩衝し、素体へクラックや割れや欠けが生じることを防止できる。
（第２実施形態）
図３は、第２実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャート、図４Ａから図４Ｊは、第２実施形態に係る積層セラミックコンデンサの製造方法を示す断面図である。なお、図４Ｃから図４Ｊでは、誘電体層４を介して内部電極層３Ａ、３Ｂが交互に２層分だけ積層される場合を示した。
図３のＳ１において、分散剤および成形助剤としての有機バインダおよび有機溶剤を誘電体材料粉末に加え、粉砕・混合して泥状のスラリを生成する。誘電体材料粉末は、例えば、セラミック粉末を含む。誘電体材料粉末は、添加物を含んでいてもよい。添加物は、例えば、Ｍｇ、Ｍｎ、Ｖ、Ｃｒ、Ｙ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫまたはＳｉの酸化物もしくはガラスである。有機バインダは、例えば、ポリビニルブチラール樹脂またはポリビニルアセタール樹脂である。有機溶剤、例えば、エタノールまたはトルエンである。
次に、図３のＳ２および図４Ａに示すように、セラミック粉末を含むスラリをキャリアフィルム上にシート状に塗布して乾燥させたグリーンシート２４を作製する。キャリアフィルムは、例えば、ＰＥＴ（ポリエチレンテレフタレート）フィルムである。スラリの塗布には、ドクターブレード法、ダイコータ法またはグラビアコータ法などを用いることができる。
次に、図３のＳ３および図４Ｂに示すように、複数枚のグリーンシートのうち図１の内部電極層３Ａ、３Ｂを形成する層のグリーンシート２４に内部電極用導電ペーストを所定のパターンとなるように塗布し、内部電極パターン２３を形成する。このとき、１枚のグリーンシート２４には、グリーンシート２４の長手方向に分離された複数の内部電極パターン２３を形成することができる。内部電極用導電ペーストは、内部電極層３Ａ、３Ｂの材料として用いられる金属の粉末を含む。例えば、内部電極層３Ａ、３Ｂの材料として用いられる金属がＮｉの場合、内部電極用導電ペーストは、Ｎｉの粉末を含む。また、内部電極用導電ペーストは、バインダと、溶剤と、必要に応じて助剤とを含む。内部電極用導電ペーストは、共材として、誘電体層４の主成分であるセラミック材料を含んでいてもよい。内部電極用導電ペーストの塗布には、スクリーン印刷法、インクジェット印刷法またはグラビア印刷法などを用いることができる。
次に、図３のＳ４および図４Ｃに示すように、内部電極パターン２３が形成されたグリーンシート２４と、内部電極パターンが形成されていない外層用のグリーンシートを所定の順序で複数枚数だけ積み重ねた積層ブロックを作製する。このとき、積層方向に隣接するグリーンシート２４の内部電極パターン２３Ａ、２３Ｂが、グリーンシート２４の長手方向に交互にずらされるように積み重ねる。また、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ａ、２３Ｂが積層方向に交互に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分とができるようにする。
次に、図３のＳ５および図４Ｄに示すように、図３のＳ４の成型工程で得られた積層ブロックをプレスし、グリーンシート２４を圧着する。積層ブロックをプレスする方法として、例えば、積層ブロックを樹脂フィルムで挟み、静水圧プレスする方法などを用いることができる。
次に、図３のＳ６および図４Ｅに示すように、プレスされた積層ブロックを切断し、直方体形状の素体に個片化する。積層ブロックの切断は、内部電極パターン２３Ａのみが積層方向に積み重ねられる部分と、内部電極パターン２３Ｂのみが積層方向に積み重ねられる部分で行う。積層ブロックの切断には、例えば、ブレードダイシングなどの方法を用いることができる。
このとき、図４Ｆに示すように、個片化された素体２には、誘電体層４を介して交互に積層された内部電極層３Ａ、３Ｂが形成される。内部電極層３Ａは、素体２の一方の側面で誘電体層４の表面から引き出され、内部電極層３Ｂは、素体２の他方の側面で誘電体層４の表面から引き出される。
次に、図３のＳ７に示すように、図３のＳ６で個片化された素体２に含まれるバインダを除去する。バインダの除去では、例えば、約３５０℃のＮ２雰囲気中で素体を加熱する。
次に、図３のＳ８に示すように、図３のＳ７でバインダが除去された素体２の両側面と、各側面の周面の４つの面に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＮｉの場合、下地層用導電ペーストは、Ｎｉの粉末またはフィラーを含む。また、下地層用導電ペーストは、共材として、例えば、誘電体層４の主成分であるセラミック成分を含む。例えば、下地層用導電ペーストには、共材として、チタン酸バリウムを主成分とする酸化物セラミックの粒子（Ｄ５０粒子径で０．８μｍ〜４μｍ）が混入される。また、下地層用導電ペーストは、バインダと、溶剤とを含む。
次に、図３のＳ９および図４Ｇに示すように、図３のＳ８で下地層用導電ペーストが塗布された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化するとともに、素体２に一体化された下地層７を形成する。素体２の焼成は、例えば、焼成炉にて１０００〜１３５０℃で１０分〜２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。
次に、図３のＳ１０および図４Ｈに示すように、下地層７の表面に露出した金属を酸化することにより、その金属の酸化膜を含む被覆層８を下地層７の表面に形成する。被覆層８は、下地層７の共材を含んでいてもよい。下地層７の表面に露出した金属の酸化では、例えば、Ｎ２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行うことができる。なお、下地層７の表面に露出した金属の酸化膜が十分な厚さに形成されるように、再酸化処理の雰囲気ガスに酸素を添加してもよい。
次に、図３のＳ１１および図４Ｉに示すように、めっき前処理として、ブラスト研磨により、実装面Ｍ１側および一対の側面Ｍ２側および前後面側の下地層７上の酸化膜を除去し、下地層７に含まれる金属を実装面Ｍ１側および一対の側面Ｍ２側および前後面側で露出させる。ブラスト研磨では、図５Ａのように実装面Ｍ１側が上方を向くように素体２をブラスト処理装置内の基板３１上に上面Ｍ３側が接するように設置し、その素体２の真上からブラストメディアを投射する。このとき、真上から投射されたブラストメディアは素体２の一対の側面と前後面側に回り込む一方で上面Ｍ３側には回り込まない。このため、上面Ｍ３側で下地層７上の酸化膜を残しつつ、実装面Ｍ１側および一対の側面Ｍ２側および前後面側で下地層７上の酸化膜を除去することができる。
次に、図３のＳ１２および図４Ｊに示すように、実装面Ｍ１側および側面Ｍ２側の下地層７上にめっき層９を形成する。めっき層９の形成では、例えば、Ｃｕめっき、ＮｉめっきおよびＳｎめっきを順次行うことができる。このとき、実装面Ｍ１側および側面Ｍ２側の下地層７上の酸化膜が除去された素体２を、めっき液とともにバレルに収容し、バレルを回転させつつ通電することにより、めっき層９を形成することができる。このとき、上面Ｍ３側には下地層７上に酸化膜があるので、めっき層は形成されない。
図５Ａは、図４Ｉの工程の一例を示す平面図、図５Ｂは、図５Ａの工程を長さ方向に切断した断面図である。
図５Ａおよび図５Ｂにおいて、下地層７の表面に酸化膜が形成された素体２を基板３１上に配置する。このとき、固定用テープ３２を介し素体２の上面Ｍ３側を基板３１上に貼り付け、素体２の実装面Ｍ１側が上方を向くようにする。そして、素体２の真上に設置されたノズル３３からブラストメディア３４を素体２に投射する。ブラストメディア３４は、例えば、ジルコン製またはアルミナ製の粒子である。
投射条件は、主に投射速度、投射量および投射領域を設定することができる。投射速度は、ブラストメディア３４の圧力および経路で調整する。投射量は、メディア循環および投射時間で調整する。投射領域は、ノズル形状および素体２とノズル３３との間の距離で調整する。
このとき、ノズル３３から投射されたブラストメディア３４は素体２の一対の側面と前面と後面に回り込む。このため、上面Ｍ３側で下地層７上の酸化膜を残しつつ、実装面Ｍ１側および一対の側面Ｍ２側および前後面で下地層７上の酸化膜が除去される。なお、実装面Ｍ１側および一対の側面Ｍ２側および前後面側の下地層７上の酸化膜の研磨量は、実装面Ｍ１側および側面Ｍ２側および前後面の下地層７上にめっき層９を形成可能な範囲に設定することができる。
以上説明したように、上述した第２実施形態によれば、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２および前後面の下地層７上の酸化膜をブラスト研磨にて除去することにより、各外部電極６Ａ、６Ｂの上面Ｍ３が被覆層８で被覆されたままにしつつ、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２および前後面にめっき層９を選択的に効率よく形成することができる。このため、工程数の増大を抑制しつつ、電子部品が実装された回路基板が設計外に高くなるのを防止することが可能となるとともに、回路基板上に実装される電子部品の高密度実装化を図ることができる。
なお、上述した実施形態では、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２および前後面の被覆層８を除去するために、ブラスト研磨を用いる方法について説明したが、プラズマエッチングなどの等方性ドライエッチングを用いるようにしてもよいし、ウェットエッチングなどの化学研磨を用いるようにしてもよい。
（第３実施形態）
図６Ａは、第３実施形態に係る積層セラミックコンデンサの被覆層の端部の構成例を示す断面図である。
図６Ａにおいて、下地層７は、下地層７の稜部が面取りされた面取り面７Ａを備える。下地層７の面取り面７Ａは、下地層７の稜部が切り取られた形状であってもよいし、曲線形状であってもよい。例えば、下地層７の面取り面７Ａの曲率半径は、１μｍ〜５０μｍの範囲内とすることができる。
被覆層８の端部の少なくとも一部は、下地層７の面取り面７Ａに沿って位置する。これにより、下地層７の側面Ｍ２から被覆層８の端部に渡ってはんだが濡れる面積を十分に確保しつつ、下地層７の上面Ｍ３へのはんだの回り込みを抑制することができる。
被覆層８の端部が下地層７の側面Ｍ２と接する位置における面取り面７Ａの接線と、外部電極６Ａの上面Ｍ３とが成す角度θは、４５°より大きくすることができる。これにより、側面Ｍ２から上面Ｍ３へのはんだの回り込みを有効に抑制することができる。なお、角度θは、図５Ａおよび図５Ｂにおけるブラスト研磨時の投射条件により制御することができる。
図６Ｂは、第３実施形態に係る積層セラミックコンデンサの被覆層の端部と下地層との界面の構成例を示す断面図である。
図６Ｂにおいて、下地層７の面取り面７Ａ上の被覆層８の端部には、凹凸８Ａが設けられている。この凹凸８Ａは、図５Ｂのブラストメディア３４の素体２の側面への回り込みのバラツキに起因する。被覆層８の端部の凹凸８Ａの高低差ＴＨの範囲は、ブラスト研磨のノズル３３の位置を処理中に変化させて前記バラツキを制御することで、例えば０．１μｍ〜１０μｍの範囲内とすることができる。これにより、被覆層８の端部まではんだが濡れ上がった場合においても、クラックが直線状に伸張しにくくすることができる。
以上説明したように、上述した第３実施形態によれば、下地層７の面取り面７Ａに沿って被覆層８の端部を配置することにより、はんだが濡れる面積を十分に確保することができ、積層セラミックコンデンサ１Ａの実装領域からのはんだのはみ出しを低減することができる。
（第４実施形態）
図７Ａは、第４実施形態に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。
図７Ａにおいて、回路基板４１上には、ランド電極４２Ａ、４２Ｂが形成されている。積層セラミックコンデンサ１Ａは、各外部電極６Ａ、６ＢのＳｎめっき層９Ｃに付着された各はんだ層４３Ａ、４３Ｂを介してランド電極４２Ａ、４２Ｂに接続される。ここで、各外部電極６Ａ、６Ｂの上面Ｍ３は被覆層８で被覆され、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２にはめっき層９Ａ〜９Ｃが形成される。これにより、回路基板４１上に積層セラミックコンデンサ１Ａを実装する際に、外部電極６Ａ、６Ｂの上面Ｍ３にはんだが濡れ上がるのを防止しつつ、各外部電極６Ａ、６Ｂの側面Ｍ２および前後面にはんだを濡れ上らせて吸収することができる。このため、ランド電極４２Ａ、４２Ｂ上にはんだが過剰に供給された場合においても、積層セラミックコンデンサ１Ａが実装された回路基板４１が設計外に高くなるのを防止しつつ、ランド電極４２Ａ、４２Ｂからのはんだのはみ出しを抑制することができる。このため、回路基板４１上に実装される電子部品間の短絡を抑制しつつ、回路基板４１上に実装される電子部品間の間隔を狭くすることができ、電子部品の高密度実装を図ることができる。
このとき、Ｓｎめっき層９Ｃがみえなくなるまではんだを濡れ上らせることができ、被覆層８が各外部電極６Ａ、６Ｂの側面Ｍ２にある場合に比べて、はんだの吸収面積を増大させることができる。
また、各外部電極６Ａ、６Ｂの側面Ｍ２にはんだを濡れ上らせることにより、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２で積層セラミックコンデンサ１Ａを回路基板４１上に支持させることができる。このため、各外部電極６Ａ、６Ｂの実装面Ｍ１だけで積層セラミックコンデンサ１Ａを回路基板４１上に支持させた場合に比べて、積層セラミックコンデンサ１Ａの実装強度を向上させることができ、回路基板４１を車載用として用いた場合においても、振動などによる回路基板４１からの積層セラミックコンデンサ１Ａの脱落を抑制することができる。
さらに、素体２の上からの応力を外部電極６Ａ、６Ｂの上面Ｍ３の下地層７および被覆層８で吸収させることができ、クラックが素体２に入りにくくすることができる。
以上説明したように、上述した第４実施形態によれば、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２のはんだ濡れを可能としつつ、各外部電極６Ａ、６Ｂの上面Ｍ３に被覆層８を設けることにより、回路基板４１上に実装される積層セラミックコンデンサ１Ａの信頼性を向上させつつ、回路基板４１上での電子部品の実装密度を向上させることができる。
（第１比較例）
図７Ｂは、第１比較例に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。
図７Ｂにおいて、積層セラミックコンデンサ１Ａ´は、図７Ａの外部電極６Ａ、６Ｂの代わりに外部電極６Ａ´、６Ｂ´を備える。各外部電極６Ａ´、６Ｂ´は、図７Ａの被覆層８、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの代わりに被覆層８´、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´を備える。
外部電極６Ａ´、６Ｂ´の実装面Ｍ１の以外の面（側面Ｍ２および上面Ｍ３）は、被覆層８´で被覆されている。各外部電極６Ａ´、６Ｂ´の実装面Ｍ１および側面Ｍ２側の下地層７上には、Ｃｕめっき層９Ａ´、Ｎｉめっき層９Ｂ´およびＳｎめっき層９Ｃ´が形成されている。
一方、回路基板４１上には、ランド電極４２Ａ´、４２Ｂ´が形成されている。積層セラミックコンデンサ１Ａ´は、各外部電極６Ａ´、６Ｂ´のＳｎめっき層９Ｃ´に付着された各はんだ層４３Ａ´、４３Ｂ´を介してランド電極４２Ａ´、４２Ｂ´に接続される。このとき、各外部電極６Ａ´、６Ｂ´の側面Ｍ２は、被覆層８´で被覆されているため、各外部電極６Ａ´、６Ｂ´の側面Ｍ２にはんだが濡れ上ることはない。このため、はんだが過剰に供給されると、はんだ層４３Ａ´、４３Ｂ´が実装面Ｍ１から回路基板４１上にはみ出し、電子部品の高密度実装の支障になることがある。
（第２比較例）
図７Ｃは、第２比較例に係る積層セラミックコンデンサが実装された回路基板の構成を示す断面図である。
図７Ｃにおいて、積層セラミックコンデンサ１Ａ´´は、図７Ａの外部電極６Ａ、６Ｂの代わりに外部電極６Ａ´´、６Ｂ´´を備える。外部電極６Ａ´´、６Ｂ´´は、図７Ａの被覆層８、Ｃｕめっき層９Ａ、Ｎｉめっき層９ＢおよびＳｎめっき層９Ｃの代わりにＣｕめっき層９Ａ´´、Ｎｉめっき層９Ｂ´´およびＳｎめっき層９Ｃ´´を備える。
各外部電極６Ａ´´、６Ｂ´´の実装面Ｍ１、側面Ｍ２および上面Ｍ３側の下地層７上には、Ｃｕめっき層９Ａ´´、Ｎｉめっき層９Ｂ´´およびＳｎめっき層９Ｃ´´が形成されている。
積層セラミックコンデンサ１Ａ´´は、各外部電極６Ａ´´、６Ｂ´´のＳｎめっき層９Ｃ´´に付着された各はんだ層４３Ａ´´、４３Ｂ´´を介してランド電極４２Ａ、４２Ｂに接続される。このとき、はんだが各外部電極６Ａ´´、６Ｂ´´の側面Ｍ２を介して上面Ｍ３まで濡れ上がり、各外部電極６Ａ´´、６Ｂ´´の上面Ｍ３で盛り上がったはんだ層４３Ａ´´、４３Ｂ´´が形成される。このため、積層セラミックコンデンサ１Ａ´´を実装した回路基板４１が本来の設計よりも高くなることがある。
（第５実施形態）
図８は、第５実施形態に係る積層セラミックコンデンサの構成を示す被覆層側から見た平面図である。
図８において、積層セラミックコンデンサ１Ｂは、図１の被覆層８の代わりに被覆層８A、８Bを備える。積層セラミックコンデンサ１Ｂは、図１の被覆層８の代わりに被覆層８A、８Bを備える点以外は、図１の積層セラミックコンデンサ１Ａと同様に構成することができる。各被覆層８A、８Bは、各外部電極６Ａ、６Ｂの上面Ｍ３において、各被覆層８A、８Bの端部が各下地層７Ａ、７Ｂの側面Ｍ２と接する境界領域を含む一部分に位置する。例えば、各被覆層８A、８Bは、各外部電極６Ａ、６Ｂの上面Ｍ３の端部を覆うように各外部電極６Ａ、６Ｂの上面Ｍ３の３方向の外縁に沿って連続した帯状に配置することができる。外部電極６Ａ、６Ｂの上面Ｍ３の外縁とは、側面Ｍ２と接する縁と前後面Ｍ４と接する縁である。このとき、各被覆層８A、８Bの平面形状は、四角形の一辺が開放した形状とすることができる。
なお、各外部電極６Ａ、６Ｂの上面Ｍ３に各被覆層８Ｂ、８Ｃを形成する場合、例えば、各外部電極６Ａ、６Ｂの上面Ｍ３の各被覆層８Ｂ、８Ｃの内側の領域をレジスト膜で覆った後、図５Ａおよび図５Ｂの方法で、各外部電極６Ａ、６Ｂの上面Ｍ３をブラスト研磨することができる。
以上説明したように、上述した第５実施形態によれば、各外部電極６Ａ、６Ｂの上面Ｍ３には各被覆層８Ａ、８Ｂが形成され、各外部電極６Ａ、６Ｂの実装面Ｍ１および側面Ｍ２にはめっき層９が形成される。これにより、積層セラミックコンデンサ１Ｂの実装領域からのはんだのはみ出しを抑制しつつ、積層セラミックコンデンサ１Ｂの実装時の高さの増大を防止することができ、電子部品が実装された回路基板が設計外に高くなるのを防止しつつ、回路基板上に実装される電子部品の高密度実装を図ることができる。
なお、上述した実施形態では、下地層７の導電性材料として用いられる金属の酸化膜を含んで被覆層８を構成した例を示した。被覆層８は、下地層７に含まれるガラス成分と同一組成のガラス相を含んで構成するようにしてもよい。
（第６実施形態）
図９は、第６実施形態に係る積層セラミックコンデンサの製造方法を示すフローチャートである。なお、図３は、下地層７の導電性材料として用いられる金属の酸化膜を含んで被覆層８を構成する場合を示し、図９は、下地層７に含まれるガラス成分と同一組成のガラス相を含んで被覆層８を構成する場合を示す。
図９のＳ２１からＳ２７において、図３のＳ１からＳ７と同様の工程により、バインダが除去された素体２を作製する。
次に、図９のＳ２８に示すように、図９のＳ２７でバインダが除去された素体２を焼成し、内部電極層３Ａ、３Ｂと誘電体層４を一体化する。素体２の焼成は、例えば、焼成炉にて１０００〜１３５０℃で１０分〜２時間だけ行う。内部電極層３Ａ、３ＢにＮｉまたはＣｕなどの卑金属を使用している場合は、内部電極層３Ａ、３Ｂの酸化を防止するため、焼成炉内を還元雰囲気にして焼成することができる。
次に、図９のＳ２９に示すように、図９のＳ２８で焼成された素体２の両側面と、各側面の周面の４つの面に下地層用導電ペーストを塗布して乾燥させる。下地層用導電ペーストは、下地層７の導電性材料として用いられる金属の粉末またはフィラーを含む。例えば、下地層７の導電性材料として用いられる金属がＣｕの場合、下地層用導電ペーストは、Ｃｕの粉末またはフィラーを含む。また、下地層用導電ペーストは、ガラス焼結助剤（例えば、ＳｉＯ２など）を含む。ガラス焼結助剤の含有量は、例えば１１ｗｔ％〜１３ｗｔ％の範囲内とすることができる。
次に、下地層用導電ペーストが塗布された素体２を焼成し、素体２に一体化された下地層７を形成する。素体２の焼成は、例えば、焼成炉にて８５０℃で１５分以上行う。このような条件で焼結された下地層７の表面には、下地層７に含まれるガラス成分と同一組成のガラス相が浮き上がり、被覆層８が形成される。ガラス相が浮き上がった下地層７の面には、めっきは付着せず、実装時にはんだも付着しない。なお、焼成温度が高いほど、焼成時間が長いほど、ガラス焼結助剤の含有量が多いほど、ガラス相が下地層７の表面に浮き上がり易くなる。このため、焼成温度、焼成時間およびガラス焼結助剤の含有量に基づいて、ガラス相の厚さを制御することができる。
次に、図９のＳ３０およびＳ３１に示すように、図３のＳ１１およびＳ１２と同様の工程により、めっき前処理およびめっき処理を行う。
以上説明したように、上述した第６実施形態によれば、下地層７に含まれるガラス成分と同一組成のガラス相を含んで被覆層８が構成されており、それ以外は第１〜５実施形態と同様の構成とすることができる。このような被覆層８においても、被覆層８が形成された外部電極６Ａ、６Ｂの表面にはんだが濡れ上がるのを防止することができる。
（第７実施形態）
図１０は、第７実施形態に係る電子部品の構成を示す斜視図である。なお、図１０では、電子部品としてチップインダクタを例にとった。
図１０において、チップインダクタ６１は、素体６２および外部電極６６Ａ、６６Ｂを備える。素体６２は、コイルパターン６３、内部電極層６３Ａ、６３Ｂおよび磁性体材料６４を備える。素体６２の形状は、略直方体形状とすることができる。外部電極６６Ａ、６６Ｂは、互いに分離された状態で素体６２の互いに対向する側面に位置する。各外部電極６６Ａ、６６Ｂは、素体６２の各側面から前後面および上下面にかけて延伸されている。
コイルパターン６３および内部電極層６３Ａ、６３Ｂは、磁性体材料６４にて覆われている。ただし、内部電極層６３Ａの端部は、素体６２の一方の側面側で磁性体材料６４から引き出され、外部電極６６Ａに接続される。内部電極層６３Ｂの端部は、素体６２の他方の側面側で磁性体材料６４から引き出され、外部電極６６Ｂに接続される。
コイルパターン６３および内部電極層６３Ａ、６３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。磁性体材料６４は、例えば、フェライトである。
各外部電極６６Ａ、６６Ｂは、下地層６７とめっき層６９を備える。各外部電極６６Ａ、６６Ｂは、実装面Ｍ１と、側面Ｍ２と、上面Ｍ３と、前後面Ｍ４を持つ。実装面Ｍ１は、チップインダクタ６１が実装される回路基板に対向する面である。上面Ｍ３は、実装面Ｍ１と反対側の面である。
下地層６７の導電性材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層６７は、共材を含む。共材は、例えば、磁性体材料６４の主成分であるセラミック成分である。下地層６７は、ガラス成分を含んでいてもよい。このガラス成分は、例えば、Ｂａ、Ｓｒ、Ｃａ、Ｚｎ、Ａｌ、ＳｉまたはＢなどの酸化物である。
各外部電極６６Ａ、６６Ｂの実装面Ｍ１および側面Ｍ２および前後面Ｍ４以外の面（上面Ｍ３）は、被覆層６８で被覆されている。被覆層６８は、下地層６７の導電性材料として用いられる金属の酸化膜を含んで構成してもよいし、下地層６７に含まれるガラス成分と同一組成のガラス相を含んで構成してもよい。各外部電極６６Ａ、６６Ｂの実装面Ｍ１側および側面Ｍ２側および前後面Ｍ４の下地層６７上には、めっき層６９が形成されている。
以上説明したように、上述した第７実施形態によれば、チップインダクタ６１の外部電極６６Ａ、６６Ｂの上面Ｍ３に被覆層６８を設けることにより、チップインダクタ６１の実装領域からのはんだのはみ出しを抑制しつつ、チップインダクタ６１の実装時の高さの増大を防止することができる。
（第８実施形態）
図１１は、第８実施形態に係る電子部品の構成を示す斜視図である。なお、図１１では、電子部品としてチップ抵抗を例にとった。
図１１において、チップ抵抗７１は、素体７２、外部電極７６Ａ、７６Ｂおよび保護膜７５を備える。素体７２は、抵抗体７３、内部電極層７３Ｂおよび基板７４を備える。素体７２の形状は、略直方体形状とすることができる。外部電極７６Ａ、７６Ｂは、互いに分離された状態で素体７２の互いに対向する側面に位置する。各外部電極７６Ａ、７６Ｂは、素体７２の各側面から上下面にかけて延伸されている。
抵抗体７３および内部電極層７３Ｂは、基板７４上に配置され、保護膜７５で覆われている。抵抗体７３の一端は、基板７４上で内部電極層７３Ｂに接続される。また、内部電極層７３Ｂは、素体７２の一方の側面側に延伸され、外部電極７６Ｂに接続される。抵抗体７３の他端に接続される不図示の内部電極層は、素体７２の他方の側面側に延伸され、外部電極７６Ａに接続される。
抵抗体７３の材料は、例えば、ＡｇおよびＰｄなどの金属から選択することができ、これらの金属を含む合金であってもよい。抵抗体７３の材料は、酸化ルテニウムなどの金属酸化物であってもよい。内部電極層７３Ｂの材料は、例えば、Ｃｕ、Ｎｉ、Ｔｉ、Ａｇ、Ａｕ、Ｐｔ、Ｐｄ、ＴａおよびＷなどの金属から選択することができ、これらの金属を含む合金であってもよい。基板７４の材料は、例えば、アルミナなどの酸化物セラミックである。保護膜７５の材料は、例えば、ガラスまたは樹脂である。
各外部電極７６Ａ、７６Ｂは、下地層７７とめっき層７９を備える。各外部電極７６Ａ、７６Ｂは、実装面Ｍ１と、側面Ｍ２と、上面Ｍ３とを持つ。実装面Ｍ１は、チップ抵抗７１が実装される回路基板に対向する面である。上面Ｍ３は、実装面Ｍ１と反対側の面である。
下地層７７の導電性材料は、例えば、Ｃｕ、Ｆｅ、Ｚｎ、Ａｌ、Ｎｉ、Ｐｔ、Ｐｄ、Ａｇ、ＡｕおよびＳｎから選択される少なくとも１つを含む金属または合金を主成分とすることができる。下地層７７は、共材を含む。共材は、例えば、基板７４の主成分であるセラミック成分である。下地層７７は、ガラス成分を含んでいてもよい。このガラス成分は、例えば、Ｂａ、Ｓｒ、Ｃａ、Ｚｎ、Ａｌ、ＳｉまたはＢなどの酸化物である。
各外部電極７６Ａ、７６Ｂの実装面Ｍ１および側面Ｍ２以外の面（上面Ｍ３）は、被覆層７８で被覆されている。被覆層７８は、下地層７７の導電性材料として用いられる金属の酸化膜を含んで構成してもよいし、下地層７７に含まれるガラス成分と同一組成のガラス相を含んで構成してもよい。各外部電極７６Ａ、７６Ｂの実装面Ｍ１および側面Ｍ２側の下地層７７上には、めっき層７９が形成されている。
以上説明したように、上述した第８実施形態によれば、チップ抵抗７１の外部電極７６Ａ、７６Ｂの上面Ｍ３に被覆層７８を設けることにより、チップ抵抗７１の実装領域からのはんだのはみ出しを抑制しつつ、チップ抵抗７１の実装時の高さの増大を防止することができる。
なお、上述した実施形態では、外部電極の上面へのはんだの濡れ上がりを防止するため、外部電極の上面に被覆層を設けた場合を例にとったが、外部電極のめっき層よりもはんだの濡れ性が低い被覆層を外部電極の上面に設けるようにしてもよい。はんだの濡れ性は、例えば、接触角で測定することができる。このとき、被覆層上でのはんだの接触角は、めっき層上でのはんだの接触角より高い。ここで、接触角は、例えば、溶融はんだ槽に製品を浸漬したのち引き上げて、対象とする面の垂直方向の断面を確認し、その面とはんだが接する角度を測定することで確認できる。
また、上述した実施形態では、電子部品として２端子部品を例にとったが、トランジスタまたは変圧器などの３端子以上の電子部品であってもよい。
また、被覆層８は、上述した実施形態の材料に替えて、樹脂を含むレジスト膜であってもよい。被覆層８としてレジスト膜を用いることにより、所望の厚さに形成することができる。
１ 積層セラミックコンデンサ
２ 素体
２Ａ 積層体
３Ａ、３Ｂ 内部電極層
４ 誘電体層
５Ａ、５Ｂ カバー層
６Ａ、６Ｂ 外部電極
７ 下地層
８ 被覆層
９ めっき層

Claims (19)

  1. 誘電体と内部電極が設けられた素体と、
    前記素体上の複数の面に形成され前記内部電極と接続し金属を含む下地層と、前記素体の実装面側および前記内部電極が前記下地層に接続する側面側の前記下地層上に形成されためっき層と、前記実装面の反対側の面の前記下地層上の少なくとも一部に形成され前記めっき層よりもはんだの濡れ性が低い被覆層とを備える外部電極と、
    を備えることを特徴とする電子部品。
  2. 前記下地層は、前記素体の側面から前後面および上下面にかけて延伸され、
    前記実装面は、前記素体の下面側に設けられ、
    前記被覆層は、前記素体の上面側に設けられ、
    前記めっき層は、さらに前記素体の前面側および後面側の前記下地層上に形成されたことを特徴とする請求項１に記載の電子部品。
  3. 前記被覆層は、前記金属の酸化膜を含むことを特徴とする請求項１または２に記載の電子部品。
  4. 前記下地層は、前記金属と混在する共材を含み、
    前記被覆層は、前記共材を備えることを特徴とする請求項１から３のいずれか１項に記載の電子部品。
  5. 前記下地層に含まれる前記共材と、前記被覆層に含まれる前記共材は、同一の組成であることを特徴とする請求項４に記載の電子部品。
  6. 前記共材は、前記誘電体を含む酸化物セラミックであることを特徴とする請求項４または５に記載の電子部品。
  7. 前記被覆層は、樹脂を含むレジスト膜であることを特徴とする請求項１から６のいずれか１項に記載の電子部品。
  8. 前記下地層は、ガラス成分を含み、
    前記被覆層は、前記下地層に含まれるガラス成分と同一組成のガラス相を備えることを特徴とする請求項１または２に記載の電子部品。
  9. 前記下地層の前記金属は、Ｃｕ、Ｆｅ、Ｚｎ、ＡｌおよびＮｉから選択される少なくとも１つを含む金属または合金であることを特徴とする１から８のいずれか１項に記載の電子部品。
  10. 前記めっき層は、
    Ｎｉめっき層と、
    前記Ｎｉめっき層上に形成されたＳｎめっき層とを備えることを特徴とする１から９のいずれか１項に記載の電子部品。
  11. 前記被覆層は、前記外部電極の実装面の反対側の面において、側面および前後面とそれぞれ接する縁に沿って連続した帯状に配置されることを特徴とする請求項１から１０のいずれか１項に記載の電子部品。
  12. 前記下地層は、前記下地層の稜部が面取りされた面取り面を備え、
    前記被覆層の端部の少なくとも一部は、前記下地層の面取り面に沿って位置することを特徴とする請求項１から１１のいずれか１項に記載の電子部品。
  13. 前記被覆層の端部が前記下地層の側面と接する位置における前記面取り面の接線と、前記外部電極の実装面の反対側の面とが成す角度は、４５°より大きいことを特徴とする請求項１２に記載の電子部品。
  14. 前記素体は、第１内部電極層と第２内部電極層が、前記誘電体を介して交互に積層された積層体を備え、
    前記外部電極は、前記積層体の互いに対向する側面に設けられた第１外部電極および第２外部電極とを備え、
    前記第１内部電極層は、前記第１外部電極に接続され、
    前記第２内部電極層は、前記第２外部電極に接続されていることを特徴とする請求項１から１３のいずれか１項に記載の電子部品。
  15. 請求項１から１４のいずれか１項に記載の電子部品が実装された回路基板であって、
    前記電子部品は、前記外部電極の側面へ前記はんだ層が濡れ上がった状態で、前記実装面側の前記めっき層に付着されたはんだ層を介して前記回路基板に接続されることを特徴とする回路基板。
  16. 誘電体と内部電極が設けられた素体を形成する工程と、
    金属を含む電極材料を前記素体の側面および周囲に塗布する工程と、
    前記電極材料を焼成し、前記金属を含む下地層を前記素体の側面および周囲に形成する工程と、
    前記下地層の表面を覆う被覆層を形成する工程と、
    前記素体の実装面側と反対側の面に前記被覆層を残した状態で、前記外部電極の実装面側および側面側の前記被覆層を除去する工程と、
    前記外部電極の実装面側および側面側の前記下地層上にめっき層を形成する工程とを備え、
    前記被覆層は、前記めっき層よりもはんだの濡れ性が低いことを特徴とする電子部品の製造方法。
  17. 前記下地層の表面を覆う被覆層を形成する工程は、
    前記金属を酸化し、前記金属の酸化膜を前記下地層の表面に形成する工程を備えることを特徴とする請求項１６に記載の電子部品の製造方法。
  18. 前記電極材料はガラス成分を含み、
    前記下地層の表面を覆う被覆層を形成する工程は、
    前記電極材料の焼成時において、前記ガラス成分で構成されるガラス相を前記下地層の表面に浮き上がらせる工程を備えることを特徴とする請求項１６に記載の電子部品の製造方法。
  19. 前記外部電極の実装面側および側面側の前記被覆層を除去する工程は、前記下地層の実装面側から前記被覆層をブラスト研磨する工程を備えることを特徴とする請求項１６から１８のいずれか１項に記載の電子部品の製造方法。
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