KR20160125121A - 적층 세라믹 커패시터 및 그 제조 방법 - Google Patents

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KR20160125121A
KR20160125121A KR1020150055879A KR20150055879A KR20160125121A KR 20160125121 A KR20160125121 A KR 20160125121A KR 1020150055879 A KR1020150055879 A KR 1020150055879A KR 20150055879 A KR20150055879 A KR 20150055879A KR 20160125121 A KR20160125121 A KR 20160125121A
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층과 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 및 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 내부 전극과 동일한 전도성 재료를 포함하며, 상기 세라믹 바디의 일면에 상기 제1 및 제2 내부 전극과 각각 접속되도록 형성된 제1 및 제2 접속층; 및 상기 제1 및 제2 접속층과 상이한 전도성 재료를 포함하며, 상기 세라믹 바디의 일면에 상기 제1 및 제2 접속층을 덮도록 형성된 제1 및 제2 단자층; 을 포함하는 적층 세라믹 커패시터 및 그 제조 방법을 제공한다.

Description

적층 세라믹 커패시터 및 그 제조 방법{MULTI-LAYERED CERAMIC CAPACITOR AND MANUFACTURING METHOD THE SAME}
본 발명은 적층 세라믹 커패시터 및 그 제조 방법에 관한 것이다.
세라믹 재료를 사용하는 전자 부품으로 커패시터, 인턱터, 압전 소자, 바리스터 및 서미스터 등이 있다.
이러한 세라믹 전자 부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 다양한 전자 장치에 사용될 수 있다.
예컨대, 상기 적층 세라믹 커패시터는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 및 휴대폰과 같은 여러 전자 제품의 기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서에 사용될 수 있다.
이러한 적층 세라믹 커패시터는 복수의 유전체층과 상기 유전체층 사이에 상이한 극성을 인가받는 내부 전극이 번갈아 적층 압착되어 가소 및 소결을 거쳐 제조된 세라믹 바디와, 소결된 세라믹 바디에 도전성 페이스트를 도포하여 형성된 외부 전극을 포함한다.
최근 전자 제품의 소형화 및 고속화 추세에 따라 상기 적층 세라믹 커패시터도 소형화 및 대용량화가 요구되고 있다.
이에 기존과 동일한 크기의 칩이 보다 높은 용량을 구현하기 위해서는 사용된 유전체를 보다 고유전율의 재료를 사용하여 더 많이 적층해야 한다.
그러나 칩의 크기는 한정되어 있으므로 이에 유전체층의 두께를 최대한 얇게 하게 되는데, 유전체층이 박막화되면 현재 널리 사용되는 니켈 재질의 내부 전극과 구리 재질의 외부 전극 사용시 외부 전극을 소성하는 과정에서, 외부 전극의 구리 성분이 내부 전극의 니켈 성분 쪽으로 확산되면서 내부 전극이 부피 팽창을 하게 되고, 이때 발생하는 스트레스를 해소하기 위해 세라믹 바디에 크랙(crack)이 발생하는 문제가 있다. 상기 크랙은 커패시터의 신뢰성을 저하시키는 원인이 된다.
일본특허공개공보 2010-073780호 국내특허공개공보 2012-0056549호
본 발명의 목적은 유전체층의 두께를 얇게 하더라도 세라믹 바디에 크랙이 발생하는 것을 방지할 수 있는 적층 세라믹 커패시터 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층과 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 및 상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 외부 전극은, 상기 제1 및 제2 내부 전극과 동일한 전도성 재료를 포함하며, 상기 세라믹 바디의 일면에 상기 제1 및 제2 내부 전극과 각각 접속되도록 형성된 제1 및 제2 접속층; 및 상기 제1 및 제2 접속층과 상이한 전도성 재료를 포함하며, 상기 세라믹 바디의 일면에 상기 제1 및 제2 접속층을 덮도록 형성된 제1 및 제2 단자층; 을 포함하는 적층 세라믹 커패시터를 제공한다.
본 발명의 다른 측면은, 복수의 세라믹 시트 상에 니켈을 포함하는 도전성 페이스트로 제1 및 제2 내부 전극을 형성하고, 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계; 상기 적층체를 1개의 커패시터에 대응하는 영역으로 절단하고 소성하여 세라믹 바디를 마련하는 단계; 및 상기 세라믹 바디에 상기 제1 및 제2 내부 전극과 접속되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며, 상기 제1 및 제2 외부 전극을 형성하는 단계는, 상기 세라믹 바디의 길이 방향의 양 면에 니켈 또는 니켈 합금과 글라스 를 포함하는 도전성 페이스트를 도포하여 제1 및 제2 접속층을 형성하는 단계; 및 상기 세라믹 바디의 길이 방향의 양 면에 상기 제1 및 제2 접속층을 덮도록 구리와 글라스를 포함하는 도전성 페이스트 또는 도전성 에폭시 수지를 도포하여 제1 및 제2 단자층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법을 제공한다.
본 발명의 일 실시 형태에 따르면, 외부 전극에서 내부 전극과 접촉하는 접속층이 내부 전극과 동일한 메탈 성분을 가짐으로써 종래 내부 전극과 외부 전극의 성분이 상이한 구조에서, 소성 공정시 외부 전극의 성분이 내부 전극의 성분 쪽으로 확산되면서 발생하던 크랙을 방지할 수 있으며, 외부 전극에서 바깥쪽의 단자층은 밀폐 씰링(hermetic sealing)이 우수한 성분으로 형성되어 기판 등에 실장시 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이다.
도 2는 도 1의 A-A'선 단면도이다.
도 3은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 간략하게 도시한 분리사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 도시한 사시도이고, 도 2는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 내부 전극 구조를 간략하게 도시한 분리사시도이고, 도 3은 도 1의 A-A'선 단면도이다.
도 1 및 도 2를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 바디(110) 및 제1 및 제2 외부 전극(130, 140)을 포함한다.
이때, 세라믹 바디(110)는 복수의 유전체층(111)과 제1 및 제2 내부 전극(121, 122)을 포함한다.
본 실시 형태를 명확하게 설명하기 위해 세라믹 바디(110)의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층(111)이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향(T)으로 적층한 다음 소성한 것으로서, 세라믹 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
이때, 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 세라믹 바디(110)의 형상은 특별히 제한되지 않으며, 예를 들어 육면체 형상을 가질 수 있다.
본 실시 형태에서는, 설명의 편의를 위해, 세라믹 바디(110)의 유전체층(11)이 적층된 두께 방향(T)의 서로 마주보는 면을 제1 및 제2 면으로, 상기 제1 및 제2 면을 연결하며 서로 대향되는 길이 방향의 면을 제3 및 제4 면으로, 이와 수직으로 교차되며 서로 대향되는 폭 방향의 면을 제5 및 제6 면으로 정의하기로 한다.
또한, 세라믹 바디(110)는 최상부의 제1 내부 전극(121)의 상부에 소정 두께의 상부 커버층(112)이 형성되고, 최하부의 제2 내부 전극(122)의 하부에 하부 커버층(113)이 배치될 수 있다.
상부 커버층(112) 및 하부 커버층(113)은 예컨대 유전체층(111)과 동일한 조성으로 이루어질 수 있으며, 내부 전극을 포함하지 않는 유전체층을 세라믹 바디(110)의 최상부의 내부 전극의 상부와 최하부의 내부 전극의 하부에 각각 적어도 1개 이상 적층하여 형성될 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3(티탄산바륨)계 세라믹 분말 등을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 -yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 중 적어도 하나 이상이 더 포함될 수 있다.
이때, 상기 세라믹 첨가제는 예를 들어 전이금속 산화물 또는 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 형성하는 세라믹 시트 상에 형성되어 두께 방향으로 적층된 다음, 소성에 의하여 하나의 유전체층(111)을 사이에 두고 세라믹 바디(110) 내부에 두께 방향으로 번갈아 배치된다.
이러한 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)의 적층 방향을 따라 서로 대향되게 배치되며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
제1 및 제2 내부 전극(121, 122)은 그 일단이 세라믹 본체(110)의 길이 방향의 제3 및 제4 면을 통하여 각각 노출된다.
그리고, 세라믹 바디(110)의 길이 방향의 제3 및 제4 면을 통해 노출된 제1 및 제2 내부 전극(121, 122)의 단부는 세라믹 바디(110)의 길이 방향의 제3 및 제4 면에서 제1 및 제2 외부 전극(130, 140)에 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 바디(110)의 크기를 고려하여 0.05 내지 2.5 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 본 실시 예에서는 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 도전성 금속의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(130, 140)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되며, 이때 적층 세라믹 커패시터(100)의 정전 용량은 유전체층(111)의 적층 방향을 따라 서로 오버랩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 면적과 비례하게 된다.
도 3을 참조하면, 제1 및 제2 외부 전극(130, 140)은 세라믹 바디(110)의 길이 방향의 제3 및 제4 면에 형성되며, 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접촉되어 전기적으로 연결된다.
제1 및 제2 외부 전극(130, 140)은 이중 층 구조로서, 세라믹 바디(110)의 제3 및 제4 면에 형성되어 제1 및 제2 내부 전극(121, 122)이 노출된 부분과 직접 접촉되는 제1 및 제2 접속층(131, 141) 및 세라믹 바디(110)의 길이 방향의 제3 및 제4 면에 제1 및 제2 접속층(131, 141)을 덮도록 형성된 제1 및 제2 단자층(132, 142)을 포함한다.
제1 및 제2 접속층(131, 141)은 접속되는 제1 및 제2 내부 전극(121, 122)과 동일한 전도성 재료인 메탈 성분 및 글라스를 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 페이스트에는 도전성 금속으로서 제1 및 제2 내부 전극(121, 122)에서와 동일한 니켈(Ni) 또는 니켈 합금과 글라스(glass; 133, 143)가 포함될 수 있다.
여기서, 글라스(133, 143)는 세라믹 바디(110)와 제1 및 제2 접속층(131, 141) 간의 접착제 역할을 한다.
종래의 니켈 재질의 내부 전극과 구리 재질의 외부 전극을 사용하면, 외부 전극을 소성하는 과정에서 외부 전극의 구리 성분이 내부 전극의 니켈 성분 쪽으로 확산되면서 내부 전극이 부피 팽창을 하는 현상이 발생된다.
그러나, 본 실시예에서는 제1 및 제2 접속층(131, 141)이 제1 및 제2 내부 전극(121, 122)과 동일한 종류의 메탈 성분으로 이루어지므로 상기의 내부 전극이 부피 팽창을 하는 현상을 억제하여 스트레스 발생을 최소화함으로써 세라믹 바디(110)의 크랙을 효과적으로 방지할 수 있다.
또한, 종래의 적층 세라믹 커패시터는 외부 전극이 세라믹 바디에 형성될 때 접촉성 저하로 용량 저하 등의 문제가 발생될 수 있다. 그러나, 본 실시예에서는 제1 및 제2 접속층(131, 141)이 제1 및 제2 내부 전극(121, 122)과 동일한 종류의 메탈 성분을 포함하여 내부 전극과 외부 전극 간의 연결성을 개선시킴으로써 상기의 용량 저하 등의 문제를 방지할 수 있다.
한편, 제1 및 제2 접속층(131, 141)은 세라믹 바디(110)의 길이 방향의 제3 및 제4 면에 형성된 제1 및 제2 접속 바디부(131a, 141a)와, 제1 및 제2 접속 바디부(131a, 141a)에서 세라믹 바디(110)의 두께 방향의 제1 및 제2 면과 폭 방향의 제5 및 제6 면의 일부까지 연장되게 형성된 제1 및 제2 접속 밴드부(131b, 141b)를 포함할 수 있다.
위와 같이 접속층이 밴드부를 가지면, 세라믹 바디(110)에 대한 고착 강도를 향상시킬 수 있다.
제1 및 제2 단자층(132, 142)은 제1 및 제2 접속층(131, 141)과 상이한 도전성 재료를 포함하며, 일례로서 구리와 글라스(134, 144) 분말을 포함하는 도전성 페이스트 또는 도전성 에폭시 페이스트 등으로 형성될 수 있다.
또한, 글라스(133, 143)는 세라믹 바디(110)와 제1 및 제2 단자층(132, 142) 간의 접착제 역할을 하며, 소결된 구리 성분이 채우지 못하는 빈 공간을 채워 밀폐 씰링(hermetic sealing) 특성을 높이는 작용을 한다.
제1 및 제2 접속층(131, 141)은 니켈의 특성상 밀폐 씰링(hermaqtic sealing)이 부족할 수 있다. 여기서, 밀폐 씰링이 부족하다는 것은 니켈의 소결 온도가 구리보다 높아 치밀화를 위해서는 접속층 형성시 고온 환경이 필요하다는 것이며 이 경우 니켈만으로도 씰링이 가능하다. 본 실시 예는 제1 및 제2 단자층(132, 142)를 구리 또는 에폭시로 형성하여 상대적으로 낮은 온도에서도 밀폐형 씰링 특성을 강화하여 내습 특성을 향상시킬 수 있으므로 기판에 실장시 보다 높은 신뢰성을 구현할 수 있다. 이에 별도로 씰링을 위한 도금층을 형성하지 않아도 되는 효과가 있다.
또한, 최근에는 칩의 소형 고용량화를 위해 유전체층의 두께가 예컨대 2.0㎛ 이하, 더 얇게는 1.5㎛ 이하로 얇아지고 있는데 이 경우 칩 내에 방사 크랙이 발생할 수 있다. 그러나, 본 실시예에서는 단자층과 접촉층의 구조차이로 인해 외부 전극의 기계적 특성이 크게 향상되므로 위와 같이 유전체층의 두께를 2.0㎛ 이하, 1.5㎛이하로 박막화하더라도 세라믹 바디에 크랙이 발생하는 것을 효과적으로 방지할 수 있다.
예컨대, 외부 전극을 구리 성분으로만 형성하는 경우 고온가속수명합격률은 60%이고 내습신뢰성합격율은 56%이고 방사크랙합격율은 30%였으며, 외부 전극을 니켈 성분으로만 형성하는 경우 방사크랙합격율은 100%로 향상되었으나 고온가속수명합격률이 55%, 내습 신뢰성 합격율이 48%로 저하되었다.
그러나, 본 실시예에서와 같이, 외부 전극을 이중 층으로 구성하고, 내측의 접속층은 니켈로 외측의 단자층은 구리로 형성한 경우, 고온가속수명합격률은 60%, 내습신뢰성합격율은 63%로 구리 단일 외부 전극과 비교하여 비슷하거나 그보다 더 높게 나타났으며, 방사크랙합격율은 100%로 크랙 또한 효과적으로 방지됨을 알 수 있다.
또한, 다른 예로서, 외부 전극을 이중 층으로 구성하고, 내측의 접속층은 니켈로 외측의 단자층은 소프트텀으로 형성한 경우, 고온가속수명합격률과 내습신뢰성합격율이 각각 90%와 80%로 크게 향상되었으며, 방사크랙합격율은 100%로 크랙 또한 효과적으로 방지됨을 알 수 있다.
한편, 제1 및 제2 단자층(132, 142)은 세라믹 바디(110)의 길이 방향의 제3 및 제4 면에 제1 및 제2 접속 바디부(131a, 141a)를 덮도록 형성된 제1 및 제2 단자 바디부(132a, 142a)와, 제1 및 제2 접속 바디부(132a, 142a)에서 세라믹 바디(110)의 두께 방향의 제1 및 제2 면과 폭 방향의 제5 및 제6 면의 일부까지 연장되게 형성되어 제1 및 제2 접속 밴드부(131b, 141b)를 덮는 제1 및 제2 단자 밴드부(132b, 142b)를 포함할 수 있다.
위와 같이 단자층이 밴드부를 가지면, 세라믹 바디(110)에 대한 고착 강도를 향상시킬 수 있다.
적층 세라믹 커패시터의 제조 방법
이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조 방법을 설명한다.
먼저, 복수의 세라믹 시트를 마련한다.
상기 세라믹 시트는 세라믹 바디(110)의 유전체층(111)을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 캐리어 필름 상에 도포 및 건조하여 수 ㎛ 두께의 시트(sheet) 형상으로 제작한다.
다음으로, 상기 각각의 세라믹 시트의 적어도 일면에 소정의 두께로 니켈을 포함하는 도전성 페이스트를 인쇄하여 제1 및 제2 내부 전극(121, 122)을 형성한다.
이때, 제1 및 제2 내부 전극(121, 122)은 세라믹 시트의 길이 방향의 양 면을 통해 각각 노출되도록 형성한다.
또한, 상기 도전성 페이스트의 인쇄 방법으로는 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 제1 및 제2 내부 전극(121, 122)이 형성된 복수의 세라믹 시트를 상기 세라믹 시트를 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련한다.
이때, 상기 적층체는 복수의 세라믹 시트를 두께 방향으로 적층하고 가압하여 마련할 수 있다.
다음으로, 상기 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화하고 고온에서 소성하여, 서로 대향하는 두께 방향의 제1 및 제2 면, 제1 및 제2 내부 전극(121, 122)이 번갈아 노출되는 길이 방향의 제3 및 제4 면 및 폭 방향의 제5 및 제6 면을 갖는 세라믹 바디(110)를 마련한다.
본 실시 예는 외부 전극이 형성되지 않은 적층체를 소성하여 세라믹 바디(110)를 마련하므로 세라믹 바디(110)의 잔탄량을 저감할 수 있다.
다음으로, 세라믹 바디(110)의 제3 및 제4 면에 제1 및 제2 내부 전극(121, 122)의 노출된 부분과 각각 접속되어 전기적으로 연결되도록 제1 및 제2 외부 전극(130, 140)을 형성한다.
이하, 본 발명의 일 실시 형태에 따른 제1 및 제2 외부 전극을 형성하는 방법에 대해 구체적으로 설명한다.
먼저, 세라믹 바디(110)의 제3 및 제4 면에 세라믹 바디(110)의 제3 및 제4 면을 통해 노출된 제1 및 제2 내부 전극(121, 122)을 덮도록 내부 전극에 포함된 것과 동일한 니켈-글라스 분말 또는 니켈 합금-글라스 분말이 포함된 도전성 페이스트를 도포하여 제1 및 제2 접속층(131, 141)을 형성한다.
본 실시 예는 적층체를 소성하여 세라믹 바디를 마련한 후 외부 전극을 형성하게 된다. 세라믹 바디(110)에 니켈을 포함하는 제1 및 제2 접속층(131, 141)을 먼저 형성한 후 소성을 진행하면 세라믹 바디(110)에 포함된 바인더 등을 제거하기 어려워 소성 조건을 설정하는데 어려움이 있을 수 있다. 또한, 그린 칩을 이용하여 외부 전극용 도전성 페이스트를 도포하므로 상기 도전성 페이스트 도포시 세라믹 바디(110)의 강도 등이 보장되지 않는 상태에서 힘이 가해질 경우, 예컨대 디핑시 정반에 칩이 닿는 경우 칩 자체에 변형이 생길 수 있는 문제가 있다.
이때, 제1 및 제2 접속층(131, 141)은 세라믹 바디(110)의 제1 및 제2 면에 도전성 페이스트를 도포하여 제1 및 제2 접속 바디부(131a, 141a)를 형성하고, 세라믹 바디(110)의 두께 방향의 제1 및 제2 면의 일부와 폭 방향의 제5 및 제6 면의 일부에 도전성 페이스트를 더 도포하여 제1 및 제2 접속 바디부(131a, 141a)에서 연장된 제1 및 제2 접속 밴드부(131b, 141b)를 형성하여 구성될 수 있다.
이때, 상기 도포 방법은 예컨대 디핑 등의 방법을 이용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 세라믹 바디(110)에 제1 및 제2 접속층(131, 141)을 형성한 후에는 열처리 공정을 실시하여 도포된 도전성 페이스트가 굳어지도록 한다.
다음으로, 세라믹 바디(110)의 제3 및 제4 면에 제1 및 제2 접속층(131, 141)을 덮도록 구리-글라스 분말을 포함하는 도전성 페이스트 또는 도전성 에폭시 수지를 도포하여 제1 및 제2 단자층(132, 142)를 형성한다.
이때, 제1 및 제2 단자층(132, 142)은 제1 및 제2 접속 바디부(131a, 141a)에 도전성 페이스트 또는 도전성 에폭시 수지를 도포하여 제1 및 제2 단자 바디부(132a, 142a)를 형성하고, 세라믹 바디(110)의 두께 방향의 제1 및 제2 면의 일부와 폭 방향의 제5 및 제6 면의 일부에 제1 및 제2 접속 밴드부(131b, 141b)를 덮도록 도전성 페이스트 또는 도전성 에폭시 수지를 더 도포하여 제1 및 제2 단자 바디부(132a, 142a)에서 연장된 제1 및 제2 단자 밴드부(132b, 142b)를 형성하여 구성될 수 있다.
이때, 상기 도포 방법은 예컨대 디핑 등의 방법을 이용할 수 있으며, 본 발명은 다른 예로서 롤러를 사용하는 방법을 이용할 수 있는 등 이에 한정되는 것은 아니다.
예컨대, 제1 및 제2 단자층(132, 142)을 도전성 에폭시 수지로 형성하려면 앞서 제1 및 제2 접속층(131, 141)을 머리치기 방식으로 도포하고, 제1 및 제2 단자층(132, 142)은 소프트텀(soft term) 방식으로 형성할 수 있다. 이 경우 기계적 특성 및 기판 실장 후 칩에 가해지는 응력이 크게 감소하므로 제품의 신뢰성을 향상시키는 효과를 기대할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
112, 113 ; 상부 및 하부 커버층
121, 122 ; 제1 및 제2 내부 전극
130, 140 ; 제1 및 제2 외부 전극
131, 141 ; 제1 및 제2 접속층
132, 142 ; 제1 및 제2 단자층
133, 134, 143, 144 ; 글라스

Claims (10)

  1. 복수의 유전체층과 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 및
    상기 제1 및 제2 내부 전극과 각각 접속된 제1 및 제2 외부 전극; 을 포함하며,
    상기 제1 및 제2 외부 전극은,
    상기 제1 및 제2 내부 전극과 동일한 전도성 재료를 포함하며, 상기 세라믹 바디의 일면에 상기 제1 및 제2 내부 전극과 각각 접속되도록 형성된 제1 및 제2 접속층; 및
    상기 제1 및 제2 접속층과 상이한 전도성 재료를 포함하며, 상기 세라믹 바디의 일면에 상기 제1 및 제2 접속층을 덮도록 형성된 제1 및 제2 단자층; 을 포함하는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 내부 전극은 니켈 또는 니켈 합금을 포함하고,
    상기 제1 및 제2 접속층이 니켈 또는 니켈 합금과 글라스를 포함하는 도전성 페이스트로 이루어진 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 단자층이 구리와 글라스를 포함하는 도전성 페이스트로 이루어진 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 제1 및 제2 단자층이 도전성 에폭시 수지로 이루어진 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제1 및 제2 내부 전극이 상기 유전체층을 사이에 두고 상기 세라믹 바디의 길이 방향의 양 면을 통해 각각 노출되도록 번갈아 적층되고,
    상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 길이 방향의 양 면에 각각 배치된 적층 세라믹 커패시터.
  6. 제5항에 있어서,
    상기 제1 및 제2 접속층이 상기 세라믹 바디의 길이 방향의 양 면에서 두께 방향의 양 면의 일부 및 폭 방향의 양 면의 일부까지 각각 연장되게 형성된 적층 세라믹 커패시터.
  7. 복수의 세라믹 시트 상에 니켈을 포함하는 도전성 페이스트로 제1 및 제2 내부 전극을 형성하고, 상기 제1 및 제2 내부 전극이 서로 대향하여 배치되도록 적층하고 가압하여 적층체를 마련하는 단계;
    상기 적층체를 1개의 커패시터에 대응하는 영역으로 절단하고 소성하여 세라믹 바디를 마련하는 단계; 및
    상기 세라믹 바디에 상기 제1 및 제2 내부 전극과 접속되도록 제1 및 제2 외부 전극을 형성하는 단계; 를 포함하며,
    상기 제1 및 제2 외부 전극을 형성하는 단계는,
    상기 세라믹 바디의 길이 방향의 양 면에 니켈 또는 니켈 합금과 글라스를 포함하는 도전성 페이스트를 도포하여 제1 및 제2 접속층을 형성하는 단계; 및
    상기 세라믹 바디의 길이 방향의 양 면에 상기 제1 및 제2 접속층을 덮도록 구리와 글라스를 포함하는 도전성 페이스트 또는 도전성 에폭시 수지를 도포하여 제1 및 제2 단자층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 접속층은, 상기 세라믹 바디에 도전성 페이스트를 디핑하여 형성하는 적층 세라믹 커패시터의 제조 방법.
  9. 제7항에 있어서,
    상기 제1 및 제2 접속층은, 상기 세라믹 바디의 두께 방향의 양 면 및 폭 방향의 양 면의 일부에 도전성 페이스트를 더 도포하여 형성하는 적층 세라믹 커패시터의 제조 방법.
  10. 제7항에 있어서,
    상기 제1 및 제2 단자층은, 상기 세라믹 바디의 두께 방향의 양 면 및 폭 방향의 양 면의 일부에 상기 제1 및 제2 접속층을 덮도록 도전성 페이스트 또는 도전성 에폭시 수지를 더 도포하여 형성하는 적층 세라믹 커패시터의 제조 방법.
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