KR20220094096A - 적층형 커패시터 및 그 실장 기판 - Google Patents

적층형 커패시터 및 그 실장 기판 Download PDF

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KR20220094096A
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capacitor
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internal
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차범하
이강현
이종화
김종한
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삼성전기주식회사
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Abstract

본 발명은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디 상에 상기 내부 전극과 연결되도록 배치되는 외부 전극; 을 포함하고, 상기 커패시터 바디의 폭 방향 마진과 상기 내부 전극의 계면에서, 상기 내부 전극의 끝단의 기공률이 50% 미만인 적층형 커패시터 및 그 실장 기판을 제공한다.

Description

적층형 커패시터 및 그 실장 기판{MULTILAYERED CAPACITOR AND BOARD FOR MOUNTING THE SAME}
본 발명은 적층형 커패시터 및 그 실장 기판에 관한 것이다.
적층형 커패시터(MLCC: Multi-Layer Ceramic Capacitor)는 수동 소자 부품의 하나로 회로 상에서 전기적 신호를 제어하는 역할을 한다.
최근 전자 기기의 소형화 및 경량화에 따라 이에 사용되는 적층형 커패시터도 고용량화 및 소형화되는 방향으로 개발이 요구되고 있다.
소형이며 고용량의 적층형 커패시터를 개발하기 위해서는 유전체층의 박층화가 필수적이나, 유전체층이 얇아질 경우 동일 구동 전압에서 유전체의 단위 두께당 인가되는 전계가 강해지고, 이에 따라 절연 저항의 저하가 쉽게 발생하여 전자 기기의 구동에 어려움을 초래할 수 있다.
특히 고온 고습 부하 환경하에서는 내부 전극과 유전체층의 박리 현상이 쉽게 발생할 수 있고, 이에 적층형 커패시터의 절연 저항 저하도 더 쉽게 일어날 수 있으며, 이러한 절연 저항 저하는 적층형 커패시터의 내습 신뢰성을 저하시킨다.
국내등록특허 제10-1197921호 일본공개특허 제2012-129508호
본 발명의 목적은, 향상된 내습 신뢰성을 가지는 적층형 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디 상에 상기 내부 전극과 연결되도록 배치되는 외부 전극; 을 포함하고, 상기 커패시터 바디의 폭 방향 마진과 상기 내부 전극의 계면에서, 상기 내부 전극의 끝단의 기공률이 50% 미만인 적층형 커패시터를 제공한다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 방향과 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면을 포함하고, 상기 내부 전극이 상기 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는, 상기 제1 방향으로 상기 제1 및 제2 내부 전극이 서로 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 외부 전극 상에 형성되는 도금층을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 커패시터 바디는 소결시 600℃에서 900℃까지 3000℃/min 이상의 속도로 승온하여 소성될 수 있다.
본 발명의 다른 측면은, 일면에 복수의 전극 패드를 가지는 기판; 및 상기 전극 패드에 외부 전극이 접속되어 실장되는 적층형 커패시터; 를 포함하는 적층형 커패시터의 실장 기판을 제공한다.
본 발명의 실시 예에 따르면, 커패시터 바디의 폭 방향 마진과 내부 전극의 계면에서 내부 전극의 끝단의 기공률이 50% 미만이 되도록 하여, 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이다.
도 2(a) 및 도 2(b)는 도 1의 제1 및 제2 내부 전극을 나타낸 평면도이다.
도 3은 도 1의 I-I'선 단면도이다.
도 4는 커패시터 바디로의 수분 침투 경로를 개략적으로 나타낸 단면도이다.
도 5 내지 도 8은 내부 전극의 끝단의 기공률에 따른 내습 신뢰성을 나타낸 그래프이다.
도 9 내지 도 12는 승온 속도에 따른 내부 전극의 끝단을 나타낸 SEM 사진이다.
도 13은 본 발명의 일 실시 예의 적층형 커패시터와 기판의 실장 구조를 개략적으로 나타낸 사시도이다.
도 14 내지 도 16은 내부 전극의 끝단의 기공률에 따른 내습 신뢰성을 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하, 본 발명의 실시 예를 명확하게 설명하기 위해 커패시터 바디의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디의 길이 방향, 폭 방향 및 두께 방향을 나타낸다.
또한, 본 실시 예에서, Z방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 적층형 커패시터의 일부를 절개하여 개략적으로 나타낸 사시도이고, 도 2(a) 및 도 2(b)는 도 1의 제1 및 제2 내부 전극을 나타낸 평면도이고, 도 3은 도 1의 I-I'선 단면도이다.
도 1 내지 도 3을 참조하면, 본 실시 예에 따른 적층형 커패시터(100)는 커패시터 바디(110)와 제1 및 제2 외부 전극(131, 132)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 Z방향으로 번갈아 배치되는 복수의 제1 내부 전극(121)과 제2 내부 전극(122)을 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 예의 도면에 도시된 것으로 한정되는 것은 아니다.
본 실시 예에서는 설명의 편의를 위해, 커패시터 바디(110)의 Z방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다.
또한, 본 실시 예에서, 적층형 커패시터(100)의 실장 면은 커패시터 바디(110)의 제1 면(1)일 수 있다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 세라믹 분말 등을 포함할 수 있으나, 충분한 정전 용량을 얻을 수 있는 한 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 Z방향으로 상기 액티브 영역의 상하 면에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 유전체층(111)을 사이에 두고 Z방향을 따라 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
또한, 커패시터 바디(110)의 Y-Z방향 단면에서, 커패시터 바디(110)의 Y방향 마진과 내부 전극의 계면에서 내부 전극의 끝단의 기공률이 50% 미만일 수 있다.
즉, Y방향으로 커패시터 바디(110)의 Y방향 마진과 제1 및 제2 내부 전극들의 계면에서 끝단에 기공을 가지는 제1 및 제2 내부 전극들이 전체 제1 및 제2 내부 전극 중에 50% 미만이 될 수 있다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 커패시터(100)의 정전 용량은 커패시터 바디(101)의 상기 액티브 영역에서 Z방향을 따라 서로 중첩되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 백금(Pt), 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
이때, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되고, 커패시터 바디(110)의 X방향의 양 단부에 배치되고, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110) 상에 형성되는 도전층과 상기 도전층 상에 형성되는 도금층을 포함할 수 있다.
상기 도금층은 상기 도전층 상에 형성되는 니켈(Ni) 도금층과 상기 니켈(Ni) 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)의 노출되는 부분과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제1 밴드부(131b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)의 노출되는 부분과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 제1 면(1)의 일부까지 연장되는 부분이다.
이때, 제2 밴드부(132b)는 고착 강도 향상 등을 위해 커패시터 바디(110)의 제5 및 제6 면(5, 6)의 일부 및 제2 면(2)의 일부까지 더 연장될 수 있다.
도 4는 커패시터 바디로의 수분 침투 경로를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 고온 고습 하에서의 적층형 커패시터는 외부 또는 도금액으로부터 공급되는 수분이 커패시터 바디와 외부 전극 간의 계면, 외부 전극과 내부 전극 간의 계면, 내부 전극과 유전체 마진 간의 계면, 내부 전극과 유전체층 간의 계면의 경로를 순서대로 따라 커패시터 바디의 내부로 침투하게 되고, 이에 전리 박리를 일으켜 적층형 커패시터의 내습 신뢰성을 저하시킨다.
일반적으로 커패시터 바디는 600℃부터 소결이 개시되는 내부 전극과, 900℃ 이상에서 소결이 개시되는 유전체로 구성된다.
적층형 커패시터의 전기적 특성을 구현시키기 위해서는 900℃ 이상의 소결 공정을 통해 유전체를 치밀화시키는 과정이 필요하며, 이때 소결 개시 온도가 상대적으로 낮은 내부 전극이 먼저 수축하고 유전체를 소결시키기 위해 추가적인 열을 가하는 과정에서 내부 전극의 과수축이 발생하여 내부 전극에 기공이 발생하게 된다.
내부 전극과 유전체층 간의 계면에서는 이러한 내부 전극의 끝단에 있는 기공을 통해 커패시터 바디로 수분이 빠르게 침투하게 되고, 이러한 수분 침투에 의해 유전체층과 내부 전극 간의 박리가 발생하여 절연 저항의 저하를 유발하게 되며, 이러한 절연 저항의 저하가 곧 적층형 커패시터의 내습 신뢰성의 저하로 이어진다.
따라서, 내습 신뢰성의 저하를 방지하기 위해서는, 외부로부터 커패시터 바디 내부로의 수분 침투 경로를 차단하는 방법이 중요하며, 종래에는 외부 전극의 조성 및 적층형 커패시터의 구조 설계를 통해 이러한 침투 경로를 차단하는 방법이 개시되어 있다.
그러나, 적층형 커패시터가 소형화됨에 따라 외부 전극도 박층화되는 추세이고, 제한된 구조 설계와 박층화된 외부 전극으로는 수분 침투 경로 차단에 한계가 있다.
본 실시 예에서는, 내부 전극의 소결 개시 시점으로부터 유전체가 소결이 개시되는 시점까지의 급속 승온을 통해 유전체와 내부 전극이 동시에 소결되도록 하여 내부 전극의 과수축을 억제시킨다.
이러한 작용을 통해 Y방향으로 커패시터 바디의 마진과 내부 전극이 접하는 계면에서, 내부 전극의 끝단에 기공이 없도록 하거나, 유전체로 채워지도록 하거나, 유전체 또는 내부 전극으로부터 유발되는 성분들의 반응에 의해 형성되는 유리상에 의해 채워지도록 하여, 내부 전극의 끝단의 기공률을 50% 미만이 되도록 할 수 있다.
이와 같이 내부 전극과 유전체의 동시 소결을 통해 Y방향으로 커패시터 바디의 마진과 내부 전극의 계면에서 내부 전극의 끝단의 기공률이 50% 미만이 되도록 함으로써, 내습 침투 경로 중 내부 전극과 유전체 마진 간의 계면에 해당하는 부분에서의 수분 전달 경로를 최대한 차단할 수 있고, 적층형 커패시터의 절연 저항 저하를 방지할 수 있다.
이에 재료적인 변화나 다른 미세 구조적인 변화 없이도 적층형 커패시터의 내습 신뢰성을 향상시킬 수 있고, 고온 고습 환경에서의 신뢰성이 향상된 고신뢰성 고용량의 적층형 커패시터를 제공할 수 있다.
이하, 커패시터 바디의 Y방향 마진과 내부 전극의 계면에서, 내부 전극의 끝단의 기공률과 내습 신뢰성의 상관 관계를 알아보기 위한 시험을 실시한다.
아래 표 1은 내습 신뢰성이 열화되는 칩과 열화되지 않는 칩에서의 내부 전극 끝단의 기공률을 분석한 결과이다.
이때, IR 측정 조건은 온도 85℃, 습도 85%, 정압 4V, 시간 30시간으로 각각 40개의 샘플을 테스트 하였다.
# 구분 비고 끝단의
기공률(%)		 초기IR 최종IR 신뢰성
판정결과
1 비교예1 내습신뢰성열화칩1 55.6 1.50E+07 1.00E+04 열화
2 비교예2 내습신뢰성열화칩2 67.0 2.70E+08 6.30E+05 열화
3 실시예1 내습신뢰성정상칩1 44.8 7.10E+08 5.70E+08 정상
4 실시예2 내습신뢰성정상칩2 49.5 1.00E+09 1.00E+09 정상
도 5 내지 도 8은 내부 전극의 끝단의 기공률에 따른 내습 신뢰성을 나타낸 그래프이다.
여기서, 기공률은 적층형 커패시터 3개를 준비하여, YZ면을 X방향으로 1/2정도 깊이까지 연마하여 YZ 단면을 노출하고, Z방향의 중앙 위치에서 내부 전극과 Y방향으로 접촉하고 있는 유전체 마진간의 계면에 있는 기공의 수를 SEM을 이용하여 30K 배율로 내부 전극 층수가 50층 이상 100층 이하 보이도록 찍고, 50층 이상 100층 이하를 측정하여 해당 영역 내에서 측정한 내부 전극 층수 대비 끝단에 기공이 있는 내부 전극의 개수를 백분율로 계산한 뒤, 3개의 기공률 평균값을 끝단 기공률로 산정하였다.
도 5는 #1에 대한 IR 변화를 나타낸 것이고, 도 6은 #2에 대한 IR 변화를 나타낸 것이고, 도 7은 #3에 대한 IR 변화를 나타낸 것이고, 도 8은 #4에 대한 IR 변화를 나타낸 것이다.
표 1과 도 5 내지 도 8을 참조하면, 비교 예에 있어서, #1의 경우 IR 열화율은 40개 중에 7개가 불량으로 18%의 열화율을 나타냈고, #2의 경우 IR 열화율은 40개 중에 7개가 불량으로 18%의 열화율을 나타냈다. 실시 예의 경우, #3 및 #4에서 불량이 하나도 나타나지 않았다.
또한, 내습 신뢰성이 열화된 칩들(#1, 2)의 경우 내부 전극의 끝단에서의 기공률이 모두 50% 이상이었고, 기공 형성이 억제되어 내습 신뢰성이 열화되지 않은 칩들(#3, 4)의 경우 내부 전극의 끝단에서의 기공률이 모두 50% 미만인 것을 알 수 있다.
그러므로, 본 발명에서와 같이 커패시터 바디의 Y방향의 마진과 내부 전극의 계면에서 내부 전극의 끝단의 기공률을 50% 미만으로 하면 내습 신뢰성을 향상시킬 수 있다고 볼 수 있다.
도 14 내지 도 16은 내부 전극의 끝단의 기공률에 따른 내습 신뢰성을 나타낸 그래프이다.
여기서, 기공률은 앞에서 설명한 방법과 동일한 방법으로 산정하므로, 이에 대한 설명은 생략한다. 그리고, 적층형 커패시터는 0603 사이즈의 X5R의 온도 특성, 공칭 용량 4㎌ 이상을 가지는 것을 사용하고, IR 측정 조건은 온도 85℃, 습도 85%, 정압 9.45V, 시간은 24시간으로 각각 40개의 샘플을 테스트 하였다.
# 구분 비고 끝단의
기공률(%)		 초기IR 최종IR 신뢰성
판정결과
9 비교예3 내습신뢰성열화칩3 80.0 1.00E+09 2.80E+07 열화
10 실시예2 내습신뢰성정상칩2 24.0 1.00E+09 1.33E+08 정상
11 실시예3 내습신뢰성정상칩3 27.0 3.01E+07 1.09E+07 정상
도 14는 #9에 대한 IR 변화를 나타낸 것이고, 도 15는 #10에 대한 IR 변화를 나타낸 것이고, 도 16은 #11에 대한 IR 변화를 나타낸 것이다.
표 2와 도 14 내지 도 16을 참조하면, 비교 예에 있어서, #9의 경우 IR 열화율은 40개 중에 7개가 불량으로 18%의 열화율을 나타냈고, 기공률이 24%인 #10의 경우 IR 열화율은 40개 중에 0개가 불량으로 불량이 하나도 나타나지 않았고, 기공률이 27%인 #11의 경우에도 IR 열화율은 40개 중에 0개가 불량으로 불량이 하나도 나타나지 않았다.
또한, 내습 신뢰성이 열화된 칩(#9)의 경우 내부 전극의 끝단에서의 기공률이 50% 이상이었고, 내습 신뢰성이 열화되지 않은 칩들(#10, 11)의 경우 내부 전극의 끝단에서의 기공률이 각각 24%, 27%로 둘 다 50% 미만인 것을 알 수 있다.
한편, 커패시터 바디의 Y방향의 마진과 내부 전극의 계면에서 내부 전극의 끝단의 기공률이 작을수록 적층형 커패시터의 불량 발생 확률이 감소하는 것으로 예측할 수 있지만, 실험으로 확인된 결과 기공률을 24% 미만으로 감소시키지 못하였다.
따라서, 표 1과 표 2에 근거하여, 커패시터 바디의 Y방향의 마진과 내부 전극의 계면에서 내부 전극의 끝단의 기공률이 적층형 커패시터의 내습 신뢰성 저하를 방지하는 수준은 24% 이상, 50% 미만이라고 볼 수 있다.
그리고, 승온 속도에 따른 내부 전극의 끝단의 기공률 차이 및 내습 신뢰성을 알아보기 위한 시험을 실시한다.
이를 위해, X5R의 온도 특성, 공칭 용량 22μF을 갖도록 통상의 유전체 및 내부 전극 조성으로 설계된 적층형 커패시터를 준비한 후, 하기의 표 3과 같이 내부 전극 소결 개시 온도로부터 유전체 소결 개시 온도까지의 승온 속도를 다르게 하여 내부 전극의 끝단의 기공 형성 정도를 제어한 4종의 시료를 준비한 후 미세 구조 및 IR 변화를 통해 내습 신뢰성 차이를 분석하였다.
# 승온 속도
(
Figure pat00001
 내부 전극의 끝단의 기공률(%) 내습 신뢰성
5 1,000 82 30% 열화
6 2,000 67 20% 열화
7 3,000 38 열화 없음
8 3,000 45 열화 없음
표 3은 적층형 커패시터를 제조하는 과정에서, 적층체를 소성할 때 승온 속도에 따른 내부 전극의 끝단의 기공률과 내습 신뢰성을 평가한 결과이다.
도 9 내지 도 12는 각각 #5 내지 #8의 내부 전극의 끝단을 나타낸 SEM 사진이다.
표 3을 참조하면, #5와 #6은 비교 예로서, #5 및 #6에서와 같이 승온 속도를 3,000℃/min 미만으로 할 경우 유전체에 비해 내부 전극이 선수축된 상태에서 유전체를 치밀화시키기 위한 추가적인 열에 의해 내부 전극의 과수축이 발생하고, 이에 따라 도 9 및 도 10에서와 같이 내부 전극의 끝단의 기공이 50% 이상 다량 형성되었다.
반면에, #7 및 #8에서와 같이, 3,000℃/min 이상의 급속 승온을 할 경우 내부 전극과 유전체의 소결을 동시에 진행시켜 내부 전극과 유전체의 수축률이 유사하게 됨으로써, 도 11 및 도 12에서와 같이, 내부 전극의 끝단에 기공이 형성되지 않거나, 유전체의 치밀화에 의해 내부 전극의 끝단의 기공이 채워지거나, 유전체 또는 내부 전극으로부터 형성되는 유리상이 내부 전극의 끝단의 기공을 채워줌으로써 내부 전극의 끝단의 기공률이 50% 미만으로 감소될 수 있다.
이와 같은 내용을 볼 때, 적층체를 소성할 때 승온 속도는 3000℃/m 이상이 바람직하고, 이보다 낮은 속도에서는 유전체와 내부 전극의 동시 소성 효과가 감소하여 내부 전극의 끝단의 기공이 50% 이상 형성될 수 있다.
도 13은 본 발명의 일 실시 예의 적층형 커패시터와 기판의 실장 구조를 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 본 실시 예에 따른 적층형 커패시터의 실장 기판은 적층형 커패시터(100)가 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 배치되는 제1 및 제2 전극 패드(221, 222)를 포함한다.
적층형 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태로 접속되어 기판(210)에 실장된다.
이때, 제1 외부 전극(131)은 솔더(231)에 의해 제1 전극 패드(221)와 접합되어 전기적 및 물리적으로 연결될 수 있고, 제2 외부 전극(132)은 솔더(232)에 의해 제2 전극 패드(222)와 접합되어 전기적 및 물리적으로 연결될 수 있다.
여기서, 적층형 커패시터(100)는 상술한 본 발명의 일 실시 예에 따른 적층형 커패시터로 이하에서는 자세한 설명은 중복을 피하기 위해 생략하도록 한다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 커패시터
110: 커패시터 바디
111: 유전체층
112, 113: 상부 및 하부 커버
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (9)

  1. 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하는 커패시터 바디; 및
    상기 커패시터 바디 상에 상기 내부 전극과 연결되도록 배치되는 외부 전극; 을 포함하고,
    상기 커패시터 바디의 폭 방향 마진과 상기 내부 전극의 계면에서, 상기 내부 전극의 끝단의 기공률이 50% 미만인 적층형 커패시터.
  2. 제1항에 있어서,
    상기 커패시터 바디의 폭 방향 마진과 상기 내부 전극의 계면에서, 상기 내부 전극의 끝단의 기공률이 24% 이상인 적층형 커패시터.
  3. 제1항에 있어서,
    상기 커패시터 바디는, 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 방향과 수직인 제2 방향으로 서로 대향하는 제3 및 제4 면을 포함하고,
    상기 내부 전극이 상기 제1 방향으로 번갈아 배치되는 제1 및 제2 내부 전극을 포함하고,
    상기 외부 전극이 상기 커패시터 바디의 제3 및 제4 면에 배치되어 상기 제1 및 제2 내부 전극과 각각 접속되는 제1 및 제2 외부 전극을 포함하는 적층형 커패시터.
  4. 제3항에 있어서,
    상기 커패시터 바디는, 상기 제1 방향으로 상기 제1 및 제2 내부 전극이 서로 오버랩 되는 액티브 영역과, 상기 액티브 영역의 상하 면에 각각 배치되는 상부 및 하부 커버를 포함하는 적층형 커패시터.
  5. 제1항에 있어서,
    상기 외부 전극 상에 형성되는 도금층을 더 포함하는 적층형 커패시터.
  6. 제1항에 있어서,
    상기 커패시터 바디는 소결시 600℃에서 900℃까지 3000℃/min 이상의 속도로 승온하여 소성되는 적층형 커패시터.
  7. 일면에 복수의 전극 패드를 가지는 기판; 및
    상기 전극 패드에 외부 전극이 접속되어 실장되는 적층형 커패시터; 를 포함하고,
    상기 적층형 커패시터는, 복수의 유전체층과, 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 내부 전극을 포함하는 커패시터 바디; 및 상기 커패시터 바디 상에 상기 내부 전극과 연결되도록 배치되는 외부 전극; 을 포함하고, 상기 커패시터의 폭 방향 마진과 상기 내부 전극의 계면에서, 상기 내부 전극의 끝단의 기공률이 50% 미만인 적층형 커패시터의 실장 기판.
  8. 제7항에 있어서,
    상기 커패시터 바디의 폭 방향 마진과 상기 내부 전극의 계면에서, 상기 내부 전극의 끝단의 기공률이 24% 이상인 적층형 커패시터의 실장 기판.
  9. 제7항에 있어서,
    상기 커패시터 바디는 소결시 600℃에서 900℃까지 3000℃/min 이상의 속도로 승온하여 소성되는 적층형 커패시터의 실장 기판.
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