KR20220072539A - 적층형 전자 부품 및 그 실장 기판 - Google Patents

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Abstract

본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면에 배치되는 접속부, 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부 및 상기 제1 면의 일부까지 연장되는 하부 밴드부를 포함하는 외부 전극; 을 포함하고, 상기 외부 전극은 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층을 포함하며, 상기 Pd 도금층은 상기 접속부의 일부까지 연장되어 배치된다.

Description

적층형 전자 부품 및 그 실장 기판{MUTILAYER ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 전자 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layer Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.
최근 자동차용 전장 부품에 대한 업계의 관심이 높아지면서 적층 세라믹 커패시터 역시 자동차 혹은 인포테인먼트 시스템에 사용되기 위하여 고신뢰성 및 고강도 특성이 요구되고 있다.
특히, 엔진 룸 주위에 배치되는 적층 세라믹 커패시터들은 고온의 환경에 노출되게 된다. 이 경우, 적층 세라믹 커패시터의 외부 전극, 기판과 적층 세라믹 커패시터의 외부 전극을 접착하는 땜납(Solder) 등의 온도 변화에 의한 팽창 수축에 따라 기계적인 스트레스가 발생해 땜납 자체에 균열이 발생할 수 있다.
이를 방지하기 위하여, 땜납(Solder) 대신 도전성 수지 접착제를 이용하여 적층형 커패시터를 기판에 실장하는 방안이 제안되었다. 이에 따라, 적층형 커패시터의 도금층의 구조도 변경이 될 필요성이 있다.
본 발명의 여러 목적 중 하나는 신뢰성이 우수한 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 제조 비용이 저감된 적층형 전자 부품을 제공하기 위함이다.
본 발명의 여러 목적 중 하나는 도전성 수지 접착제를 이용하여 기판에 적합하게 실장 가능한 적층형 전자 부품을 제공하기 위함이다.
다만, 본 발명의 목적은 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
본 발명의 일 실시형태에 따른 적층형 전자 부품은, 유전체층 및 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 제3 및 제4 면에 배치되는 접속부, 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부 및 상기 제1 면의 일부까지 연장되는 하부 밴드부를 포함하는 외부 전극; 을 포함하고, 상기 외부 전극은 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층을 포함하며, 상기 Pd 도금층은 상기 접속부의 일부까지 연장되어 배치된다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 실장 기판은 전극 패드가 배치된 기판; 유전체층 및 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디, 및 상기 제3 및 제4 면에 배치되는 접속부, 상기 접속부로부터 상기 제1 면의 일부까지 연장되는 상부 밴드부 및 상기 제2 면의 일부까지 연장되는 하부 밴드부를 포함하는 외부 전극을 포함하고, 상기 외부 전극은 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층을 포함하며, 상기 Pd 도금층은 상기 접속부의 일부까지 연장되어 배치되는 적층형 전자 부품; 및 상기 외부 전극과 상기 전극 패드를 접착하고 있는 도전성 수지 접착체; 를 포함한다.
본 발명의 여러 효과 중 하나는 외부 전극의 부식이나 석출을 방지하고 신뢰성을 향상시킨 것이다.
본 발명의 여러 효과 중 하나는 Pd 도금층의 배치를 최적화함으로써 적층형 전자 부품의 신뢰성을 향상시키면서도 제조 비용을 절감시킨 것이다.
본 발명의 여러 효과 중 하나는 도전성 수지 접착제를 이용하여 기판에 적합하게 실장 가능한 적층형 전자부품을 제공할 수 있다.
다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품이 실장된 실장 기판의 사시도를 개략적으로 도시한 것이다.
도 5는 도 4의 II-II`에 따른 단면도이다.
도 6은 본 발명의 일 실시형태의 일 변형예에 따른 도 1의 I-I`에 따른 단면도이다.
도 7은 본 발명의 일 실시형태의 다른 일 변형예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 8은 도 7의 III-III`에 따른 단면도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, 제1 방향은 바디의 두께 방향 또는 적층 방향, 제2 방향은 바디의 길이 방향, 제3 방향은 바디의 폭 방향으로 정의될 수 있다.
적층형 전자 부품
도 1은 본 발명의 일 실시형태에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I`에 따른 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 바디를 분해하여 개략적으로 도시한 분해 사시도이다.
도 4는 본 발명의 일 실시형태에 따른 적층형 전자 부품이 실장된 실장 기판의 사시도를 개략적으로 도시한 것이다.
도 5는 도 4의 II-II`에 따른 단면도이다.
이하, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)에 대해 설명하도록 한다.
본 발명의 일 실시형태에 따른 적층형 전자 부품(100)은, 유전체층(111) 및 내부 전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 제3 및 제4 면에 배치되는 접속부(A1, A2), 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부(B1a, B2a) 및 상기 제1 면의 일부까지 연장되는 하부 밴드부(B1b, B2b)를 포함하는 외부 전극(131, 132); 을 포함하고, 상기 외부 전극은 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층(131d, 132d)을 포함하며, 상기 Pd 도금층은 상기 접속부(A1, A2)의 일부까지 연장되어 배치된다.
바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.
바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.
바디(110)는 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 제3 방향으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.
바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬계 재료 등을 사용할 수 있다. 상기 티탄산바륨계 재료는 BaTiO3계 세라믹 분말을 포함할 수 있으며, 상기 세라믹 분말의 예시로, BaTiO3, BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등을 들 수 있다.
또한, 상기 유전체층(111)을 형성하는 원료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 결합제, 분산제 등이 첨가될 수 있다.
바디(110)는, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 보호층(112, 113)을 포함할 수 있다.
상기 용량 형성부는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.
상기 상부 보호층(112) 및 하부 보호층(113)은 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.
내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.
내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.
도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.
즉, 제1 내부 전극(121)은 제2 외부 전극(132)과는 연결되지 않고 제1 외부 전극(131)과 연결되며, 제2 내부 전극(122)은 제1 외부 전극(131)과는 연결되지 않고 제2 외부 전극(132)과 연결된다. 따라서, 제1 내부 전극(121)은 제4 면(4)에서 일정거리 이격되어 형성되고, 제2 내부 전극(122)은 제3 면(3)에서 일정거리 이격되어 형성된다.
제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다.
도 3을 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 유전체층(111)과 제2 내부 전극(122)이 인쇄된 유전체층(111)을 두께 방향(제1 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.
내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 전기 도전성이 우수한 재료를 사용할 수 있다. 예를 들어, 내부 전극(121, 122)은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상을 포함하는 내부 전극용 도전성 페이스트를 세라믹 그린 시트에 인쇄하여 형성할 수 있다.
상기 내부 전극용 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
외부 전극(131, 132)은 바디(110)의 제3 및 제4 면에 배치되는 접속부(A1, A2), 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부(B1a, B2a) 및 상기 제1 면의 일부까지 연장되는 하부 밴드부(B1b, B2b)를 포함할 수 있다.
외부 전극(131, 132)은 제3 면에 배치되는 제1 외부 전극(131)과 제4 면에 배치되는 제2 외부 전극(132)을 포함할 수 있다.
도 2를 참조하여 제1 외부 전극(131)을 배치된 위치에 따라 영역을 구분하면, 제1 외부 전극(131)은 바디의 제3 면(3)에 배치되는 제1 접속부(A1), 제1 접속부(A1)에서 제2 면(2)의 일부까지 연장되는 제1 상부 밴드부(B1a) 및 제1 접속부(A1)에서 제1 면(1)의 일부까지 연장되는 제1 하부 밴드부(B1b)를 포함할 수 있다.
제2 외부 전극(132)을 배치된 위치에 따라 영역을 구분하면, 제2 외부 전극(132)은 바디의 제4 면(4)에 배치되는 제2 접속부(A2)와, 제2 접속부(A2)에서 제2 면(2)의 일부까지 연장되는 제2 상부 밴드부(B2a) 및 제2 접속부(A2)에서 제1 면(1)의 일부까지 연장되는 제2 하부 밴드부(B2b)를 포함할 수 있다.
외부 전극(131, 132)은 하부 밴드부(B1b, B2b)의 외표면에 배치되는 Pd 도금층(131d, 132d)을 포함하며, 상기 Pd 도금층(131d, 132d)은 상기 접속부(A1, A2)의 일부까지 연장되어 배치될 수 있다. 이때, Pd 도금층(131d, 132d)은 접속부(A1, A2)의 일부까지만 연장되어 배치되므로, 외부 전극(131, 132) 중 상부 밴드부(B1a, B2a)의 외표면에는 Pd 도금층이 배치되지 않을 수 있다.
일반적으로 적층형 전자 부품을 기판에 실장하기 위해서는 솔더(Solder)를 이용하여 적층형 전자 부품의 외부 전극과 기판의 전극 패드를 접착시켰다. 그러나, 솔더를 이용하는 경우, 적층형 전자 부품의 외부 전극, 기판과 외부 전극을 접착하는 땜납(Solder) 등의 온도 변화에 의한 팽창 수축에 따라 기계적인 스트레스가 발생해 땜납 자체에 균열이 발생할 수 있었다.
이를 방지하기 위하여, 땜납(Solder) 대신 도전성 수지 접착제를 이용하여 적층형 커패시터를 기판에 실장하는 방안이 제안되었다. 도전성 수지 접착제의 열경화 온도는 땜납(Solder)의 융점에 비해 낮다. 따라서, 땜납(Solder) 대신 도전성 수지 접착제를 이용하면 열응력을 감소시킬 수 있어 신뢰성을 향상시킬 수 있다.
도전성 수지 접착제를 이용하여 기판에 실장하는 경우 외부 전극의 부식이나 석출을 방지하고 신뢰성을 향상시키기 위하여 최외층 도금층을 Pd 도금층으로 하는 것이 바람직하다. 그러나, Pd는 가격이 비싸 적층형 전자 부품의 제조 원가가 증가하는 문제점이 있다.
본 발명에 따르면, Pd 도금층(131d, 132d)을 일부에만 배치하여 제조 원가를 절감하면서도 외부 전극의 부식이나 석출을 방지하고 신뢰성을 향상시킬 수 있다. 즉, 도전성 수지 접착제(230, 240)와 접촉되는 영역에만 Pd 도금층(131d, 132d)을 배치함으로써 제조 원가를 절감시키면서도 Pd 도금층을 외부 전극의 외표면 전체에 배치된 경우와 동일하게 외부 전극의 부식이나 석출을 방지하고 신뢰성을 향상시키는 효과도 확보할 수 있다.
Pd 도금층(131d, 132d)은 내부식성이 우수하기 때문에 외부 전극(131, 132)과 도전성 수지 접착제(230, 240)와 친화성을 높일 수 있고 도전성 수지 접착제(230, 240)와의 전기적인 연결성을 우수하게 할 수 있다.
한편, 본 발명의 Pd 도금층(131d, 132d)이란 Pd를 포함하는 금속으로 이루어진 것을 의미할 수 있다. 다만, Pd 도금층(131d, 132d)이 Pd만으로 이루어진 경우만을 의미하는 것은 아니며, Pd-Ni 합금 또는 다른 Pd 합금을 포함할 수 있고, Pd 외에 다른 금속 원소를 포함할 수도 있다.
Pd 도금층(131d, 132d)을 하부 밴드부(B1b, B2b)의 외표면으로부터 접속부(A1, A2)로 연장된 형태로 형성하기 위한 방법은 특별히 한정할 필요는 없다.
예를 들어, 적층형 전자 부품의 일부만을 Pd 도금욕에 담궈 Pd 도금을 행함으로써 외부 전극의 일부에만 Pd 도금층을 형성할 수 있다.
다른 예를 들면, 외부 전극 중 Pd 도금층이 배치될 영역을 제외한 영역에 절연층을 형성한 후 Pd 도금을 행함으로써 Pd 도금층을 형성할 수 있다. 이때, 절연층을 형성하는 방법은 특별히 한정하지 않으며, 예를 들어 절연 물질을 코팅함으로써 절연층을 형성할 수 있다. 또한, 절연층은 추후 제거할 수 있으나 제거하지 않아도 무방하다.
도 2를 참조하면, 외부 전극의 제1 방향 최저점으로부터 최고점까지의 제1 방향 거리를 T, 상기 외부 전극의 제1 방향 최저점으로부터 상기 Pd 도금층의 제1 방향 최고점까지의 제1 방향 거리를 h라 할 때, 0.44T < h를 만족할 수 있다.
여기서, T는 적층형 전자 부품의 두께를 의미할 수 있으며, h는 Pd 도금층의 최대 높이를 의미할 수 있다.
h가 0.44T 이하인 경우에는 실장시 최소한으로 확보하여야 하는 도전성 수지 접착제(230, 240)의 높이(hs)보다 Pd 도금층의 높이(h)가 낮게 되어 기판의 전극 패드(221, 222)와의 기계적인 결합력 또는 전기적 연결성을 충분히 확보하지 못할 우려가 있다.
h의 상한은 특별히 한정할 필요는 없다. 다만, Pd 도금층(131d, 132d)이 접속부(A1, A2)의 일부까지 연장되어 배치됨에 따라, 외부 전극(131, 132) 중 상부 밴드부(B1a, B2a)의 외표면에는 Pd 도금층이 배치되지 않을 수 있다.
한편, 적층형 전자 부품의 두께(T)에 따라 적층형 전자 부품(100)과 기판(210)간의 요구되는 기계적인 결합력 및/또는 전기적 연결성이 상이할 수 있으며, 이에 따라 필요한 전도성 접착제의 높이(hs)가 상이할 수 있다. 따라서, 적층형 전자 부품의 두께(T)에 따라 Pd 도금층의 높이(h)를 적절히 조절할 수 있다.
일 실시예에서, T가 2375μm 이상 2625μm 이하인 경우, 적층형 전자 부품과 기판간의 요구되는 기계적인 결합력 및 전기적 연결성을 확보하기 위한 전도성 접착제의 높이는 1100μm 정도이다. 따라서, 상기 h는 1100μm 초과일 수 있다. 이때, 적층형 전자 부품은 3225(길이 3.2mm, 폭 2.5mm) 사이즈일 수 있다.
일 실시예에서, T는 1520μm 이상 1680μm 이하인 경우, 적층형 전자 부품과 기판간의 요구되는 기계적인 결합력 및 전기적 연결성을 확보하기 위한 전도성 접착제의 높이는 790μm 정도이다. 따라서, 상기 h는 790μm 초과일 수 있다. 이때, 적층형 전자 부품은 3216(길이 3.2mm, 폭 1.6mm) 사이즈일 수 있다.
일 실시예에서, T는 1187.5μm 이상 1312.5μm 이하인 경우, 적층형 전자 부품과 기판간의 요구되는 기계적인 결합력 및 전기적 연결성을 확보하기 위한 전도성 접착제의 높이는 760μm 정도이다. 따라서, 상기 h는 760μm 초과일 수 있다. 이때, 적층형 전자 부품은 2012(길이 2.0mm, 폭 1.2mm) 사이즈일 수 있다.
일 실시예에서, T는 760μm 이상 840μm 이하인 경우, 적층형 전자 부품과 기판간의 요구되는 기계적인 결합력 및 전기적 연결성을 확보하기 위한 전도성 접착제의 높이는 730μm 정도이다. 따라서, 상기 h는 730μm 초과일 수 있다. 이때, 적층형 전자 부품은 1608(길이 1.6mm, 폭 0.8mm) 사이즈일 수 있다.
일 실시예에서, T는 475μm 이상 525μm 이하인 경우, 적층형 전자 부품과 기판간의 요구되는 기계적인 결합력 및 전기적 연결성을 확보하기 위한 전도성 접착제의 높이는 455μm 정도이다. 따라서, 상기 h는 455μm 초과일 수 있다. 이때, 적층형 전자 부품은 1005(길이 3.2mm, 폭 1.6mm) 사이즈일 수 있다.
이때, 외부 전극(131, 132)의 제1 방향 최저점과 최고점, Pd 도금층의 제1 방향 최고점, T 및 h는 상기 바디의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면에서 측정한 것일 수 있다. 즉, 도 2와 같은 단면을 노출시켜 측정한 값일 수 있다. 또한, 상기 바디의 제3 방향 중앙은 상기 바디의 제3 방향 1/2 지점을 의미할 수 있다. 측정을 위한 관찰 도구는 특별히 한정할 필요는 없으며, 예를 들어 광학 현미경(Optical microscope), 주사전자현미경(Scanning Electron Microscope, SEM) 등을 이용할 수 있다.
일반적으로 외부 전극(131, 132)의 제1 방향 크기는 바디(110)의 제3 방향 중앙에서 측정한 값이 최대 값일 수 있으며, 제3 방향 중앙에서 멀어질수록 점차 작은 값을 가질 수 있으므로, 바디(110)의 제3 방향 중앙에서 제1 및 제2 방향으로 자른 단면을 기준으로 측정하는 것이 바람직할 수 있다. 한편, 제1 및 제2 방향 단면을 노출시키기 위한 절단 공정, 폴리싱 공정 등에 따라 일부 측정 오차가 발생할 수 있으며, 이러한 오차 범위 내의 수치들은 본 발명에서 제시한 수치 범위의 균등한 범위임에 유의할 필요가 있다.
이때, 외부 전극(131, 132)은 바디 상에 배치되는 전극층(131a, 132a), 상기 전극층 상에 배치되는 도전성 수지층(131b, 132b), 상기 도전성 수지층 상에 배치되는 Ni 도금층(131c, 132c)을 포함하며, 상기 Pd 도금층(131d, 132d)은 상기 Ni 도금층(131c, 132c)의 외표면에 배치될 수 있다.
전극층(131, 132)은 금속 등과 같이 전기 도전성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.
예를 들어, 전극층(131, 132)은 도전성 금속 및 글라스를 포함할 수 있다.
전극층(131a, 132a)에 사용되는 도전성 금속은 정전 용량 형성을 위해 상기 내부 전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
전극층(131a, 132a)은 상기 도전성 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
또한, 전극층(131a, 132a)은 원자층 증착(Atomic Layer Deposition, ALD) 공법, 분자층 증착(Molecular Layer Deposition, MLD) 공법, 화학 기상 증착(Chemical Vapor Deposition, CVD) 공법, 스퍼터링(Sputtering) 공법 등을 이용하여 형성될 수도 있다.
또한, 전극층(131a, 132a)은 바디(110) 상에 도전성 금속을 포함한 시트를 전사하는 방식으로 형성될 수도 있다.
도전성 수지층(131b, 132b)은 도전성 금속 및 베이스 수지를 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결되도록 하는 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 전극층(131a, 132a)과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 도전성 금속은 구형 분말 및 플레이크형 분말 중 1 이상을 포함할 수 있다. 즉, 도전성 금속은 플레이크형 분말으로만 이루어지거나, 구형 분말로만 이루어질 수 있고, 플레이크형 분말과 구형 분말이 혼합된 형태일 수도 있다.
여기서, 구형 분말은 완전한 구형이 아닌 형태도 포함할 수 있으며, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.45 이하인 형태를 포함할 수 있다.
플레이크형 분말은 납작하면서 길쭉한 형태를 가진 분말을 의미하며, 특별히 제한되는 것은 아니나, 예를 들어 장축과 단축의 길이 비율(장축/단축)이 1.95 이상일 수 있다.
상기 구형 분말 및　플레이크형 분말의 장축과 단축의 길이는 적층형 전자 부품의 제3 방향의 중앙부에서 절단한 제1 방향 및 제2 방향 단면(L-T 단면)을 주사전자현미경(Scanning Electron Microscope, SEM)으로 스캔하여 얻은 이미지로부터 측정할 수 있다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 확보 및 충격 흡수 역할을 수행한다.
도전성 수지층(131b, 132b)에 포함되는 베이스 수지는 접합성 및 충격흡수성을 가지고, 도전성 금속 분말과 혼합하여 페이스트를 만들 수 있는 것이면 특별히 제한되지 않으며, 예를 들어 에폭시계 수지 및 아크릴 수지 중 하나 이상을 포함할 수 있다.
또한, 도전성 수지층(131b, 132b)은 도전성 금속, 금속간화합물 및 베이스 수지를 포함할 수 있다.
Ni 도금층(131c, 132c)은 전극층(131a, 132a) 및 도전성 수지층(131b, 132b)의 부식을 방지하는 역할을 수행할 수 있다.
Ni 도금층(131c, 132c)은 쉽게 산화되어 도전성 수지 접착제와의 전기적인 연결성을 충분히 확보하기 어려울 수 있다. 본 발명에 따르면, Pd 도금층(131d, 132d)이 Ni 도금층(131c, 132c)의 외표면에 배치되기 때문에 도전성 수지 접착제와의 전기적인 연결성을 충분히 확보할 수 있다.
도 6은 본 발명의 일 실시형태의 일 변형예에 따른 도 1의 I-I`에 따른 단면도이다.
본 발명의 일 실시형태의 일 변형예에 따르면, 외부 전극(131`, 132`)은 도전성 수지층을 포함하지 않을 수 있다. 외부 전극(131`, 132`)은 바디 상에 배치되는 전극층(131a`, 132a`), 상기 전극층 상에 배치되는 Ni 도금층(131c, 132c)을 포함하며, 상기 Pd 도금층(131d, 132d)은 상기 Ni 도금층(131c, 132c)의 외표면에 배치될 수 있다.
도 7은 본 발명의 일 실시형태의 다른 일 변형예에 따른 적층형 전자 부품의 사시도를 개략적으로 도시한 것이다. 도 8은 도 7의 III-III`에 따른 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시형태의 다른 일 변형예에 따른 적층형 전자 부품(200)은 외부 전극(131, 132) 중 Pd 도금층이 형성되지 않은 영역의 외표면에는 절연층(141, 142)이 배치될 수 있다.
이에 따라, Pd 도금층의 높이(h)를 보다 용이하게 정확하게 제어할 수 있으며, Pd 도금층이 형성되지 않은 영역의 부식이나 석출을 보다 확실하게 방지할 수 있으며, 신뢰성을 보다 향상시킬 수 있다.
적층형 전자 부품의 실장 기판
이하, 본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 실장 기판(1000)에 대하여 상세히 설명한다.
본 발명의 다른 일 실시형태에 따른 적층형 전자 부품의 실장 기판(1000)은 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)이 실장된 형태이다. 따라서, 본 발명의 일 실시형태에 따른 적층형 전자 부품이 실장된 실장 기판의 사시도를 개략적으로 도시한 도 4 및 도 4의 II-II`에 따른 단면도인 도 5를 참조하여 설명하며, 본 발명의 일 실시형태에 따른 적층형 전자 부품(100)의 특징과 중복되는 설명은 생략하도록 한다.
도 4 및 도 5를 참조하면, 적층형 전자 부품의 실장 기판(1000)은 전극 패드(221, 222)가 배치된 기판(210); 유전체층(111) 및 내부 전극(121, 122)을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110), 및 상기 제3 및 제4 면에 배치되는 접속부(A1, A2), 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부(B1a, B2a) 및 상기 제1 면의 일부까지 연장되는 하부 밴드부(B1b, B2b)를 포함하는 외부 전극(131, 132)을 포함하고, 상기 외부 전극은 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층(131d, 132d)을 포함하며, 상기 Pd 도금층은 상기 접속부(A1, A2)의 일부까지 연장되어 배치되는 적층형 전자 부품(100); 및 상기 외부 전극(131, 132)과 상기 전극 패드(221, 222)를 접착하고 있는 도전성 수지 접착체(230, 240); 를 포함한다.
이때, 전극 패드(221, 222)는 서로 이격되어 배치되어 적층형 전자 부품 (100)의 제1 및 제2 외부 전극(131, 132)과 각각 전기적으로 연결될 수 있다.
도전성 수지 접착제(230, 240)의 열경화 온도는 땜납(Solder)의 융점에 비해 낮다. 따라서, 땜납(Solder) 대신 도전성 수지 접착제를 이용하면 열응력을 감소시킬 수 있어 신뢰성을 향상시킬 수 있다.
도전성 수지 접착제(230, 240)는 도전성 금속 및 베이스 수지를 포함할 수 있으며, 도전성 금속은 외부 전극(131, 132)과 전극 패드(221, 222) 간의 전기적 연결성을 확보하는 역할을 수행하며, 베이스 수지는 열응력을 감소시키고 균열을 억제하는 역할을 수행할 수 있다. 베이스 수지의 종류는 특별히 한정하지 않으며, 예를 들어, 에폭시 수지 등의 열경화성 수지일 수 있다.
이때, Pd 도금층(131d, 132d)의 제1 방향 최고점은 도전성 수지 접착제(230, 240)의 제1 방향 최고점 초과일 수 있다. 즉, 도전성 수지 접착제의 높이(hs)가 Pd 도금층의 높이(h) 보다 낮을 수 있다. 이에 따라, Pd 도금층(131d, 132d)을 일부에만 배치하여 제조 원가를 절감하면서도 외부 전극(131, 132)의 부식이나 석출을 방지하고 신뢰성을 향상시킬 수 있다. 즉, 도전성 수지 접착제(230, 240)와 접촉되는 영역에만 Pd 도금층(131d, 132d)을 배치함으로써 제조 원가를 절감시키면서도 Pd 도금층을 외부 전극의 외표면 전체에 배치된 경우와 동일하게 외부 전극의 부식이나 석출을 방지하고 신뢰성을 향상시키는 효과도 확보할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층형 전자 부품
110: 바디
111: 유전체층
121, 122: 내부 전극
131, 132: 외부 전극
131a, 132a: 전극층
131b, 132b: 도전성 수지층
131c, 132c: Ni 도금층
131d, 132d: Pd 도금층
141, 142: 절연층
1000: 실장 기판
210: 기판
221, 222: 전극 패드
230, 240: 도전성 수지 접착제

Claims (13)

  1. 유전체층 및 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디; 및
    상기 제3 및 제4 면에 배치되는 접속부, 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부 및 상기 제1 면의 일부까지 연장되는 하부 밴드부를 포함하는 외부 전극; 을 포함하고,
    상기 외부 전극은, 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층을 포함하며, 상기 Pd 도금층은 상기 접속부의 일부까지 연장되어 배치되는
    적층형 전자 부품.
  2. 제1항에 있어서,
    상기 바디의 제3 방향 중앙에서 상기 제1 및 제2 방향으로 자른 단면에서, 상기 외부 전극의 제1 방향 최저점으로부터 최고점까지의 제1 방향 거리를 T, 상기 외부 전극의 제1 방향 최저점으로부터 상기 Pd 도금층의 제1 방향 최고점까지의 제1 방향 거리를 h라 할 때,
    0.44T < h 를 만족하는
    적층형 전자 부품.
  3. 제2항에 있어서,
    상기 T가 2375μm 이상 2625μm 이하이며,
    상기 h는 1100μm 초과인
    적층형 전자 부품.
  4. 제2항에 있어서,
    상기 T는 1520μm 이상 1680μm 이하이며,
    상기 h는 790μm 초과인
    적층형 전자 부품.
  5. 제2항에 있어서,
    상기 T는 1187.5μm 이상 1312.5μm 이하이며,
    상기 h는 760μm 초과인
    적층형 전자 부품.
  6. 제2항에 있어서,
    상기 T는 760μm 이상 840μm 이하이며,
    상기 h는 730μm 초과인
    적층형 전자 부품.
  7. 제2항에 있어서,
    상기 T는 475μm 이상 525μm 이하이며,
    상기 h는 455μm 초과인
    적층형 전자 부품.
  8. 제1항에 있어서,
    상기 외부 전극은 상기 바디 상에 배치되는 전극층, 상기 전극층 상에 배치되는 도전성 수지층, 및 상기 도전성 수지층 상에 배치되는 Ni 도금층을 포함하며,
    상기 Pd 도금층은 상기 Ni 도금층의 외표면에 배치되는
    적층형 전자 부품.
  9. 제1항에 있어서,
    상기 외부 전극은 상기 바디 상에 배치되는 전극층, 및 상기 전극층 상에 배치되는 Ni 도금층을 포함하며,
    상기 Pd 도금층은 상기 Ni 도금층의 외표면에 배치되는
    적층형 전자 부품.
  10. 제1항에 있어서,
    상기 외부 전극 중 상기 Pd 도금층이 형성되지 않은 영역의 외표면에는 절연층이 배치되는
    적층형 전자 부품.
  11. 제1항에 있어서,
    상기 외부 전극 중 상기 상부 밴드부의 외표면에는 Pd 도금층이 배치되지 않는
    적층형 전자 부품.
  12. 전극 패드가 배치된 기판;
    유전체층 및 내부 전극을 포함하며, 제1 방향으로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되며 제2 방향으로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되며 제3 방향으로 대향하는 제5 및 제6 면을 포함하는 바디, 및 상기 제3 및 제4 면에 배치되는 접속부, 상기 접속부로부터 상기 제2 면의 일부까지 연장되는 상부 밴드부 및 상기 제1 면의 일부까지 연장되는 하부 밴드부를 포함하는 외부 전극을 포함하고, 상기 외부 전극은 상기 하부 밴드부의 외표면에 배치되는 Pd 도금층을 포함하며, 상기 Pd 도금층은 상기 접속부의 일부까지 연장되어 배치되는 적층형 전자 부품; 및
    상기 외부 전극과 상기 전극 패드를 접착하고 있는 도전성 수지 접착체; 를 포함하는
    적층형 전자 부품의 실장 기판.
  13. 제12항에 있어서,
    상기 Pd 도금층의 제1 방향 최고점은 상기 도전성 수지 접착제의 제1 방향 최고점 초과인
    적층형 전자 부품의 실장 기판.
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