KR20160033032A

KR20160033032A - 세라믹 전자 부품 및 그 제조 방법

Info

Publication number: KR20160033032A
Application number: KR1020150121421A
Authority: KR
Inventors: 미키오 타하라; 토모아키 나카무라; 사토시 코바야시; 타카히사 후쿠다
Original assignee: 다이요 유덴 가부시키가이샤
Priority date: 2014-09-17
Filing date: 2015-08-28
Publication date: 2016-03-25
Also published as: JP2016063008A; JP6388809B2; KR101718307B1

Abstract

본 발명은 단자 전극의 전극 폭의 편차를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다.
단자 전극(20)은 하지 도전층(21)과, 하지 도전층(21)을 피복하는 중간 금속층(22)과, 중간 금속층(22)을 피복하는 도전성 수지층(23)과, 도전성 수지층(23)을 피복하는 외부 금속층(24)을 포함한다. 하지 도전층(21)은 세라믹 소체(10)의 단면(T1, T2)으로부터 그 주면 상에 소정의 축 방향을 따라 연출하는 연출 영역(21s)을 포함한다. 연출 영역(21s)과 상기 주면과의 경계부 중 상기 단자면으로부터 가장 이간된 제1 선단부(P)와 제1 선단부(P)를 피복하는 중간 금속층(22)의 상기 축 방향에 관한 제2 선단부(Q)를 연결하는 가상적인 제1 선분PQ와, 제1 선단부(P)로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분PR이 이루는 각도가 30° 이상 75° 이하다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRIC DEVICE AND A METHOD OF MANUFACTURING THE SAME}

본 발명은 세라믹 소체(素體)의 표면에 복수의 단자 전극이 형성된 표면 실장형(實裝型)의 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.

전자 기기의 소형화에 따라 프린트 회로 기판의 표면에 실장되는 적층 세라믹 콘덴서의 소형화, 고용량화가 진행됨과 동시에 프린트 회로 기판 자체의 박막화도 진행되고 있다. 적층 세라믹 콘덴서는 세라믹 소체의 양단면(兩端面)에 단자 전극이 설치된 구조를 가지고, 프린트 회로 기판에 마운터에 의해 실장되고, 납땜에 의해 프린트 회로 기판 상의 전극에 전기적 또한 기계적으로 접속된다.

프린트 회로 기판이 얇으면 프린트 회로 기판 자체가 변형하되기 쉬워지기 때문에 실장 후에 굴곡 등의 강한 외력이 가해지기 쉽다. 그 결과, 크랙이 발생하거나, 프린트 회로 기판과의 접합부가 부분적으로 파괴되거나, 전기적 특성이 열화되는 등의 문제가 있다. 그 대책으로서 열경화성 수지에 금속 분말을 혼합한 전극층을 설치하는 것에 의해 프린트 회로 기판의 굴곡 등에 기인하는 외력을 흡수할 수 있는 구조가 알려져 있다(예컨대 특허문헌 1, 2 참조).

예컨대 특허문헌 1에는 내부 전극층에 접속되고 소결(燒結)에 의해 형성된 전극층과, 전극층 상에 형성된 유연성을 가지는 도전성 접착 수지층과, 도전성 접착 수지층 상에 형성된 니켈 도금층과, 니켈 도금층 상에 형성된 납땜 도금층을 포함하는 외부 전극층을 구비한 적층 세라믹 콘덴서가 기재되어 있다.

또한 특허문헌 2에는 공재(共材) 또는 유리 프릿(glass frit)을 포함하는 하지(下地) 금속층과, 하지 금속층 상에 형성된 중간 금속층과, 중간 금속층 상에 형성된 도전성 수지층과, 도전성 수지층 상에 형성된 도금 금속층을 포함하는 단자 전극을 구비한 표면 실장형 세라믹 전자 부품이 개시되어 있다.

1. 일본 특개 평5-144665호 공보 2. 일본 특개 2007-281400호 공보

최근 적층 세라믹 콘덴서의 소형화에 따라 단자 전극의 치수 정밀도[精度]가 점점 중요해지고 있다. 전형적으로는 적층 세라믹 콘덴서는 직방체(直方體) 형상을 가지고, 그 소정의 축 방향(길이 방향 또는 폭 방향)의 양단부에 단자 전극이 각각 설치된다. 단자 전극은 세라믹 소체의 각 단부를 피복하도록 각 단면으로부터 소체 주면(周面)(4측면)에 각각 소정의 길이 연출(延出)하도록 설치된다. 이때 단자 전극의 단면으로부터 소체 주면을 향하여 연장하는 단자 전극의 측면의 길이(이하, 전극 폭이라고도 부른다)나 형상에 편차가 발생하면, 외관상의 문제 외에 맨해튼(Manhattan) 또는 툼스톤(Tombstone)이라고 불리는 실장 불량을 초래할 우려가 있다. 이러한 문제는 칩 사이즈가 소형화될수록 한층 더 현저해진다.

이상과 같은 사정을 감안하여, 본 발명의 목적은 단자 전극의 전극 폭의 편차를 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위해서 본 발명의 일 형태에 따른 세라믹 전자 부품은 세라믹 소체와, 한 쌍의 단자 전극을 구비한다. 상기 세라믹 전자 부품은 소정의 축 방향에 대향하는 한 쌍의 단면과, 상기 한 쌍의 단면에 직교(直交)하는 주면을 포함한다. 상기 한 쌍의 단자 전극은 하지 도전층과, 상기 하지 도전층을 피복하는 중간 금속층과, 상기 중간 금속층을 피복하는 도전성 수지층과, 상기 도전성 수지층을 피복하는 외부 금속층을 포함한다. 상기 하지 도전층은 상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하고, 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출하는 연출 영역을 포함한다. 상기 연출 영역과 상기 주면의 경계부 중 상기 단자면으로부터 가장 이간된 제1 선단부(先端部)와 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분(線分)과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도는 30° 이상 75° 이하다.

상기 세라믹 전자 부품에서 한 쌍의 단자 전극을 구성하는 도전성 수지층은 프린트 회로 기판의 굴곡 등에 기인하는 외력을 흡수하는 기능을 가진다. 도전성 수지층은 하지 도전층 상에 중간 금속층을 개재하여 형성되기 때문에 높은 밀착성을 얻을 수 있다. 외부 금속층은 전형적으로는 땜납 도금으로 구성되고, 단자 전극의 외관을 구성한다. 따라서 외부 금속층의 전극 폭은 하지인 도전성 수지층의 형태에 따라 거의 결정된다.

도전성 수지층은 전형적으로는 금속 등의 도전성 필러를 에폭시 수지 등의 열경화성 수지에 혼련(混練)한 도전 페이스트의 경화물로 구성된다. 도전 페이스트를 중간 금속층의 표면에 도포할 때, 세라믹 소체의 주면에 습윤 상승[濡上]하고, 이것이 원인으로 외부 전극층의 전극 폭에 편차가 발생한다.

그래서 본 발명자들은 도전성 수지층의 하지인 중간 금속층의 형상을 규정하는 것에 의해 세라믹 소체 주면으로의 도전성 수지의 습윤 상승을 제한하고, 이에 의해 외부 전극층의 전극 폭을 고정밀도로 제어하는 것이 가능해진다는 것을 발견했다. 즉 상기 제1 및 제2 선분이 이루는 각도를 30° 이상 75° 이하로 설정하는 것에 의해 단자 전극의 형상 정밀도를 고정밀도로 제어하는 것이 가능해졌다.

한편, 본 발명의 일 형태에 따른 세라믹 전자 부품의 제조 방법은 소정의 축 방향에 대향하는 한 쌍의 단면과, 상기 한 쌍의 단면에 직교하는 주면을 포함하는 세라믹 소체를 준비하는 공정; 상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하여 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출하는 연출 영역을 포함하는 하지 도전층을 형성하는 공정; 상기 하지 도전층을 피복하는 중간 금속층을 형성하는 공정; 상기 중간 금속층을 피복하는 도전성 수지층을 형성하는 공정; 및 상기 도전성 수지층을 피복하는 외부 금속층을 형성하는 공정;을 포함한다. 상기 중간 금속층을 형성하는 공정에서는 상기 연출 영역과 상기 주면의 경계부 중 상기 단면으로부터 가장 이간된 제1 선단부와, 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도가 30° 이상 75° 이하가 되도록 상기 중간 금속층이 형성된다.

본 발명에 의하면, 단자 전극의 전극 폭의 편차를 억제할 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 세라믹 전자 부품으로서의 적층 세라믹 콘덴서의 구성을 개략적으로 도시하는 전체 사시도.
도 2는 상기 적층 세라믹 콘덴서에서의 세라믹 소체를 개략적으로 도시하는 전체 사시도.
도 3은 상기 세라믹 소체의 개략 단면도.
도 4는 상기 세라믹 소체의 구조를 개략적으로 도시하는 분해 사시도.
도 5는 상기 적층 세라믹 콘덴서에서의 한 쌍의 단자 전극의 구성을 도시하는 개략 단면도.
도 6은 비교예에 따른 단자 전극의 구조를 도시하는 개략 단면도.
도 7은 상기 적층 세라믹 콘덴서에서의 단자 전극의 요부(要部)의 형상을 도시하는 개략 단면도.
도 8은 상기 단자 전극의 불량예를 도시하는 개략 측면도.

이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 본 실시 형태에서는 세라믹 전자 부품으로서 적층 세라믹 콘덴서를 예로 들어 설명한다.

[적층 세라믹 콘덴서의 전체 구성]

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서의 구성을 개략적으로 도시하는 전체 사시도다. 또한 도면에서 X축, Y축 및 Z축은 상호(相互) 직교하는 3축 방향을 각각 도시하고, X축 방향은 적층 세라믹 콘덴서의 길이 방향, Y축 방향은 그 폭 방향, Z축 방향은 그 높이 방향에 각각 대응한다.

본 실시 형태의 적층 세라믹 콘덴서(1)는 세라믹 소체(10)와, 한 쌍의 단자 전극(20)을 구비한다. 이하, 적층 세라믹 콘덴서(1)의 각(各) 부(部)에 대하여 구체적으로 설명한다.

(세라믹 소체)

도 2는 세라믹 소체(10)를 개략적으로 도시하는 전체 사시도, 도 3은 Y축 방향에서 본 세라믹 소체(10)의 개략 단면도, 도 4는 세라믹 소체(10)의 구조를 개략적으로 도시하는 분해 사시도다.

세라믹 소체(10)는 Z축 방향으로 상호 대향하는 측면(S1, S2)과, Y축 방향으로 상호 대향하는 측면(S3, S4)과, X축 방향으로 상호 대향하는 한 쌍의 단면(T1, T2)을 포함하는 직방체(육면체)로 구성된다. 세라믹 소체(10)는 X축 방향으로 길이 방향을 가지고, 4측면(S1, S2, S3 및 S4)은 단면(T1, T2)에 각각 직교하는 세라믹 소체(10)의 주면을 구성한다.

세라믹 소체(10)는 도 3 및 도 4에 도시하는 바와 같이 제1 내부 전극층(111)과 제2 내부 전극층(112)이 유전체층(110)을 개재하여 상호 대향하도록 배치된 내부 구조를 가진다. 즉 세라믹 소체(10)는 도 4에 도시하는 바와 같이 복수 매의 제1 시트 재료(11a)와 복수 매의 제2 시트 재료(11b)를 Z축 방향에 교호(交互)적으로 적층하는 것에 의해 제작된다. 제1 시트 재료(11a)는 유전체 시트(110s) 상에 제1 내부 전극층(111)이 형성된 직사각형 형상[矩形狀]의 세라믹 시트로 구성된다. 제2 시트 재료(11b)는 유전체 시트(110s) 상에 제2 내부 전극층(112)이 형성된 직사각형 형상의 세라믹 시트로 구성되고, 제1 시트 재료(11a)와 동일한 형상, 크기를 가진다.

유전체 시트(110s)는 예컨대 티탄산 바륨(BaTiO₃), 티탄산 칼슘(CaTiO₃), 티탄산 스트론튬(SrTiO₃), 지르콘산 칼슘(CaZrO₃) 등의 강유전체 분말을 주성분으로서 형성된 직사각형 형상의 그린시트의 소성체(燒成體)로 구성된다. 한편, 제1 및 제2 내부 전극층(111, 112)은 예컨대 Ni, Cu 등의 금속 분말을 함유하는 도전성 페이스트를 소성한 직사각형 형상의 금속 박막으로 구성된다.

세라믹 소체(10)의 측면(S1, S2)은 최상층의 제2 시트 재료(11b)와 최하층의 제1 시트 재료(11a)에 각각 적층된 복수 매의 유전체 시트(110s)로 구성된다. 제1 내부 전극층(111)의 일단부(111a)는 유전체 시트(110s)의 일단측에 인출되어, 제2 내부 전극층(112)의 일단부(112a)(一端部)는 유전체 시트(110s)의 타단측(他端側)에 인출된다. 이에 의해 세라믹 소체(10)의 일방(一方)의 단면(T1)으로부터는 제1 내부 전극층(111)의 인출 단부(111a)가 노출하고, 타방(他方)의 단면(T2)으로부터는 제2 내부 전극층(112)의 인출 단부(112a)가 노출한다.

유전체 시트(110s) 및 내부 전극층(111, 112)의 크기, 두께 등은 적층 세라믹 콘덴서(1)의 사양 등에 따라 적절히 설정된다. 본 실시 형태에서는 예컨대 길이 치수(L), 폭 치수(W) 및 높이 치수(T)가 각각 1.0mm, 0.5mm 및 0.5mm 이하의 소형의 적층 세라믹 콘덴서로 구성된다. 내부 전극층(111, 112)의 적층 수도 특히 한정되지 않고, 각각 수십 층 이상으로 구성되어도 좋다.

이러한 세라믹 소체(10)는 예컨대 다음과 같이 하여 제작된다. 우선 티탄산 바륨을 주성분으로 하는 내환원성을 가지는 세라믹 분말을 유기 바인더와 혼련하여 슬러리를 형성하고, 이를 닥터 블레이드 등으로 시트 형상으로 형성하여 세라믹 그린시트를 얻는다. 이 세라믹 그린시트에 스크린 인쇄에 의해 Ni 도전 페이스트를 소정의 패턴으로 도포하여 내부 전극을 형성한다. 내부 전극 패턴을 형성한 세라믹 그린시트를 소정 매수 중첩하고 열압착하여 적층체를 제작한다. 이 적층체를 소정의 개별 칩 사이즈로 절단하고 분할하여 세라믹 소체(10)의 미소성체(未燒成體)를 얻는다. 이 미소성체의 내부 전극 노출면에 후술하는 하지 도전층(21)을 구성하는 도전 페이스트를 침지(浸漬) 도포하고, 예컨대 1,100℃ 내지 1,300℃의 질소 또는 수소 분위기로 소성하여, 세라믹 소체(10) 및 하지 도전층(21)을 형성한다.

(단자 전극)

도 5는 한 쌍의 단자 전극(20)의 구성을 도시하는 Y축 방향에서 본 적층 세라믹 콘덴서(1)의 개략 단면도다. 한 쌍의 단자 전극(20)은 각각 하지 도전층(21)과, 하지 도전층(21)을 피복하는 중간 금속층(22)과, 중간 금속층(22)을 피복하는 도전성 수지층(23)과, 도전성 수지층(23)을 피복하는 외부 금속층(24)을 포함한다.

하지 도전층(21)은 세라믹 소체(10)의 양단면(T1, T2)에 밀착하고, 내부 전극층의 인출 단부(111a, 112a)에 전기적으로 접속된다. 하지 도전층(21)은 예컨대 세라믹 소체(10)[유전체층(110)]와 마찬가지의 조성의 세라믹 분말을 공재로서 혼합한 도전 페이스트를 미소성의 세라믹 소체(10)의 양단부에 도포한 후, 세라믹 소체의 소성과 동시에 소부(燒付)하는 것에 의해 형성된다. 또는 하지 도전층(21)은 유리 프릿을 혼합한 도전 페이스트를 소성 완료된 세라믹 소체의 양단부에 도포한 후, 소부하여 형성된다. 하지 도전층(21)의 두께는 특히 한정되지 않고, 예컨대 약 5μm 내지 30μm이며, 칩 사이즈에 따라 적절히 설정된다.

중간 금속층(22)은 하지 도전층(21) 상에 형성된다. 중간 금속층(22)은 전형적으로는 무전해(無電解) 도금 또는 전계(電界) 도금 등으로 형성된 도금막으로 구성되지만, 이 외에도 진공 증착법, 스퍼터링법 등으로 형성된 금속 박막이어도 좋다. 중간 금속층(22)을 구성하는 금속 재료는 Au, Pt, Pd, Ag, Cu, Ni 등을 들 수 있다. 이 중 비저항값이 작은 Cu, Ag가 바람직하고, 하지 도전층(21)의 보호라는 점에서는 확산이 적은 Cu, Ni가 바람직하다. 또한 중간 금속층(22)에 도전성 수지층(23)과의 밀착을 저해하는 산화막을 생성시키지 않는다는 점에서는 Au, Pt, Pd, Ag, Cu와 같은 귀금속이 바람직하다. 중간 금속층(22)의 두께는 특히 한정되지 않고, 예컨대 약 3μm 내지 10μm이며, 칩 사이즈에 따라 적절히 설정된다.

중간 금속층(22)은 하지 도전층(21)과 도전성 수지층(23) 사이의 밀착성을 높이기 위해서 설치된다. 즉 하지 도전층(21)이 세라믹 소체(10)의 소성과 동시에 형성되는 경우에는 공재나 산화막, 바인더가 제거된 후의 세공(細孔)의 존재에 의해 하지 도전층(21)의 표면이 평활하고 치밀한 금속면이 아닌 상태로 이루어지는 경우가 있다. 또한 하지 도전층(21)이 세라믹 소체(10)의 소성 후에 소부하여 형성되는 경우에는 세공 외에 유리 프릿이 표면에 편석(偏析)되는 경우가 있다. 이와 같은 상태에서는 하지 도전층(21)과 도전성 수지층(23) 사이에 접착 강도를 충분히 확보할 수 없다. 그렇기 때문에 하지 도전층(21)을 형성한 후, 도전성 수지층(23)을 형성하기 전에 중간 금속층(22)이 형성된다.

중간 금속층(22)의 형성에 앞서 전형적으로는 하지 도전층(21)의 표면의 연마 처리가 실시된다. 이에 의해 하지 도전층(21)의 표면에 형성된 산화막을 제거할 수 있어, 하지 도전층(21)에 대한 중간 금속층(22)의 양호한 밀착성을 확보할 수 있는 것과 함께, 산화막의 존재에 기인하는 정전 용량의 편차나 ESR(등가 직렬 저항)의 증가를 방지하는 것이 가능해진다. 연마 방법은 특히 한정되지 않고, 예컨대 건식(乾式) 연마법이 적용된다.

도전성 수지층(23)은 중간 금속층(22) 상에 형성된다. 도전성 수지층(23)은 전형적으로는 Ag, Ni, Cu 등의 도전성 필러를 혼련한 에폭시 수지나 페놀 수지 등의 열경화성 수지를 중간 금속층(22)의 표면에 침지 도포하고, 열처리하여 경화시키는 것에 의해 형성된다. 도전성 수지층(23)의 두께는 특히 한정되지 않고, 예컨대 약 10μm 내지 50μm이며, 칩 사이즈에 따라 적절히 설정된다.

도전성 수지층(23)은 하지 도전층(21) 및 중간 금속층(22)을 구성하는 금속 재료보다 영률이 낮은(부드러운) 재료로 구성된다. 도전성 수지층(23)은 적층 세라믹 콘덴서(1)가 탑재되는 실장 기판의 휘어짐이나 굴곡 등에 기인하여 단자 전극(20)에 작용하는 외력을 완화하는 기능을 가진다.

외부 금속층(24)은 도전성 수지층(23) 상에 형성된다. 외부 금속층(24)은 양호한 납땜성을 확보하기 위해서 설치되고, 전형적으로는 전해 도금법으로 형성된 Ni 도금막, 또는 Ni도금막과 그 상에 형성된 Sn 도금막의 적층막으로 구성된다. 외부 금속층의 두께는 특히 한정되지 않고, 예컨대 약 5μm 내지 15μm이며, 칩 사이즈에 따라 적절히 설정 가능하다.

한 쌍의 단자 전극(20)은 세라믹 소체(10)의 단면(T1, T2)을 포함하는 양단부에 각각 설치된다. 한 쌍의 단자 전극(20)은 도 5에 도시하는 바와 같이 이들 단면으로부터 세라믹 소체(10)의 주면을 향하여 연장하는 측면부(20s)를 각각 포함하고, 이들 측면부(20s)의 X축 방향을 따른 길이[이하, 전극 폭(Es)이라고도 부른다]가 소정의 값이 되도록 제작된다. 단자 전극(20)의 측면부(20s)는 세라믹 소체(10)의 양단부의 4측면(S1 내지 S4)에 마찬가지의 형태로 연속적으로 형성된다.

여기서 외부 금속층(24)은 단자 전극(20) 각각의 최외층을 구성하기 위해서 단자 전극(20) 각각의 전극 폭(Es)은 외부 금속층(24)의 형상 정밀도에 유래한다. 외부 금속층(24)은 도전성 수지층(23)의 표면에 전해 도금법에 의해 선택적으로 형성된다. 따라서 외부 금속층(24)의 전극 폭(Es)은 하지인 도전성 수지층(23)의 형태에 따라 거의 결정된다.

한편, 도전성 수지층(23)의 형성 시에는 세라믹 소체(10)의 양단부에 도전성 수지 페이스트가 침지법에 의해 도포된다. 이때 중간 금속층(22)을 형성하지 않고 그 도전성 수지 페이스트를 도포하면, 도 6에 도시하는 바와 같이 도전성 수지 페이스트가 하지 도전층(21)의 형성 영역을 초과하여 세라믹 소체(10)의 주면에도 습윤 상승하여, 도전성 수지층(23)의 형성 폭을 컨트롤하는 것이 곤란해진다. 그 결과, 그 상에 형성되는 외부 금속층(24)의 전극 폭(Es')이 목적으로 하는 전극 폭(Es)보다 크게 되고 또한 전극 폭(Es')의 변동량도 안정되지 않아 편차가 커진다.

이에 대하여 중간 금속층(22)을 개재하여 도전성 수지층(23)을 하지 도전층(21) 상에 형성하면, 도 7에 도시하는 바와 같이 세라믹 소체(10)의 주면으로의 도전성 수지 페이스트의 습윤 상승을 억제하는 것이 가능해진다. 이는 세라믹 소체(10)의 주면보다 중간 금속층(22)의 표면이 도전성 수지 페이스트의 습윤성[濡性]이 더 악화하고, 중간 금속층(22)으로부터 세라믹 소체(10) 주면으로의 페이스트의 습윤 확대[濡廣]를 억제할 수 있기 때문인 것으로 생각된다. 또한 중간 금속층(22)을 설치하는 것에 의해 하지 도전층(21)에 직접 도포하는 경우와 비교하여 도전성 수지 페이스트가 세라믹 소체(10)측에 습윤 확대되는 시간을 제어하기 쉬워지기 때문에 도포 조건이나 페이스트 점도 등의 조정 폭이 넓어져, 보다 안정적인 조건으로 도포할 수 있다는 이점이 있다.

또한 본 발명자들은 중간 금속층(22)을 소정의 형상으로 형성하는 것에 의해 도전성 수지층(23)을 구성하는 도전성 페이스트의 세라믹 소체(10)의 주면으로의 습윤 상승을 억제할 수 있다는 사실을 발견하고, 이에 의해 소정의 전극 폭(Es)을 가지는 단자 전극(20)을 안정적으로 형성하는 것을 가능하게 했다. 이하, 그 상세에 대하여 설명한다.

도 5에 도시하는 바와 같이 하지 도전층(21)은 한 쌍의 단면(T1, T2)을 포함하는 세라믹 소체(10)의 주면의 단부를 각각 피복하고, 각 단면(T1, T2)으로부터 상기 주면 상에 그 X축 방향을 따라 연출하는 연출 영역(21s)을 각각 포함한다. 도 7은 연출 영역(21s) 및 이를 피복하는 중간 금속층(22)의 확대 단면도다.

도 7에 도시하는 바와 같이 하지 도전층(21)의 연출 영역(21s)은 제1 선단부(P)를 포함한다. 제1 선단부(P)는 연출 영역(21s)과 세라믹 소체(10)의 주면[도시된 예에서는 측면(S2)]과의 경계부 중 단면(T1)으로부터 X축 방향으로 가장 이간된 점에 상당한다.

한편, 중간 금속층(22)은 제1 선단부(P)를 포함하는 연출 영역(21s)을 피복하는 연출부(22s)를 포함한다. 연출부(22s)는 세라믹 소체(10)의 X축 방향에 관한 제2 선단부(Q)를 포함한다. 제2 선단부(Q)는 제1 선단부(P)와 마찬가지로 단면(T1)으로부터 X축 방향으로 가장 이간된 점에 상당한다.

그리고 제1 선단부(P)와 제2 선단부(Q)를 연결하는 가상적인 제1 선분PQ과, 제1 선단부(P)로부터 세라믹 소체(10)의 X축 방향을 따라 연장하는 가상적인 제2 선분PR이 이루는 각도(θa)가 30° 이상 75° 이하가 되도록 중간 금속층(22)의 연출부(22s)가 구성된다. 전술과 같이 중간 금속층(22)은 Cu도금으로 구성되고, 연출부(22s)와 세라믹 소체(10) 주면 사이에 「반대 테이퍼부」를 형성한다. 이하의 설명에서는 상기 각도(θa)를 「도금 각도(θa)」라고도 칭한다.

도금 각도(θa)를 상기 범위로 설정하는 것에 의해 도전성 수지층(23)을 구성하는 도전성 수지 페이스트 세라믹 소체(10)의 주면(S2)으로의 습윤 상승을 규제할 수 있다. 이에 의해 도전성 수지층(23)을 중간 금속층(22) 상에 선택적으로 형성하는 것이 가능해지고, 따라서 도전성 수지층(23)을 피복하는 외부 금속층(24)도 목적으로 하는 형태로 안정적으로 형성하는 것이 가능해진다. 그 결과, 단자 전극(20)의 형상의 편차에 기인하는 외관 불량을 저감하는 것이 가능해지는 것과 함께, 전극 폭(Es)의 편차에 기인하는 맨해튼 또는 툼스톤 등이라고 불리는 「칩 스탠딩(chip standing)」과 같은 실장 불량을 억제하는 것이 가능해진다.

도 7에서 선분PR에서의 점(R)은 제1 선단부(P)를 통과하는 X축 방향으로 평행한 직선과, 제2 선단부(Q)로부터 주면(S2)에 수직으로 낙하한 Z축 방향으로 평행한 직선의 교점(交點)에 상당한다. 따라서 선분PR의 거리를 x, 선분QR의 거리를 z로 하면, 도금 각도(θa)는 tan(z/x)로 나타내어진다.

도금 각도(θa)가 30° 미만인 경우(거리z가 작은 경우), 제2 선단부(Q)가 세라믹 소체(10)의 주면에 지나치게 접근하게 되어, 상기 주면으로의 도전성 수지 페이스트의 습윤 상승을 억제하는 것이 곤란해진다. 한편, 도금 각도(θa)가 75°을 초과하는 경우(거리x가 작은 경우), 중간 금속층(22)의 연출부(22s)와 세라믹 소체(10)의 주면의 반대 테이퍼가 부족하여 이들 경계부에 도전성 수지 페이스트를 저류시키지 못하기 때문에 상기 주면으로의 도전성 수지 페이스트의 습윤 상승을 억제하는 것이 곤란해진다.

중간 금속층(22)의 도금 각도(θa)는 세라믹 소체(10) 사이즈나 하지 도전층(21)의 연출 영역(21s)의 두께, 중간 금속층(22)의 연출부(22s)의 두께 등에 따라 조정하는 것이 가능하다. 예컨대 세라믹 소체(10)의 칩 사이즈(형상)가 「0603」(길이 0.6mm, 폭 0.3mm, 높이 0.3mm)인 경우, 하지 도전층(21)의 연출 영역(21s)의 두께는 예컨대 5μm 이상 11μm 이하, 중간 금속층(22)의 연출부(22s)의 두께는 예컨대 3μm 이상 10μm 이하로 할 수 있다. 또한 세라믹 소체(10)의 칩 사이즈(형상)가 「1005」(길이 1.0mm, 폭 0.5mm, 높이 0.5mm)인 경우, 하지 도전층(21)의 연출 영역(21s)의 두께는 예컨대 10μm 이상 16μm 이하, 중간 금속층(22)의 연출부(22s)의 두께는 예컨대 3μm 이상 10μm 이하로 할 수 있다.

[실험예]

계속해서 본 발명자들이 수행한 실험예에 대하여 설명한다.

(시료의 제작)

티탄산 바륨을 주성분으로 하는 내환원성을 가지는 세라믹 분말을 유기 바인더와 혼련하여 슬러리를 조제하고, 이를 닥터 블레이드 등으로 시트 형상으로 형성하여 세라믹 그린시트를 제작했다. 이 세라믹 그린시트에 스크린 인쇄법에 의해 Ni 도전 페이스트를 소정의 패턴으로 도포하여 내부 전극을 형성했다. 내부 전극 패턴을 형성한 세라믹 그린시트를 소정의 형상으로 재단하고 소정 매수 중첩한 후, 열압착하여 세라믹 적층체를 제작했다.

다음으로 상기 적층체를 소정의 칩 사이즈로 절단하고 분할하여 세라믹 소체를 제작했다. 이 소체의 전극 노출면(양단면)에 소정의 전극 폭(E치수)이 되도록 공재를 포함하는 도전 페이스트 막을 침지법에 의해 도포했다. 또한 페이스트 막의 주면 두께[도 7에서의 연출 영역(21s)을 형성하는 페이스트 두께에 상당]는 도전 페이스트의 희석률로 조정했다.

계속해서 상기 적층체를 질소 또는 수소 분위기 하, 1,250℃로 소성 및 소정의 열처리를 수행하여, 세라믹 소체(10) 및 그 양단면을 피복하는 하지 도전층(21)을 제작했다. 그리고 연마제로서 「WHITEMORUNDUM」(등록상표)을 이용하여 하지 도전층(21) 표면에 건식 연마를 수행한 후, Cu 도금을 수행하여 중간 금속층(22)을 형성했다. 다음으로 중간 금속층(22)의 표면에 소정의 점도(10Pa·s 내지 30Pa·s)로 조정한 도전성 수지 페이스트를 침지법에 의해 도포했다. 도전성 수지 페이스트에는 Ag필러를 혼련한 에폭시 수지를 이용했다. 그 후, 열처리에 의해 도전성 수지 페이스트를 경화시켜 도전성 수지층(23)을 형성했다. 그리고 도전성 수지층(23) 상에 Ni도금 및 Sn도금을 순차 수행하여 외부 금속층(24)을 형성했다.

본 실험예에서 제작한 시료(試料)의 칩 사이즈는 「0603」(L: 0.6mm, W: 0.3mm, T: 0.3mm) 및 「1005」(L: 1.0mm, W: 0.5mm, T: 0.5mm)의 2종류로 했다. 그리고 각 형상에 대하여 표 1에 도시하는 바와 같이 하지 도전층(21)의 연출 영역(21s)의 두께(하지 주면 두께) 및 중간 금속층(22)의 두께가 다른 복수 종의 샘플(1 내지 10 및 11 내지 20)을 각각 복수 개씩 제작했다. 이 중, 샘플1, 샘플2, 샘플11, 샘플12에 대해서는 중간 금속층(22)을 형성하지 않고, 도전성 수지층(23)을 하지 도전층(21) 상에 직접 형성했다.

(시료의 평가)

각 샘플1 내지 샘플20에 대하여 샘플마다 10개씩 발취(拔取)한 모든 시료의 정전 용량, 등가 직렬 저항(ESR) 및 전극 폭(Es)를 각각 측정하고, 이들 각 물리적인 양에 대하여 기준의 스펙(설계값 ±20% 이내)을 만족시키지 않은 시료의 수를 카운트했다.

전극 폭(Es)에 대해서는 도 8의 A에 도시하는 바와 같이 적어도 일방의 단자 전극(20)의 전극 폭(Es')이 설계값(Es)보다 그 20%를 초과하는 경우뿐만 아니라, 도 8의 B에 도시하는 바와 같이 적어도 일방의 단자 전극의 내연부 20M이 타방의 전극 단자를 향하여 50μm 이상 팽출(膨出)하는 외관 불량(moon shape)도 불량(NG)이라고 판단했다. 이들 불량은 전형적으로는 도전성 수지층(23)의 형성 공정에서 도전성 수지 페이스트가 세라믹 소체(10)의 주면에 크게 습윤 확대되는 것에 의해 발생한다.

그리고 상기 각 물리적인 양을 측정한 후, 모든 시료를 절단하여 단자 전극의 단면을 연마하고, 하지 도전층(21)의 연출 영역의 두께(이하, 하지 주면 두께라고도 부른다), 중간 금속층(22)[연출부(22s)]의 두께, 도금 각도(θa)를 각각 측정했다. 측정값은 샘플마다 발취한 10개의 시료의 평균값으로 했다.

이상의 결과를 표 1에 정리하여 도시한다.

중간 금속층(22)을 형성하지 않은 샘플1, 샘플2, 샘플11, 샘플12에 대해서는 정전 용량/ESR 및 전극 폭의 평가에 대하여 불량품이 다발(多發)했다. 이는 하지 도전층(21)과 중간 금속층(22)이 양호한 밀착성을 확보하지 못한 것과, 도 6을 참조하여 설명한 바와 같이 도전성 수지 페이스트의 소체의 주면으로의 습윤 확대를 억제하지 못한 것이 원인인 것으로 생각된다.

또한 샘플1, 샘플11은 하지 도전층(21)의 표면에 연마를 수행0하지 않고 도전성 수지층(23)을 형성한 것이다. 이들 샘플1, 샘플11에 대해서는 상기 연마를 수행하고 나서 도전성 수지층(23)을 형성한 샘플2, 샘플12와 비교하여 용량/ESR 및 전극 폭의 평가가 모두 크게 악화된다는 것이 확인되었다.

샘플3, 샘플13에 대해서는 하지 도전층(21)의 선단부(P)가 중간 금속층(22)의 선단부(Q)보다 선단측에 위치하고, 도금 각도(θa)가 90°을 초과했기 때문에 측정 불능 「-」로 표시했다. 이는 중간 금속층(22)의 두께가 지나치게 얇았기 때문인 것으로 생각된다.

도금 각도(θa)가 30° 이상 75° 이하인 샘플5 내지 샘플7, 샘플9, 샘플10, 샘플15 내지 샘플17, 샘플19, 샘플20에 대해서는 용량/ESR 및 전극 폭 중 어느 평가에서도 양호했다. 이에 비해 도금 각도(θa)가 30° 미만인 샘플8, 샘플18 및 도금 각도(θa)가 75°을 초과하는 샘플4, 샘플14에 대해서는 전극 폭의 평가에서 약간 불량이라고 인정되었다.

이상과 같이 단자 전극(20)에 중간 금속층(22)을 개재시키는 것에 의해 하지 도전층(21)과 도전성 수지층(23) 사이의 밀착성이 높아져 양자 사이의 양호한 전기적 접속이 도모되는 것에 의해, 소정의 정전 용량 특성 및 ESR 특성을 확보할 수 있다.

또한 중간 금속층(22)의 도금 각도(θa)를 소정의 각도 범위에 형성하는 것에 의해 상기 전기적 특성뿐만 아니라 단자 전극(20)의 외관 불량 및 전극 폭(Es)의 치수 불량의 발생을 방지할 수 있다. 이에 의해 실장 시에서의 「칩 스탠딩」등의 실장 불량을 방지하고, 실장 기판에 대한 접합 신뢰성을 확보하는 것이 가능해진다. 이러한 효과는 본 실험예와 같이 칩 사이즈가 상당히 작은 것에 대하여 보다 현저하게 얻을 수 있다.

또한 단자 전극(20)에 도전성 수지층(23)이 개재하기 때문에 단자 전극(20)에 가해지는 외력의 완화 작용을 얻을 수 있다. 이에 의해 실장 기판의 휘어짐이나 굴곡 등에 기인하는 단자 전극(20)의 접합 불량이나 세라믹 소체(10)로의 크랙의 발생을 효과적으로 방지하는 것이 가능해진다.

이상, 본 발명의 실시 형태에 대하여 설명했지만, 본 발명은 전술한 실시 형태에만 한정되지 않고 갖가지 변경을 추가할 수 있다는 것은 물론이다.

예컨대 이상의 실시 형태에서는 세라믹 전자 부품으로서 적층 세라믹 콘덴서를 예로 들어 설명했지만 이에 한정되지 않고, 적층 인덕터나 칩 저항기 등의 다른 표면 실장형 세라믹 전자 부품에도 본 발명은 적용 가능하다.

또한 이상의 실시 형태에서는 세라믹 소체(10)의 길이 방향(X축 방향)의 양단에 단자 전극이 설치되는 적층 세라믹 콘덴서를 예로 들어 설명했지만 이에 한정되지 않고, 본 발명은 세라믹 소체(10)의 폭 방향(Y축 방향)의 양단에 단자 전극이 설치되는 적층 세라믹 콘덴서에도 마찬가지로 적용 가능하다.

1: 적층 세라믹 콘덴서 10: 세라믹 소체
20: 단자 전극 21: 하지 도전층
21s: 연출 영역 22: 중간 금속층
22s: 연출부 23: 도전성 수지층
24: 외부 금속층 111, 112: 내부 전극층
Es: 전극 폭 P: 제1 선단부
Q: 제2 선단부 T1, T2: 단면
S1 내지 S4: 측면

Claims

소정의 축 방향에 대향하는 한 쌍의 단면(端面)과, 상기 한 쌍의 단면에 직교(直交)하는 주면(周面)을 포함하는 세라믹 소체(素體); 및
상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하여 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출(延出)하는 연출 영역을 포함하는 하지(下地) 도전층과, 상기 하지 도전층을 피복하는 중간 금속층과, 상기 중간 금속층을 피복하는 도전성 수지층과, 상기 도전성 수지층을 피복하는 외부 금속층을 포함하는 한 쌍의 단자 전극;
을 구비하고,
상기 연출 영역과 상기 주면의 경계부 중 상기 단면으로부터 가장 이간된 제1 선단부(先端部)와 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도가 30° 이상 75° 이하인 세라믹 전자 부품.
제1항에 있어서,
상기 하지 도전층은 상기 세라믹 재료와 동조성(同組成)의 세라믹 분말을 공재(共材)로서 포함하는 도전 페이스트의 소성체(燒成體)로 구성되고,
상기 중간 금속층은 Cu도금막으로 구성되는 세라믹 전자 부품.
제1항 또는 제2항에 있어서,
상기 세라믹 소체는 적층 세라믹 콘덴서를 구성하는 복수의 내부 전극을 포함하는 세라믹 전자 부품.
소정의 축 방향에 대향하는 한 쌍의 단면과, 상기 한 쌍의 단면에 직교하는 주면을 포함하는 세라믹 소체를 준비하는 공정;
상기 한 쌍의 단면을 포함하는 상기 주면의 단부를 각각 피복하여 상기 한 쌍의 단면으로부터 상기 주면 상에 상기 축 방향을 따라 연출하는 연출 영역을 포함하는 하지 도전층을 형성하는 공정;
상기 하지 도전층을 피복하는 중간 금속층을 형성하는 공정;
상기 중간 금속층을 피복하는 도전성 수지층을 형성하는 공정; 및
상기 도전성 수지층을 피복하는 외부 금속층을 형성하는 공정;
을 포함하고,
상기 중간 금속층을 형성하는 공정은 상기 연출 영역과 상기 주면의 경계부 중 상기 단면으로부터 가장 이간된 제1 선단부와 상기 제1 선단부를 피복하는 상기 중간 금속층의 상기 축 방향에 관한 제2 선단부를 연결하는 가상적인 제1 선분과, 상기 제1 선단부로부터 상기 축 방향을 따라 연장하는 가상적인 제2 선분이 이루는 각도가 30° 이상 75° 이하가 되도록 상기 중간 금속층을 형성하는 세라믹 전자 부품의 제조 방법.