KR20070052656A - 적층형 칩 커패시터 - Google Patents

Abstract

본 발명에 따른 적층형 칩 커패시터는, 커패시터 본체와; 상기 커패시터 본체 내에서 유전체층에 의해 분리되어 배치되고, 각각 단 1개 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과; 상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 연결된 복수의 외부 전극을 포함한다. 상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있다. 상기 전극 플레이트 각각은 상기 커패시터 본체의 일면으로 인출되는 리드를 1개씩 가진다. 상기 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.

적층형 칩 커패시터, 등가직렬 저항, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multilayer Chip Capacitor}

도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이고, 도 1b는 도 1a의 적층형 칩 커패시터의 외형을 나타내는 시시도이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 3은 도 2에서의 리드들의 배치를 설명하기 위한 평면도(a) 및 측면도(b)이다.

도 4는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 5는 본 발명의 실시형태(a) 및 종래예(b)에 따른 적층형 칩 커패시터에 있어서 커패시터 본체의 일면으로 인출되는 리드들의 배치를 나타내는 측면도이다.

도 6은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 7은 도 6에 도시된 내부 전극 형상의 일부를 나타내는 부분 확대도이다.

도 8 내지 도 16은 본 발명의 여러 실시형태들에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 17은 도 16에 도시된 내부 전극 형상의 일부를 나타내는 부분 확대도이 다.

도 18은 본 발명의 실시형태에 따른 8단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 19 및 도 20은 본 발명의 실시형태들에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 21은 도 20의 적층형 칩 커패시터에 있어서 커패시터 본체의 일면으로 인출되는 리드들의 배치를 나타내는 측면도이다.

도 22는 도 20의 변형예에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

도 23은 본 발명의 실시형태에 따른 10단자 적층형 칩 커패시터의 외형을 나타내는 사시도이다.

도 24 및 도 25는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

100, 200: 적층형 칩 커패시터

120, 220: 커패시터 본체

131~138, 231~240: 외부 전극

1000~1002, 1004~1008, 2000, 2001, 3001, 4000, 4001: 유전체층

1010: 내부 전극층 1011, 1012: 전극 플레이트

1011a, 1012a: 리드

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 감소된 등가직렬 인덕턴스(ESL; Equivalent Serial Inductance)를 나타내면서 적절한 등가직렬 저항(ESR; Equivalent Serial Resistance)을 유지하는 적층형 칩 커패시터에 관한 것이다.

고주파 회로의 용량성 부품으로 적층형 칩 커패시터가 넓리 사용되고 있다. 적층형 칩 커패시터는 특히 LSI의 전원 회로 내에 배치되는 디커플링 커패시터로 유용하게 사용될 수 있다. 전원 회로를 안정화시키기 위해서, 적층형 칩 커패시터는 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다. 전원 회로의 안정성은 적층형 칩 커패시터의 ESL뿐만 아니라 ESR에도 의존한다. ESR이 너무 작은 값을 가지면, 전원 회로의 안정성이 약화되어 공진 발생시 전압이 급격히 변동하게 된다. 따라서, ESR은 적절한 값을 유지하는 것이 바람직하다.

ESL의 감소를 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드를 서로 인접하여 깍지낀 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 도 1a는 종래 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이며, 도 1b는 도 1a의 적층형 칩 커패시터(50)의 외형을 나타내는 시시도이다.

도 1a를 참조하면, 유전체층(11a, 11b) 상에는 내부 전극(14)이 형성되어 있다. 유전체층(11a, 11b)이 반복하여 교대로 적층됨으로써 커패시터 본체(20)가 형성된다. 내부 전극(14)은 서로 다른 극성을 갖는 제1 내부 전극(12)과 제2 내부 전극(13)으로 구분된다. 제1 내부 전극(12)과 제2 내부 전극(13)은 하나의 블록을 이루고 이 블록이 계속 반복하여 적층된다. 각각의 내부 전극(12, 13)은 리드(16, 17)를 통해 외부 전극(30; 31, 32)에 연결된다(도 1b 참조). 제1 내부 전극(12)의 리드(16)는 제2 내부 전극(13)의 리드(17)와 인접하여 깍지낀 배열로 배치되어 있다. 인접한 리드에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사이에서 상쇄되고 이에 따라 ESL이 감소된다.

또한, 각각의 내부 전극(12 또는 13)은 4개의 리드(16 또는 17)을 가진다. 상기 4개의 리드에서 발생하는 저항은 서로 병렬로 연결되므로, 커패시터 전체의 저항은 매우 낮아지게 된다. 그 결과 커패시터의 ESR은 너무 작아지게 된다. ESR이 너무 작으면, 타겟 임피던스를 만족시키기 어렵고 전원 회로의 불안정성을 초래한다.

ESR이 너무 낮아지는 것을 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드만을 사용하는 방안을 제안하고 있다. 그러나, 상기 미국특허에 따르면, 상하로(적층 방향으로) 인접한 내부 전극에 흐르는 전류의 방향이 일부 내부 전극들에서는 동일하게 된다. 이에 따라, 상기 일부 인접한 내부 전극들 사이에서는 자속이 상쇄되지 못한다. 그 결과 ESL이 커지게 되는 문제가 발생한다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 전원 회로의 불안정성을 방지하도록 적절한 ESR 값을 유지할 수 있을 뿐만 아니라 보다 감소된 ESL을 갖는 적층형 칩 커패시터를 제공하는 것이다.

상술한 기술적 과제를 달성하기 위하여, 본 발명의 제1 양태(aspect)에 따른 적층형 칩 커패시터는,

복수의 유전체층이 적층되어 형성된 커패시터 본체와;

상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 배치되고, 각각 상기 커패시터 본체의 외면을 향해 연장된 '단지' 1개 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의(coplanar) 적어도 하나의 전극 플레이트를 포함함 - 과;

상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 전 기적으로 연결된 복수의 외부 전극을 포함하되,

상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있으며,

상기 전극 플레이트 각각은 상기 커패시터 본체의 일면으로 인출되는 리드를 1개씩 갖고 있고,

상기 커패시터 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치되고,

상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치되어 있다.

본 발명의 실시형태들에 따르면, 상기 적층형 칩 커패시터는 적어도 6개의 외부 전극을 포함할 수 있다.

본 발명의 일 실시형태에 따르면, 상기 적층형 칩 커패시터는 8단자 커패시터이다. 이 경우, 상하로 연속 배치된 6개의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층될 수 있다.

상기 블록을 구비한 상기 8단자 커패시터에 있어서, 상기 커패시터 본체의 일면에는 제1 내지 제4 외부 전극이 순차적으로 배치될 수 있다. 또한, 상기 하나의 블록 내에는, 상기 커패시터 본체의 상기 일면으로 인출되는 리드를 각각 1개씩 갖는 제1 내지 제6 전극 플레이트가 순차적으로 적층될 수 있다. 또한, 상기 제1 내지 제4 전극 플레이트의 리드는 상기 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고, 상기 제5 전극 플레이트의 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제6 전극 플레이트의 리드는 상기 제2 외부 전극에 접속되도록 배치될 수 있다. 이러한 리드 배치에 의하여, 상기 커패시터 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다.

본 발명의 다른 실시형태에 따르면, 상기 적층형 칩 커패시터는 10단자 커패시터일 수 있다. 이 경우, 상하로 연속 배치된 8개의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층될 수 있다.

상기 블록을 구비한 상기 10단자 커패시터에 있어서, 상기 커패시터 본체의 일면에는 제1 내지 제5 외부 전극이 순차적으로 배치될 수 있다. 또한, 상기 하나의 블록 내에는, 상기 커패시터 본체의 상기 일면으로 인출되는 리드를 각각 1개씩 갖는 제1 내지 제8 전극 플레이트가 순차적으로 적층될 수 있다. 또한, 상기 제1 내지 제5 전극 플레이트의 리드는 상기 제1 내지 제5 외부 전극에 각각 접속되도록 배치되고, 상기 제6 전극 플레이트의 리드는 상기 제4 외부 전극에 접속되도록 배치되고, 상기 제7 전극 플레이트의 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제8 전극 플레이트의 리드는 상기 제2 외부 전극에 접속되도록 배치될 수 있다. 이러한 리드 배치에 의하여, 상기 커패시터 본체의 일면으로 인출되는 리 드들은 지그재그 형태로 배치된다.

본 발명의 실시형태에 따르면, 동일한 외부 전극에 접속되는 상하로 인접한 리드는 각을 이루면서 서로 다른 방향으로 연장될 수 있다. 바람직하게는, 상기 동일 외부 전극에 접속된 인접한 리드는 서로 45 내지 135도의 각도를 이루면서 서로 다른 방향으로 연장된다.

본 발명의 실시형태에 따르면, 상기 각각의 내부 전극층은 분할 슬롯에 의하여 동일 평면 상의 복수의 전극 플레이트로 분할되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 가질 수 있다. 이 경우, 상기 각각의 전극 플레이트는 단 1개의 리드를 가질 수 있다.

상기 각각의 내부 전극층은 상기 분할 슬롯에 의하여 동일 평면 상의 2개의 전극 플레이트로 분할될 수 있다. 동일 평면 상의 상기 2개의 전극 플레이트는 서로 다른 극성을 가질 수 있다. 이와 달리, 동일 평면 상의 상기 2개의 전극 플레이트는 서로 같은 극성을 가질 수도 있다.

본 발명의 일 실시형태에 따르면, 상기 분할 슬롯은 상기 커패시터 본체의 길이 방향에 평행하게 연장되어 있다.

본 발명의 다른 실시형태에 따르면, 상기 내부 전극층의 분할 슬롯은 상기 커패시터 본체의 대각선 방향으로 연장될 수 있다. 이 경우, 상하로 인접한 내부 전극층의 상기 분할 슬롯은 서로 다른 대각선 방향으로 연장될 수 있다.

본 발명의 또 다른 실시형태에 따르면, 상하로 인접한 내부 전극층의 분할 슬롯은 서로 직교하도록 배치될 수 있다. 예를 들어, 상기 커패시터 본체의 길이 방향에 평행한 분할 슬롯과 상기 커패시터 본체의 길이 방향에 수직한 분할 슬롯이 적층 방향으로 서로 교대로 배치될 수 있다.

동일 평면 상의 상기 복수의 전극 플레이트는 동일한 면적을 가질 수 있다. 다른 방안으로서, 동일 평면 상의 상기 복수의 전극 플레이트는 서로 다른 면적을 가질 수 있다. 이 경우, 상하로 인접한 내부 전극층의 상기 분할 슬롯의 면내 위치는 서로 다를 수 있다. 이와 달리, 상하로 인접한 내부 전극층의 상기 분할 슬롯의 면내 위치는 서로 동일할 수도 있다.

본 발명의 일 실시형태에 따르면, 상기 각각의 전극 플레이트에는, 상기 전극 플레이트 내의 전류 흐름을 변경시키도록 상기 전극 플레이트의 일 측면으로부터 중심쪽으로 연장된 비분할 슬롯이 형성될 수 있다. 상기 분할 슬롯과 비분할 슬롯은 상기 커패시터 본체의 길이 방향으로 서로 평행하게 연장될 수 있다. 바람직하게는, 상하로 인접한 전극 플레이트의 비분할 슬롯의 면내 위치는 서로 일치한 다. 이와 같이 상하로 인접한 비분할 슬롯의 면내 위치가 일치함으로써, 비분할 슬롯에 의한 용량 손실을 감소시킬 수 있다. 바람직하게는, 동일 평면 상의 2개의 전극 플레이트에는 서로 인접한 영역에서 서로 역방향의 전류가 흐른다. 바람직하게는, 상하로 인접한 전극 플레이트에는 서로 역방향의 전류가 흐른다.

본 발명의 실시형태에 따르면, 상기 각각의 블록 내에는 적어도 하나의 내부 전극층이 분할 슬롯에 의하여 동일 평면 상의 복수의 전극 플레이트로 분할되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 가질 수 있다.

상기 분할된 내부 전극층의 전극 플레이트 각각은 상기 외부 전극으로의 접속을 제공하는 단 1개의 리드를 가질 수 있다. 상기 분할 슬롯은 상기 커패시터 본체의 길이 방향으로 연장될 수 있다.

상기 적층형 칩 커패시터는 8단자 커패시터일 수 있다. 이 경우, 상기 각각의 블록은 상하로 연속 배치된 6개의 내부 전극층으로 이루어지고, 상기 각각의 블록 내에서 상기 6개의 내부 전극층 중 3개의 내부 전극층은 각각 상기 분할 슬롯에 의하여 2개의 전극 플레이트로 분할될 수 있다.

상기 8단자 커패시터에 있어서, 상기 각각의 블록은 순차적으로 적층된 제1 내지 제6 내부 전극층으로 이루어질 수 있다. 또한 상기 제1, 3 및 5 내부 전극층 각각은 분할 슬롯에 의하여 2개의 전극 플레이트로 분할되고, 상기 분할된 내부 전극층의 전극 플레이트 각각은 단 1개의 리드를 가질 수 있다. 또한 상기 제2, 4 및 6 내부 전극층 각각은 분할되지 않고 2개의 리드를 가질 수 있다.

본 발명의 실시형태에 따르면, 상기 각각의 내부 전극층은 비분할된 하나의 전극 플레이트로 되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 가질 수 있다.

이 경우, 상기 각각의 전극 플레이트는 상기 커패시터 본체의 대향하는 양측면으로 인출된 총 2개의 리드를 갖고, 상기 양측면중 각 일측면으로 인출된 리드들은 적층 방향을 따라 지그재그 형태로 배치될 수 있다.

상기 적층형 칩 커패시터는 8단자 커패시터일 수 있다. 이 경우, 상하로 연속 배치된 제1 내지 제6 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층될 수 있다.

상기 8단자 커패시터에 있어서, 상기 커패시터 본체의 일면에는 제1 내지 제4 외부 전극이 순차적으로 배치될 수 있다. 또한 상기 제1 내지 제6 내부 전극층은 상기 커패시터 본체의 일면으로 인출되는 제1 내지 제6 리드를 각각 가질 수 있다. 또한 상기 제1 내지 제4 리드는 상기 제1 내지 제4 외부 전극에 각각 접속되도록 배치될 수 있다. 또한 상기 제5 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제6 리드는 상기 제2 외부 전극에 접속되도록 배치될 수 있다.

상기 적층형 칩 커패시터는 10단자 커패시터일 수 있다. 이 경우, 상하로 연속배치된 제1 내지 제8 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층될 수 있다.

상기 10단자 커패시터에 있어서, 상기 커패시터 본체의 일면에는 제1 내지 제5 외부 전극이 순차적으로 배치되어 있다. 또한 상기 제1 내지 제8 내부 전극층은, 상기 커패시터 본체의 일면으로 인출되는 제1 내지 제8 리드를 각각 가질 수 있다. 상기 제1 내지 제5 리드는 상기 제1 내지 제5 외부 전극에 각각 접속되도록 배치될 수 있다. 상기 제6 리드는 상기 제4 외부 전극에 접속되도록 배치되고, 상기 제7 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제8 리드는 상기 제2 외부 전극에 접속되도록 배치될 수 있다.

본 발명의 제2 양태(aspect)에 따른 적층형 칩 커패시터는,

복수의 유전체층이 적층되어 형성된 커패시터 본체와;

상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 배치되고, 각각상기 커패시터 본체의 외면을 향해 연장된 1 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과;

상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 전기적으로 연결된 복수의 외부 전극을 포함하되,

상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있으며,

상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.

본 발명의 실시형태에 따르면, 상기 적층형 칩 커패시터는 8단자 커패시터이다. 이 경우, 상기 각각의 블록은, 순차적으로 적층된 제1 내지 제8 내부 전극층으로 이루어질 수 있다. 또한 상기 제4 및 제8 내부 전극층 각각은 상기 커패시터 본체의 양측면으로 연장된 총 2개의 리드를 가질 수 있다. 또한 상기 제1 내지 제3 내부 전극층과 제5 내지 제7 내부 전극층 각각은 단 1개의 리드를 가질 수 있다.

상기 8단자 커패시터에 있어서, 상기 제4 내부 전극층은 상기 커패시터의 일측면으로 연장된 제1 리드와 상기 일측면에 대향하는 타측면으로 연장된 제2리드를 갖고, 제8 내부 전극층은 상기 일측면으로 연장된 제3 리드와 상기 타측면으로 연장된 제4 리드를 가질 수 있다. 또한 상기 제1 리드는 상기 제3 내부 전극층의 리드와 수평 방향으로 인접하여 배치되고, 상기 제2 리드는 상기 제5 내부 전극층의 리드와 수평 방향으로 인접하여 배치될 수 있다. 또한 상기 제3 리드는 이웃 블록의 제1 내부 전극층의 리드와 수평 방향으로 인접하여 배치되고, 상기 제4 리드는 상기 제7 내부 전극층의 리드와 수평 방향으로 인접하여 배치될 수 있다.

본 발명의 실시형태에 따르면, 상기 제4 내부 전극층은 분할 슬롯에 의하여 상기 제1 리드를 갖는 일 전극 플레이트와 상기 제2 리드를 갖는 타 전극 플레이트로 분할될 수 있다. 또한 상기 제8 내부 전극층은 분할 슬롯에 의하여 상기 제3 리드를 갖는 일 전극 플레이트와 상기 제4 리드를 갖는 타 전극 플레이트로 분할될 수 있다. 또한 상기 제1 내지 제3 내부 전극층과 제5 내지 제7 내부 전극층은 각각 분할되지 않고 단 1개의 리드를 가질 수 있다.

본 발명의 다른 실시형태에 따르면, 상기 각각의 내부 전극층은 비분할된 하나의 전극 플레이트로 되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 가질 수 있다.

본 발명의 실시형태들에 따르면, 각각의 내부 전극층이 단 1개 또는 2개의 리드 가진다. 이에 따라 ESR이 과도하게 작아지는 것을 방지할 수 있다. 뿐만 아니라 상하로 인접한 서로 다른 극성의 전극 플레이트들의 리드는 항상 수평 방향으로 서로 인접하도록 배치되어 있다. 이에 따라 ESL의 증가 요인을 억제할 수 있다.

본 명세서에서, 분할 슬롯이란, 내부 전극층을 물리적으로 분리하는 슬릿부를 말하며, 비분할 슬롯이란 내부 전극층을 물리적으로 분리하지 않는 슬릿부를 말한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 2 내지 도 17은 본 발명의 여러 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 2 내지 도 17의 내부 전극 구조를 사용하는 커패시터는 8단자 커패시터(외부 전극이 8개임)에 해당하며, 이러한 8단자 커패시터의 외형이 도 18에 도시되어 있다.

먼저, 도 18를 참조하면, 커패시터(100)는 커패시터 본체(120)와, 그 본체(120) 외면에 형성된 8개의 외부 전극(131~138)을 포함한다. 커패시터 본체(120)는 복수의 유전체층이 적층됨으로써 형성된다. 이 본체(120) 내에는 복수의 내부 전극층들이 상기 유전체층에 의해 분리되어 배치되어 있다. 본체(120)의 대향하는 2측면 각각에는 서로 다른 극성의 외부 전극이 교대로 배치되어 있다. 이러한 8단자 커패시터(100)의 내부 구조의 예들이 도 2 내지 도 17에 도시되어 있다.

도 2를 참조하면, 유전체층(1000) 상에 형성된 6개의 내부 전극층(1010, 1020, 1030, 1040, 1050, 1060)은 순차적으로 적층되어 하나의 블록을 형성한다. 즉, 6개의 내부 전극층(1010~1060)은 순서대로 배치됨으로써(일점 쇄선의 화살표 참조), 주기적인 적층 구조의 기본 단위(블록)를 이룬다. 이 블록은 반복되어 적층됨으로써, 커패시터 본체(도 18의 도면부호 120 참조)가 형성된다. 도 2에서 내부 전극층(1010)부터 시작하여 6개의 연속된 내부 전극층(1010, 1020, 1030, 1040, 1050, 1060)을 하나의 블록(점선)으로 설정하고 있으나, 블록의 출발점은 임의적으로 정할 수 있다. 예를 들어, 내부 전극층(1020)부터 시작하여 6개의 연속된 내부 전극층(1020, 1030, 1040, 1050, 1060, 1010)을 하나의 블록으로 설정할 수도 있다. 어느 내부 전극층을 출발점으로 하여 블록을 설정하든지 하나의 블록은 6개의 연속된 내부 전극층으로 이루어져 있다.

각각의 내부 전극층(1010), (1020), (1030), (1040), (1050), (1060)은 분할 슬롯에 의하여 동일 평면 상에 있는 2개의 전극 플레이트(1011, 1012), (1021, 1022), (1031, 1032), (1041, 1042), (1051, 1052), (1061, 1062)로 분할된다. 도시된 바와 같이, 동일 평면 상의 2개의 전극 플레이트(1011, 1012) ~ (1061, 1062)는 서로 다른 극성을 가지고 있다. 분할 슬롯은 커패시터의 길이 방향(L)에 평행하 게(즉, 폭 방향(W)에 수직하게) 내부 전극층의 중심부를 가로지름으로써, 동일 평면 상의 2개의 전극 플레이트는 서로 거의 동일한 면적을 가진다. 예를 들어, 내부 전극층(1010)은 길이 방향(L)에 평행한 분할 슬롯에 의하여 동일 면적을 갖는 2개 전극 플레이트(1011, 1012)로 분할된다. 서로 대향하는(즉, 상하로 인접하여 배치된) 서로 다른 극성의 전극 플레이트(예컨대, 1011과 1021)는 하나의 커패시터 요소(capacitive element)를 이룬다.

도 2에 도시된 바와 같이, 각각의 전극 플레이트(1011), (1012), (1021), (1022), (1031), (1032), (1041), (1042), (1051), (1052), (1061), (1062)는 하나의 리드(1011a), (1012a), (1021a), (1022a), (1031a), (1032a), (1041a), (1042a), (1051a), (1052a), (1061a), (1062a)를 가진다. 이 리드(1011a~1062a)는 외부 전극(도 18의 도면부호 131~138 참조)으로의 접속을 제공하여, 내부 전극층(1010~1060)을 외부 전극(131~138)에 전기적으로 연결시킨다.

이와 같이 각각의 내부 전극층이 2개의 전극 플레이트로 분할됨과 함께 각각의 전극 플레이트가 단 1개의 리드만을 가짐으로써, 커패시터의 ESR이 과도하게 저하되는 현상을 효과적으로 방지할 수 있다. 즉, 내부 전극층이 2개의 전극 플레이트로 분할됨으로써 전류 경로의 면적이 상대적으로 줄어들게 되어 내부 전극층을 흐르는 전류의 저항값을 증가시킨다. 또한, 각각의 전극 플레이트가 단 1개의 리드만을 가지기 때문에, 여러개의 리드가 병렬 연결됨으로 인하여 발생되는 저항의 급 격한 저하를 방지할 수 있다. 이에 따라 커패시터는 적절한 ESR을 유지할 수 있으며, 과도하게 낮은 ESR로 인한 전원 회로의 불안정성을 방지할 수 있다.

또한, 상하로(즉, 적층 방향으로) 인접한 서로 다른 극성의 전극 플레이트(예컨대, 1011과 1021)의 리드(예컨대, 1011a와 1021a)는 항상 수평 방향으로 서로 인접하도록 배치된다. 즉, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 인접한 외부 전극으로 접속된다. 예를 들어, 리드(1011a)와 리드(1021a)는 수평 방향으로 인접한 서로 다른 극성의 외부 전극(131)과 외부 전극(132)에 각각 접속되도록 배치된다.

이와 같이 서로 다른 극성의 리드가 상하 및 수평방향으로 인접 배치됨으로써, 그 인접 배치된 리드에는 서로 다른 방향의 전류(특히, 반대 방향의 전류)가 흐르게 된다. 이에 따라 자속이 서로 상쇄되어 기생 인덕턴스가 감소되며, 커패시터의 ESL가 더욱 낮아지게 된다. 결국, 상기 적절한 ESR 값 유지와 함께, 더욱 저감된 ESL은 전원 회로의 안정성을 더욱 향상시키게 된다.

도 3은 도 2에서의 리드들의 배치 형태를 설명하기 위한 평면도(a) 및 측면도(b)이다. 도 3(b)의 측면도는 도 3(a)의 측면(A)을 향해 바라본 측면도에 해당한다. 도 3을 참조하면, 커패시터 본체의 일면(A)으로 인출되는 리드들(1011a, 1021a, 1031a, 1041a, 1051a, 1061a)은 적층 방향을 따라 지그재그 형태로 배치되 어 있다는 것을 알 수 있다(특히, 도 3(b)의 점선 참조).

구체적으로 설명하면, 커패시터 본체의 일면(A)에는 제1 내지 제4 외부 전극(131~134)이 순차적으로 (도 3(a)에서 볼 때는, 좌측에서 우측으로 순차적으로) 배치되어 있다. 또한, 하나의 블록 내에는, 상기 일면(A)으로 인출되는 리드를 1개씩 갖고 있는 제1 내지 제6 전극 플레이트(1011, 1021, 1031, 1041, 1051, 1061)가 순차적으로 적층되어 있다(도 2 참조). 도 3에 도시된 바와 같이, 제1 내지 제4 전극 플레이트(1011, 1021, 1031, 1041)의 리드(1011a, 1021a, 1031a, 1041a)는 제1 내지 제4 외부 전극(131, 132, 133, 134)에 각각 접속되도록 배치된다. 또한, 제5 전극 플레이트(1051)의 리드(1051a)는 제3 외부 전극(133)에 접속되도록 배치된다. 제6 전극 플레이트(1061)의 리드(1061a)는 제2 외부 전극(132)에 접속되도록 배치된다. 이러한 리드 배치가 각 블록마다 반복됨에 따라, 커패시터 본체 일면에 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치된다. 상기 일면(A)에 대향하는 면으로 인출되는 리드들도 지그재그 형태로 배치됨을 알 수 있다(도 2 참조).

상기한 '리드들(1011a~1061a)의 지그재그형 배치'는 '상하로 인접한 동일 극성의 리드들 간의 상호 인덕턴스'를 감소시키주는 잇점을 제공한다. 도 3(b)에 도시된 바와 같이, 동일 외부 전극에 접속되는 상하로 인접한 리드 간의 평균 거리는 2개의 유전체층 두께보다 크다. 예컨대, 외부 전극(131)에 접속되는 상하로 인접한 리드들(1011a) 간의 거리는 거의 6개 유전체층 두께(D)에 해당한다. 이와 같이 상하로 인접한 동일 극성의 리드들 간의 거리가 커지면, 이들 간의 자기적 결합에 의한 강한 상호 인덕턴스는 감소되거나 억제된다. 이에 따라 커패시터의 ESL은 더욱 더 저감된다.

도 4는 본 발명의 다른 실시형태에 따른 내부 전극 구조를 나타낸다. 도 4에 도시된 실시형태는, 동일 평면 상의 2개 전극 플레이트가 서로 같은 극성을 갖는다는 점에서 전술한 도 2의 실시형태와 구별된다.

도 4를 참조하면, 유전체층(1001) 상에 형성된 6개의 내부 전극층(1110~1160)은 순차적으로 적층되어 하나의 블록을 형성한다. 이 블록은 반복되어 적층됨으로써, 커패시터 본체(도 18의 도면부호 120 참조)가 형성된다.

유전체층(1001) 상에 형성된 각각의 내부 전극층(1110), (1120), (1130), (1140), (1150), (1160)은 분할 슬롯에 의하여 동일 평면 상에 있는 2개의 전극 플레이트(예컨대, 1111과 1112)로 분할된다. 서로 대향하는 서로 다른 극성의 전극 플레이트(예컨대, 1111과 1121)는 하나의 커패시터 요소(capacitive element)를 이룬다. 각각의 전극 플레이트는 단 1개의 리드(1111a~1162a)만을 가진다. 이 리드(1111a~1162a)는 외부 전극(도 18의 도면부호 131~138 참조)으로의 접속을 제공하여, 내부 전극층(1110~1160)을 외부 전극(131~138)에 전기적으로 연결시킨다. 본 실시형태에서도, 커패시터 본체의 일면으로 인출되는 리드들(예컨대, 1111a, 1121a, 1131a, 1141a, 1151a, 1161a)은 적층 방향을 따라 지그재그 형태로 배치된다(도 5(a) 참조).

도 5(a)는 도 4의 커패시터에 있어서 커패시터 본체 일면으로 인출되는 리드들의 배치를 나타내고, 도 5(b)는 종래예에 따른 적층형 칩 커패시터에 있어서 커패시터 본체의 일면으로 인출되는 리드들의 배치를 나타낸다.

도 4 및 도 5(a)를 참조하면, 커패시터 본체(120)의 일면에는 제1 내지 제4 외부 전극(131~134)이 순차적으로 배치되어 있다. 제1 내지 제6 내부 전극층(1110, 1120, 1130, 1140, 1150, 1160)은, 상기 본체 일면으로 인출되는 제1 내지 제6 리드(1111a, 1121a, 1131a, 1141a, 1151a, 1161a)를 각각 갖는다(각 내부 전극층은 커패시터 일면으로 인출된 리드를 '1개씩' 가짐). 제1 내지 제4 리드(1111a, 1121a, 1131a, 1141a)는 제1 내지 제4 외부 전극(131, 132, 133, 134)에 각각 접속되도록 배치된다. 또한 제5 리드(1151a)는 제3 외부 전극(133)에 접속되도록 배치되며, 제6 리드(1161a)는 제2 외부 전극(132)에 접속되도록 배치된다. 이러한 리드의 배치 구조가 반복됨으로써, 본체 일면으로 인출된 리드들(1111a~1161a)은 적층 방향을 따라 지그재그 형태로 배치된다(도 5(a)의 점선 참조).

상기 설명한 '리드들(1111a~1161a)의 지그재그형 배치'는 '상하로 인접한 동일 극성의 리드들 간의 상호 인덕턴스'를 감소시키주는 잇점을 제공한다. 도 5(a) 에 도시된 바와 같이, 동일 외부 전극에 접속되는 상하로 인접한 리드 간의 평균 거리는 2개의 유전체층 두께보다 크다. 예컨대, 외부 전극(131)에 접속되는 상하로 인접한 리드들(1111a) 간의 거리는 거의 6개 유전체층 두께(D)에 해당한다. 이와 같이 상하로 인접한 동일 극성의 리드들 간의 거리가 커지면, 이들 간의 자기적 결합에 의한 강한 상호 인덕턴스는 감소되거나 억제된다. 이에 따라 커패시터의 ESL은 더욱 더 저감된다.

이에 반하여, 종래의 커패시터는 상기 설명한 '리드들의 지그재그형 배치'를 갖고 있지 않다. 따라서, 종래의 커패시터(도 1a 및 도 1b 참조)에서는, 도 5(b)에 도시된 바와 같이, 동일한 외부 전극에 접속되는 상하로 인접한 리드 간의 평균 거리는 비교적 짧다. 예컨대, 외부 전극(31)에 접속되는 상하로 인접한 리드들(16) 간의 거리는 단지 2개의 유전체층 두께(d)에 불과하다. 따라서 동일 극성의 리드들간의 강한 상호 인덕턴스로 인해, 본 실시형태에 비하여 ESL이 상대적으로 크다.

본 실시형태에 따르면, 각각의 내부 전극층이 2개의 전극 플레이트로 분할됨과 함께 각각의 전극 플레이트가 단 1개의 리드만을 가짐으로써, 커패시터의 ESR이 과도하게 낮게 되는 현상과 이로 인한 전원 회로의 불안정성을 효과적으로 방지할 수 있다.

또한, 상하로 인접한 서로 다른 극성의 전극 플레이트(예컨대, 1111과 1121) 의 리드(예컨대, 1111a와 1121a)는 항상 수평 방향으로 서로 인접하도록 배치된다. 따라서, 그 인접 배치된 리드(예컨대, 1111a와 1121a)에는 서로 다른 방향의 전류(특히 반대 방향의 전류)가 흐르게 되고 자속이 서로 상쇄된다. 결국, 적절한 ESR 값 유지와 함께, 저감된 ESL은 전원 회로의 안정성을 향상시키게 된다. 더욱이, 상기 설명한 '리드들의 지그재그형 배치'로 인해, ESL 저감효과는 더욱 커진다.

도 6은 본 발명의 또 다른 실시형태에 따른 내부 전극 구조를 나타낸다. 도 6에 도시된 실시형태는, 동일한 외부 전극에 접속되는 상하로 인접하는 리드(예컨대, (1211a와 1271a), (1221a와 1261a), (1231a와 1251a), (1232a와 1252a) 등)는 서로 각을 이루면서 서로 다른 방향으로 연장되어 있다. 이 실시형태에서도, 도 4의 실시형태와 마찬가지로 동일 평면 상의 2개 전극 플레이트(예컨대, 1211와 1212)는 서로 같은 극성을 가진다.

도 6을 참조하면, 유전체층(1002) 상에 형성된 12개의 내부 전극층(1210, 1220, 1230, 1240, 1250, 1260, 1270, 1280, 1290, 1300, 1310, 1320)은 순차적으로 적층되어 하나의 블록을 형성한다. 이 블록이 반복하여 적층됨으로써, 커패시터 본체(도 18의 도면부호 120 참조)가 형성된다.

유전체층(1002) 상에 형성된 각각의 내부 전극층(1210), (1220), (1230), (1240), (1250), (1260), (1270), (1280), (1290), (1300), (1310), (1320)은 분할 슬롯에 의하여 동일 평면 상에 있는 2개의 전극 플레이트(예컨대, 1211와 1212)로 분할된다. 서로 대향하는 서로 다른 극성의 전극 플레이트(예컨대, 1211과 1221)는 하나의 커패시터 요소(capacitive element)를 이룬다. 각각의 전극 플레이트는 단 1개의 리드(1211a~1322a)만을 가진다. 이 리드(1211a~1322a)는 외부 전극(도 18의 도면부호 131~138 참조)으로의 접속을 제공하여, 내부 전극층(1210~1320)을 외부 전극(131~138)에 전기적으로 연결시킨다.

특히 본 실시형태에서, 동일 외부 전극에 접속된 인접한 리드(예컨대, (1211a와 1271a), (1221a와 1261a), (1231a와 1251a), (1232a와 1252a) 등)는 서로 각도를 이루면서 연장되어 있다. 이러한 특징은 도 7의 부분 확대도에도 명확히 나타나 있다. 도 7에 도시된 바와 같이, 외부 전극(131)에 접속된 인접한 리드(1211a, 1271a)는 서로 각도(α)를 이루면서 서로 다른 방향으로 연장되어 있다. 바람직하게는, 동일 외부 전극에 접속된 인접한 리드가 이루는 각도(α)는 45 내지 135도이다.

이와 같이 동일 외부 전극에 접속된 인접한 리드(예컨대, 1211a와 1271a)가 서로 각도를 이루면서 서로 다른 방향으로 연장될 경우, 그 인접한 리드를 통해 흐르는 전류는 서로 다른 방향으로 갖게 된다. 따라서, 그 인접한 리드 사이에서 자속이 보강되는 현상을 최소화하는 효과를 얻게 되고, 동일 외부 전극에 접속된 인접한 리드에서 강한 상호 인덕턴스는 발생되지 않게 된다. 결국, 커패시터의 ESL은 더욱 더 저감된다.

이 실시형태에서도, 전술한 실시형태들과 마찬가지로, 각각의 내부 전극층이 2개의 전극 플레이트로 분할됨과 함께 각각의 전극 플레이트가 단 1개의 리드만을 가짐으로써, 커패시터의 ESR이 과도하게 낮게 되는 현상과 이로 인한 전원 회로의 불안정성을 방지할 수 있다.

또한, 상하로 인접한 서로 다른 극성의 전극 플레이트(예컨대, 1211과 1221)의 리드(예컨대, 1211a와 1221a)는 항상 수평 방향으로 서로 인접하도록 배치된다. 따라서, 그 인접 배치된 리드(예컨대, 1211a와 1221a)에는 서로 다른 방향의 전류가 흐르게 되고 자속이 서로 상쇄된다. 또한 커패시터 본체 일면으로 인출되는 리드들은 지그재그형으로 배치된다. 결국, 적절한 ESR 값 유지와 함께, 저감된 ESL은 전원 회로의 안정성을 향상시키게 된다.

도 8은 본 발명의 또 다른 실시형태에 따른 내부 전극 구조를 나타낸다. 도 8의 실시형태에서는, 동일 평면 상의 2개의 전극 플레이트가 서로 다른 면적을 가진다. 특히, 상하로 인접한 내부 전극층의 분할 슬롯의 면내 위치는 서로 다르게 되어 있다. 예를 들어, 내부 전극층(1410)의 분할 슬롯이 도면상 아랫 변에 가깝게 위치한 반면에, 내부 전극층(1420)의 분할 슬롯은 도면상 윗 변에 가깝게 위치해 있다. 또한, 내부 전극층(1420)과 인접한 내부 전극층(1430)의 분할 슬롯은 도면상 아랫 변에 가깝게 위치해 있다. 이러한 방식으로, 내부 전극층이 적층됨에 따라 내부 전극층의 분할 슬롯은 그 위치를 달리한다.

이와 같이 상하로 인접한 분할 슬롯의 위치를 변경시킴으로써, 커패시터 제조시 발생할 수 있는 디라미네이션(delamination) 현상을 크게 억제할 수 있다. 디라미네이션 현상은 커패시터의 신뢰성에 악영향을 미치는 요인으로 작용한다.

상술한 분할 슬롯의 위치를 제외하고는, 도 8에 도시된 실시형태는 도 4에 도시된 실시형태와 동일한다. 따라서, 도 8의 실시형태에서도, 각각의 내부 전극층이 2개의 전극 플레이트(예컨대, 1411와 1412)로 분할됨과 함께 각각의 전극 플레이트가 단 1개의 리드만을 가짐으로써, 커패시터의 ESR이 과도하게 낮게 되는 현상과 이로 인한 전원 회로의 불안정성을 효과적으로 방지할 수 있다.

또한, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치되어 있으므로, ESL의 증가 요인을 억제할 수 있다. 도 4의 실시형태와 마찬가지로, 커패시터 본체이 일면으로 인출된 리드들은 지그재그형으로 배치되어 있다. 도 8에 있어서, 도면부호 1004는 유전체층을, 도면부호 1410~1460은 내부 전극층을, 도면부호 1411a~1462a는 리드를 각각 나타낸다.

도 9는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 9의 실시형태에서는, 한 블록 내의 일부 내부 전극층은 분할 슬롯에 의하여 분할되지 않는다. 즉 한 블록 내에는 분할되지 않은 내부 전극층(예컨대, 1520)이 적어도 하나 존재한다.

도 9를 참조하면, 유전체층(1005) 상에 형성된 6개의 내부 전극층이 하나의 블록을 이루고, 이 블록 내에는 3개의 내부 전극층이 분할 슬롯에 의하여 2개의 전극 플레이트로 각각 분할되어 있다. 도 9의 내부 전극 구조는, 1 블록 내에서 3개의 내부 전극층(1520, 1540, 1560)이 분할되어 있지 않다는 점을 제외하고는, 도 4의 내부 전극 구조와 동일하다.

구체적으로 설명하면, 제1 내부 전극층 내지 제6 내부 전극층(1510~1560)이 순차적으로 배치되어 하나의 블록을 이룬다. 제1, 3 및 5 내부 전극층(1510, 1530, 1550) 각각은 분할 슬롯에 의하여 2개의 전극 플레이트(예컨대, 1511과 1512)로 분할된다. 상기 각각의 전극 플레이트는 단 1개의 리드(1511a, 1512a, 1531a, 1532a, 1551a, 1552a)를 가진다. 제2, 4 및 6 내부 전극층(1520, 1540, 1560)은 비분할된 하나의 전극 플레이트로 되어 있다. 또한, 제2, 4 및 6 내부 전극층(1520, 1540, 1560) 각각은 2개의 리드(1521a, 1522a), (1541a, 1542a), (1561a, 1562a)를 가진다.

이와 같이, 분할 슬롯에 의해 분할된 내부 전극층(1510, 1530, 1550)과 분할 되지 않은 내부 전극층(1520, 1540, 1560)이 교대로 배치됨으로써, 제조공정중 가압 및 소성 단계에서 인가 압력의 균일성을 확보하고 디라미네이션 현상을 방지할 수 있게 된다.

본 실시형태에 따르면, 6개 전극층으로 이루어진 1블록 내에 적어도 1개의 전극층(여기서는 3개의 전극층)이 분할 슬롯에 의해 2개의 전극 플레이트로 분할되고, 분할된 내부 전극층의 각 전극 플레이트는 단 1개의 리드만을 가진다. 분할되지 않은 내부 전극층(1520, 1540, 1560)은 각각 단 2개의 리드만을 가진다. 따라서, 커패시터의 ESR은 과도하게 작은 값을 갖지 않고 대체적으로 적절한 값을 가질 수 있다.

또한, 도 9에 도시된 바와 같이, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드(예컨대, 1511a와 1521a)는 항상 수평방향으로 인접하게 배치되어 있다. 뿐만 아니라, 커패시터 본체의 일면으로 인출되는 리드들은 지그재그형으로 배치되어 있다. 따라서, 본 실시형태의 경우에도, ESL 증가 요인을 억제할 수 있다.

도 10은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 10의 실시형태는, 내부 전극층을 분할하는 분할 슬롯의 연장 방향을 제외하고는, 도 4의 실시형태와 동일하다.

도 10을 참조하면, 유전체층(1007) 상의 각 내부 전극층(1710~1760)의 분할 슬롯은 대각선 방향으로 연장되어 있다. 뿐만 아니라, 상하로 인접한 내부 전극층의 분할 슬롯은 서로 다른 대각선 방향으로 연장되어 있다. 따라서, 내부 전극층이 적층됨에 따라 내부 전극층의 분할 슬롯은 그 위치를 달리하게 된다.

이와 같이 상하로 인접한 분할 슬롯의 대각선 방향을 변경시킴으로써, 가압 단계에서 인가 압력의 균일성을 확보할 수 있다. 이에 따라, 커패시터 내부의 디라미네이션 현상을 방지할 수 있다.

본 실시형태에서도, 각각의 내부 전극층(예컨대, 1710)이 2개의 전극 플레이트(예컨대, 1711와 1712)로 분할되고 그 각각의 전극 플레이트(예컨대, 1711)가 단 1개의 리드(예컨대, 1711a)를 가짐으로써, 적절한 ESR을 유지할 수 있다. 또한 상하로 인접한 서로 다른 극성의 리드가 항상 수평방향으로 서로 인접함으로써, ESL의 저감 효과를 얻을 수 있다. 뿐만 아니라 본체 일면으로 인출되는 리드들은 지그재그형으로 배치되어 있다. 도면부호 1712a ~ 1762a는 리드를 나타낸다.

도 11은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 11의 실시형태는, 동일 평면 상의 2개의 전극 플레이트(예컨대, 1811과 1812)는 서로 다른 면적을 가질 뿐만 아니라 분할 슬롯들의 면내 위치가 동일하다는 점에서, 도 4 및 도 8의 실시형태와 다르다. 즉 동일한 면내 위치 의 분할 슬롯에 의해, 각각의 내부 전극층(예컨대, 1810)은 서로 다른 면적을 갖는 동일 평면 상의 2개의 전극 플레이트(예컨대, 1811과 1812)로 분할되어 있다.

이와 같이 동일 면내 위치에 있는 분할 슬롯에 의해 각각의 내부 전극층을 동일 극성의 서로 다른 면적으로 분할함으로써, 도 4의 커패시터와 비교할 때, 전체적인 정전 용량에는 거의 변화가 없으나 ESL은 더 작게 될 수 있다. 본 실시형태에서도, 도 4를 참조하여 설명한 적절한 ESR의 유지와 ESL의 저감 효과를 얻을 수 있다. 도면 부호 1008은 유전체층을, 도면부호 1810~1860은 내부 전극층을, 도면부호 1811a~1862a는 리드를 나타낸다.

도 12 내지 도 17은 본 발명의 다른 실시형태들에 따른 8단자 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다. 도 12 내지 도 17의 커패시터는 도 18의 외형을 가질 수 있다.

도 12의 실시형태는, 상하로 인접한 내부 전극층의 분할 슬롯이 서로 직교하도록 배치되어 있다는 점을 제외하고는, 도 4의 실시형태와 마찬가지이다. 따라서, 유전체층(3001) 상에 형성된 각각의 내부 전극층(3010~3060)은 분할 슬롯에 의하여 동일 평면 상의 2개의 전극 플레이트((3011, 3012), (3021, 3022) 등)으로 분할된다. 또한, 각 전극 플레이트(3011, 3012, 3021, 3022 등)는 단 1개의 리드(3011a), (3012a)..., (3061a), (3062a)만을 가진다.

도 12에 도시된 바와 같이, 상하로 인접한 내부 전극층(예컨대, 3010과 3020)의 분할 슬롯은 서로 직교하도록 배치되어 있다. 특히, 길이 방향에 평행한 분할 슬롯(예컨대, 내부 전극(3010)의 분할 슬롯)과, 길이 방향에 수직한 분할 슬롯(예컨대, 내부 전극(3020)의 분할 슬롯)은 상하로(적층 방향을 따라) 교대로 배치되어 있다. 이와 같이 서로 수직인 분할 슬롯이 적층방향으로 서로 교대로 배치됨으로써, 커패시터 제조시 발생할 수 있는 디라미네이션(delamination) 현상을 크게 억제할 수 있다.

도 13의 실시형태는, 각각의 전극 플레이트에 비분할 슬롯이 형성되어 있다는 점을 제외하고는, 전술한 도 2의 실시형태와 마찬가지이다. 도 13을 참조하면, 각각의 전극 플레이트(4011, 4012..., 4061, 4062)에는 전극 플레이트의 일 측면으로부터 중심쪽으로 연장된 비분할 슬롯이 형성되어 있다. 특히 비분할 슬롯은 분할 슬롯과 마찬가지로 길이 방향(L)에 평행하게 연장되어 있다. 이 비분할 슬롯은 전극 플레이트 내의 전류 흐름을 변경시키는 역할을 한다.

이러한 비분할 슬롯으로 인해, 전극 플레이트(예컨대, 4011) 내에는 전류 경로가 길어지게 된다. 이에 따라, 전극 플레이트를 흐르는 전류의 저항이 증가하게 된다. 따라서, 상기 비분할 슬롯은 커패시터의 ESR이 과도하게 낮아지는 것을 방지하는 역할을 한다. 뿐만 아니라, 상기 비분할 슬롯의 길이를 조절함으로써, ESR을 적절히 제어할 수도 있다. 이에 따라, 타겟 임피던스의 충족과 파워 분배 네트워크 의 안정적 설계가 용이해진다.

도 13을 참조하면, 동일 평면 상의 2개의 전극 플레이트(예컨대, 4011와 4012)는 서로 인접한 영역에서(즉, 분할 슬롯 근방에서) 서로 역방향의 전류가 흐른다(화살표 참조). 이에 따라, 분할 슬롯 근방에서 자속 상쇄의 효과를 얻을 수 있게 된다. 이러한 자속 상쇄 효과는 커패시터의 ESL을 저감시키는 요인이 된다.

또한, 상하로 인접한 전극 플레이트(예컨대, 4011과 4021)에도 서로 역방향의 전류가 흐른다. 이에 따라, 상하로 인접한 전극 플레이트 사이에서도 자속 상쇄의 효과를 얻을 수 있게 된다. 결국, 커패시터의 ESL은 더욱 저감되고 전원 회로의 안정성은 더욱 향상된다.

본 실시형태에 따르면, 상하로 인접한 전극 플레이트(예컨대, 4011과 4021)의 비분할 슬롯의 면내 위치는 서로 일치한다. 즉, 상하로 인접한 비분할 슬롯들은 서로 오버랩(overlap)되어 있다. 이와 같이, 상하로 인접한 비분할 슬롯이 서로 오버랩됨으로써, 비분할 슬롯으로 인한 정전용량의 손실을 가능한한 억제할 수 있다. 도 13에서, 도면부호 4000은 유전체층을, 4010~4060은 내부 전극을, 도면부호 4011a~4062a는 리드를 각각 나타낸다.

도 14의 실시형태는, 각각의 전극 플레이트에 비분할 슬롯이 형성되어 있다 는 점을 제외하고는, 전술한 도 4의 실시형태와 마찬가지이다. 즉, 전극 플레이트(4111, 4112, 4121 등)에는 전극 플레이트의 일 측면으로부터 중심쪽으로 연장된 비분할 슬롯이 형성되어 있다. 본 실시형태에서도, 비분할 슬롯은 분할 슬롯과 같이 길이 방향(L)으로 연장되어 전극 플레이트 내의 전류 흐름을 변경시킨다. 따라서, 도 14의 실시형태에서도, 도 13에서 이미 설명한 효과(ESR의 적절한 제어 및 ESL의 감소)를 얻을 수 있다.

본 실시형태에서도, 상하로 인접한 전극 플레이트(예컨대, 4111과 4121)의 비분할 슬롯의 면내 위치는 서로 일치한다. 따라서, 비분할 슬롯으로 인한 정전용량의 손실을 억제할 수 있다. 도 14에서, 도면부호 4001은 유전체층을, 4110~4160은 내부 전극을, 도면부호 4111a~4162a는 리드를 각각 나타낸다.

도 15는 본 발명의 또 다른 실시형태에 따른 8단자 적층형 칩 커패시터의 내부 전극 구조를 나타내는 평면도이다. 도 15의 실시형태에서는, 각각의 내부 전극층은 분할되지 않은 하나의 전극 플레이트로 되어 있다. 도 15의 내부 전극 구조는, 도 4의 내부 전극 구조에서 동일 평면상의 분할된 2개 전극 플레이트(예컨대, 도 4의 1111과 1112)를 일체로 연결시킨 구조에 해당한다.

도 15를 참조하면, 유전체층(1001) 상에 형성된 제1 내지 제6 내부 전극층(1110', 1120', 11130', 1140', 1150', 1160')이 하나의 블록을 이룬다. 각각의 내부 전극층(1110'~1160')은 비분할된 일체(undivided single structure), 즉 하나의 전극 플레이트로 되어 있고, 그 전극 플레이트 각각은 커패시터 본체의 서로 대향하는 양측면으로 인출된 2개의 리드(1111a, 1112a), (1121a, 1122a), (1131a, 1132a), (1141a, 1142a), (1151a, 1152a), (1161a, 1162a)를 갖는다 (전극 플레이트 각각은, 상기 대향하는 양측면의 각 일면에 인출된 리드를 1개씩 가짐). 이 리드(1111a~1162a)는 외부 전극(도 18의 도면부호 131~138 참조)으로의 접속을 제공하여, 내부 전극층(1110'~1160')을 외부 전극(131~138)에 전기적으로 연결한다.

본 실시형태에 따르면, 각각의 내부 전극층(1110'~1160')이 단 2개의 리드(1111a, 1112a), (1121a, 1122a), (1131a, 1132a), (1141a, 1142a), (1151a, 1152a), (1161a, 1162a)만을 가지기 때문에, 커패시터의 ESR이 과도하게 작은 값을 갖지 않고 대체적으로 적절한 값을 가질 수 있다.

또한 각 내부 전극층은 하나의 전극 플레이트(비분할된 일체)로 되어 있기 때문에, 제조 공정상 단차(또는 두께차)의 발생이 적고 단차로 인한 악영향이 감소된다. 본 실시형태는, 분할 슬롯으로 인한 커패시턴스의 희생이 없으므로, 분할 슬롯을 가진 실시형태에 비하여 더 높은 커패시턴스값을 나타낸다. 본 실시형태에서도, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드(예컨대, 1111a와 1121a)는 항상 수평 방향으로 서로 인접하게 배치되어 있다. 따라서, ESL 증가 요인을 억제할 수 있다. 도 4의 실시형태와 마찬가지로, 본 실시형태에서도 커패시 터 본체의 일면으로 인출되는 리드들(예컨대, 1111a, 1121a, 1131a, 1141a, 1151a, 1161a)은 지그재그 형태로 배치된다.

도 16은 도 15의 변형예에 따른 적층형 칩 커패시터(8단자)의 내부 전극 구조를 나타내는 평면도이다. 도 16의 실시형태는, 동일한 외부 전극에 접속되는 상하로 인접하는 리드(예컨대, (1211a와 1271a), (1221a와 1261a), (1231a와 1251a), (1232a와 1252a) 등)는 서로 각을 이루면서 서로 다른 방향으로 연장되어 있다. 도 16의 내부 전극 구조는, 도 6의 내부 전극 구조에서 동일 평면상의 분할된 2개 전극 플레이트(예컨대, 도 6의 1211과 1212)를 일체로 연결시킨 구조에 해당한다.

도 16을 참조하면, 유전체층(1002) 상에 형성된 12개의 내부 전극층(1210'~1320')은 순차적으로 적층되어 하나의 블록을 형성한다. 이 블록이 반복하여 적층됨으로써, 커패시터 본체(도 18의 도면부호 120 참조)가 형성된다. 각각의 내부 전극층(1210'~1320')은 하나의 전극 플레이트(비분할된 일체)로 되어 있고, 그 전극 플레이트 각각은 커패시터 본체의 서로 대향하는 양측면으로 인출된 2개의 리드(1211a, 1212a) ~ (1321a, 1322a)를 갖는다. 이 리드(1211a~1322a)는 외부 전극(도 18의 도면부호 131~138 참조)으로의 접속을 제공한다.

각각의 내부 전극층(1210'~1320')이 단지 2개의 리드만을 가짐으로써, 커패시터의 ESR이 과도하게 낮아지는 현상과 이로 인한 전원 회로의 불안정성을 방지할 수 있다. 또한 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드(예컨대, 1211a와 1221a)는 항상 수평 방향으로 서로 인접하게 배치되어 있으므로, ESL 증가 요인을 억제할 수 있다. 각 내부 전극층(1210'~1320')은 비분할된 하나의 전극 플레이트로 되어 있기 때문에, 제조 공정상 단차의 발생이 적고 단차로 인한 악영향이 감소된다. 분할 슬롯으로 인한 커패시턴스의 희생이 없으므로, 분할 슬롯을 가진 실시형태에 비하여 본 실시형태는 더 높은 커패시턴스값을 나타낸다. 본 실시형태에서도, 커패시터 본체의 일면으로 인출되는 리드들(예컨대, 1211a, 1221a, 1231a, 1241a, 1251a, 1261a, 1271a, 1281a, 1291a, 1301a, 1311a, 1321a)은 지그재그 형태로 배치된다.

특히 본 실시형태에서는, 동일 외부 전극에 접속된 인접한 리드(예컨대, (1211a와 1271a), (1221a와 1261a), (1231a와 1251a), (1232a와 1252a) 등)는 서로 각도를 이루면서 연장되어 있다. 이러한 특징은 도 17의 부분 확대도에도 명확히 나타나 있다. 도 17에 도시된 바와 같이, 외부 전극(131)에 접속된 인접한 리드(1211a, 1271a)는 소정의 각도(α)를 이루면서 서로 다른 방향으로 연장되어 있다. 바람직하게는, 이 각도(α)는 45 내지 135도이다.

동일 외부 전극에 접속된 인접한 리드(1211a, 1271a)가 각도(α)를 이루면서 서로 다른 방향으로 연장될 경우, 그 인접한 리드(1211a, 1271a)를 통해 전류는 서로 다른 방향으로 흐르게 된다. 따라서, 그 인접한 리드(1211a, 1271a) 사이에서 자속이 보강되는 현상을 억제하는 효과를 얻게 되고, 동일 외부 전극에 접속된 인접한 리드에서 강한 상호 인덕턴스의 발생이 방지된다. 결국, 커패시터의 ESL은 더욱 더 저감된다.

도 19 내지 도 22는 본 발명의 실시형태들에 따른 10단자 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 이러한 10단자 커패시터의 외형이 도 23에 도시되어 있다. 도 23을 참조하면, 커패시터(200)는 커패시터 본체(220)의 외면에 형성된 10개의 외부 전극(231~240)을 포함한다. 커패시터 본체(220)의 외면에는 서로 다른 극성의 외부 전극이 교대로 배치되어 있다.

도 19를 참조하면, 유전체층(2000) 상에 형성된 8개의 내부 전극층(2010~2080)은 순차적으로 적층되어 하나의 블록을 형성한다. 이 블록은 반복되어 적층됨으로써, 커패시터 본체(도 23의 220 참조)가 형성된다. 각각의 내부 전극층(2010~2080)은 분할 슬롯에 의해 동일 평면 상의 2개의 전극 플레이트(예컨대, 2011과 2012)로 분할되어 있다. 동일 평면 상의 2개의 전극 플레이트(예컨대, 2011과 2012)는 서로 다른 극성을 가지고 있다. 서로 대향하는 2개의 전극 플레이트(예컨대, 2011와 2021)는 하나의 커패시터 요소를 이룬다.

도 19에 도시된 바와 같이, 각각의 전극 플레이트(예컨대, 2011)는 단 1개의 리드(예컨대, 2011a)만을 가진다. 리드(2011a~2082a)는 외부 전극(도 23의 도면부 호 231~240 참조)으로의 접속을 제공하여, 내부 전극층(2010~2080)을 외부 전극(231~240)에 전기적으로 연결시킨다. 본 실시형태에서도 커패시터 본체의 일면으로 인출되는 리드들(예컨대, 2011a, 2021a, 2031a, 2041a, 2051a, 2061a, 2071a, 2081a)은 지그재그 형태로 배치된다. 구체적으로는, 제1 내지 제5 리드(2011a, 2021a, 2031a, 2041a, 2051a)는 제1 내지 제5 외부 전극(231, 232, 233, 234, 235)에 각각 접속되도록 배치되고, 제6 리드(2061a)는 제4 외부 전극(234)에 접속되도록 배치되고, 제7 리드(2071a)는 제3 외부 전극(233)에 접속되도록 배치되고, 제8 리드(2081a)는 제2 외부 전극(232)에 접속되도록 배치된다.

본 실시형태에 따르면, 각각의 내부 전극층이 2개의 전극 플레이트로 분할됨과 함께 각각의 전극 플레이트가 단 1개의 리드만을 가짐으로써, 커패시터의 ESR은 적절한 값을 유지하게 된다. 이에 따라 과도하게 낮은 ESR로 인한 전원 회로의 불안정성을 방지할 수 있게 된다.

또한, 상하로 인접한 서로 다른 극성의 전극 플레이트(예컨대, 2011과 2021)의 리드(예컨대, 2011a와 2021a)는 항상 수평 방향으로 서로 인접하도록 배치된다. 즉, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평방향으로 인접한 외부 전극으로 접속된다. 예를 들어, 리드(2011a)와 리드(2021a)는 서로 인접한 외부 전극(231)와 외부 전극(232)에 각각 접속된다. 따라서, 커패시터의 ESL 증가 요인을 억제할 수 있게 된다. 뿐만 아니라 커패시터 본체 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치되어 있다. 결국, 상기 적절한 ESR 값 유지와 함께, 더욱 저감된 ESL은 전원 회로의 안정성을 더욱 향상시키게 된다.

도 20은 다른 실시형태에 따른 10단자 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 20의 실시형태는, 동일 평면 상의 2개의 전극 플레이트가 서로 같은 극성을 갖는다는 점에서, 전술한 도 19의 실시형태와 구별된다.

도 20을 참조하면, 유전체층(2001) 상에 형성된 각각의 내부 전극층(2110~2180)은 분할 슬롯에 의하여 동일 평면 상에 있는 2개의 전극 플레이트(예컨대, 2111과 2112)로 분할되어 있다. 각각의 전극 플레이트(예컨대, 2111)는 단 1개의 리드(예컨대, 2111a)만을 가진다. 리드(2111a~2182a)는 외부 전극(도 23의 도면부호 231~240 참조)으로의 접속을 제공하여, 내부 전극층(2110~2180)을 외부 전극(231~240)에 전기적으로 연결시킨다.

도 21은 도 20의 커패시터에 있어서 일면으로 인출된 리드들의 배치를 나타낸 측면도이다. 도 21에 도시된 바와 같이, 커패시터 본체의 일면으로 인출되는 리드들(예컨대, 2111a, 2121a, 2131a, 2141a, 2151a, 2161a, 2171a, 2181a)은 지그재그 형태로 배치된다(도 21의 점선 참조). 따라서 전술한 바와 마찬가지로, 동일 외부 전극에 접속되는 리드들간 상호 인덕턴스이 억제되고 이에 따라 ESL을 더욱 저 감시킬 수 있다. 본 실시형태에 따르면, 도 19의 실시형태와 마찬가지로, 적절한 ESR 값과 함께 낮은 ESR 값을 얻을 수 있다. 도 21에서 도면부호 D'는 리드들(2181a) 간의 거리를 나타낸다.

도 22는 또 다른 실시형태에 따른 10단자 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 22의 실시형태에서는, 각각의 내부 전극층은 비분할된 하나의 전극 플레이트로 되어 있다. 도 22의 내부 전극 구조는, 도 20의 내부 전극 구조에서 동일 평면상의 분할된 2개 전극 플레이트(예컨대, 도 20의 2111과 2112)를 일체로 연결시킨 구조에 해당한다.

도 22를 참조하면, 유전체층(2001) 상에 형성된 8개의 내부 전극층(2110', 2120', 21130', 2140', 2150', 2160', 2170', 2180')이 하나의 블록을 이룬다. 각각의 내부 전극층(2110'~2180')은 비분할된 하나의 전극 플레이트로 되어 있고, 그 전극 플레이트 각각은 커패시터 본체의 서로 대향하는 양측면으로 인출된 2개의 리드(2111a, 2112a) ~ (2181a, 2182a)를 갖는다(전극 플레이트 각각은, 상기 대향하는 양측면의 각 일면으로 인출된 리드를 1개씩 가짐). 이 리드(2111a~2182a)는 외부 전극(도 15의 도면부호 231~240 참조)으로의 접속을 제공하여, 내부 전극층(2110'~2180')을 외부 전극(231~240)에 전기적으로 연결한다.

본 실시형태에 따르면, 각각의 내부 전극층(2110'~2180')이 단 2개의 리 드(2111a, 2112a), (2121a, 2122a), (2131a, 2132a), (2141a, 2142a), (2151a, 2152a), (2161a, 2162a), (2171a, 2172a), (2181a, 2182a)만을 가지기 때문에, 커패시터의 ESR이 과도하게 작은 값을 갖지 않고 대체적으로 적절한 값을 가질 수 있다.

또한 각 내부 전극층은 비분할된 일체(하나의 전극 플레이트)로 되어 있기 때문에, 제조 공정상 단차의 발생이 적고 단차로 인한 악영향이 감소된다. 본 실시형태는, 분할 슬롯으로 인한 커패시턴스의 희생이 없으므로, 분할 슬롯을 가진 실시형태에 비하여 더 높은 커패시턴스값을 나타낸다. 본 실시형태에서도, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드(예컨대, 2111a와 2121a)는 항상 수평 방향으로 서로 인접하게 배치되어 있다. 따라서, ESL 증가 요인을 억제할 수 있다. 본 실시형태에서도 커패시터 본체의 일면으로 인출되는 리드들(예컨대, 2111a, 2121a, 2131a, 2141a, 2151a, 2161a, 2171a, 2181a)은 지그재그 형태로 배치된다.

도 24는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 24의 커패시터는 8단자 적층형 칩 커패시터의 내부 전극 구조에 해당하며, 도 18에 도시된 바와 같은 외형을 가질 수 있다.

도 24를 참조하면, 유전체층(1006) 상에 순차적으로 배치된 제1 내지 제8 내부 전극층(1610~1680)이 하나의 블록을 형성한다. 이 블록 내에서, 8개의 내부 전 극층 중에서 2개의 내부 전극층은 2개의 리드를 갖고, 나머지 6개의 내부 전극층은 단 1개만의 리드를 갖는다. 즉, 제4 및 제8 내부 전극층(1640, 1680) 각각은 커패시터 본체의 양측면으로 연장된 총 2개의 리드(1641a, 1642a), (1681a, 1682a)를 갖고, 나머지 제1 내지 제3 및 제5 내지 제7 내부 전극층(1610~1630, 1650~1670) 각각은 단 1개만의 리드(1610a~1630a, 1650a~1670a)를 갖는다.

특히, 본 실시형태에서는 제4 및 제8 내부 전극층(1640, 1680)은 분할 슬롯에 의하여 2개의 전극 플레이트(1641, 1642), (1681, 1682)로 분할되어 있다. 제1 내지 제3 및 제5 내지 제7 내부 전극층((1610~1630, 1650~1670)은 비분할된 하나의 전극 플레이트로 되어 있다.

본 실시형태에서도, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평방향으로 인접한다. 이러한 특징을 구현하기 위해서, 도 24의 커패시터는 아래 설명과 같은 리드 배치 구조를 사용하고 있다.

제1 내지 제3 내부 전극층(1610~1630)의 리드(1610a~1630a)는 수평 방향으로 순차적으로 인접 배치되어 있다. 마찬가지로, 제5 내지 제7 내부 전극층(1650~1670)의 리드(1650a~1670a)도 수평 방향으로 순차적으로 인접 배치되어 있다.

제4 내부 전극층(1640)의 제1 리드(1641a)는 제3 내부 전극층(1630)의 리드(1630a)와 수평 방향으로 인접하여 배치된다. 또한 제4 내부 전극층(1640)의 제2 리드(1642a)는 제5 내부 전극층(1650)의 리드(1650a)와 수평 방향으로 인접하여 배치된다. 따라서, 제4 내부 전극층(1640)의 리드는, 제3 및 제5 내부 전극층(즉, 제4 내부 전극층과 상하로 인접한 내부 전극층)의 리드와는 수평방향으로 인접 배치된다.

제8 내부 전극층(1680)의 제3 리드(1681a)는 이웃 블록(NB)의 제1 내부 전극층(1630)의 리드(1630a)와 수평 방향으로 인접하여 배치된다. 또한 제8 내부 전극층(1680)의 제4 리드(1682a)는 제7 내부 전극층(1670)의 리드(1670a)와 수평 방향으로 인접하여 배치된다. 따라서, 제8 내부 전극층(1680)의 리드는, 제1 및 제7 내부 전극층(즉, 제8 내부 전극층과 상하로 인접한 내부 전극층)의 리드와는 수평방향으로 인접 배치된다.

결국, 커패시터의 전체 내부 구조를 통하여, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다. 이에 따라, 인접한 서로 다른 극성의 리드들간의 자속 상쇄에 의하여, 커패시터의 ESL이 감소하게 된다. 또한 각각의 내부 전극층이 단 1개 또는 2개의 리드만을 가지기 때문에, 커패시터의 ESR이 과도하게 작은 값을 갖지 않고 대체적으로 적절한 값을 가질 수 있다.

뿐만 아니라, 분할 슬롯을 갖는 내부 전극층들(1640, 1680) 사이에 분할되지 않은 내부 전극층들(1610, 1620, 1630, 1650, 1660, 1670)을 배치함으로써, 가압 및 소성 단계에서 인가 압력의 균일성을 확보하고 디라미네이션 현상을 크게 억제할 수 있게 된다.

도 25는 도 24의 변형예에 해당하는 적층형 칩 커패시터의 내부 전극 구조를 나타낸다. 도 25의 실시형태는, 도 24의 내부 전극 구조에서 동일 평면상의 분할된 2개의 전극 플레이트(1641, 1642), (1681, 1682)를 일체로 연결시킨 구조에 해당한다.

도 25를 참조하면, 제1 내지 제8 내부 전극층(1610, 1620, 1630, 1640', 1650, 1670, 1680')은 순차적으로 적층되어 하나의 블록을 이룬다. 각각의 내부 전극층은 비분할된 하나의 전극 플레이트로 되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 갖는다.

제4 및 제8 내부 전극층(1640', 1680') 각각은 커패시터 본체의 양측면으로 연장된 총 2개의 리드(1641a, 1642a), (1681a, 1682a)를 갖고, 나머지 제1 내지 제3 및 제5 내지 제7 내부 전극층(1610~1630, 1650~1670) 각각은 단 1개만의 리드(1610a~1630a, 1650a~1670a)를 갖는다.

제1 내지 제3 내부 전극층(1610~1630)의 리드(1610a~1630a)는 수평 방향으로 순차적으로 인접 배치되고, 마찬가지로 제5 내지 제7 내부 전극층(1650~1670)의 리드(1650a~1670a)도 수평 방향으로 순차적으로 인접 배치된다.

또한 제4 내부 전극층(1640')의 리드(1641a)는 제3 내부 전극층(1630)의 리드(1630a)와 수평 방향으로 인접하여 배치되고, 제4 내부 전극층(1640')의 리드(1642a)는 제5 내부 전극층(1650)의 리드(1650a)와 수평 방향으로 인접하여 배치된다.

또한 제8 내부 전극층(1680')의 리드(1681a)는 이웃 블록(NB)의 제1 내부 전극층(1610)의 리드(1610a)와 수평 방향으로 인접하여 배치되고, 제8 내부 전극층(1680')의 리드(1682a)는 제7 내부 전극층(1670)의 리드(1670a)와 수평 방향으로 인접하여 배치된다.

결국, 커패시터의 전체 내부 구조를 통하여, 상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하게 배치되어 있다. 따라서, ESL 증가 요인을 억제할 수 있다. 또한 각각의 내부 전극층이 단 1개 또는 2개의 리드만을 가지기 때문에, 커패시터의 ESR이 과도하게 작은 값을 갖지 않고 대체적으로 적절한 값을 가질 수 있다.

뿐만 아니라, 각 내부 전극층은 하나의 전극 플레이트(비분할된 일체)로 되어 있기 때문에, 제조 공정상 단차(또는 두께차)의 발생이 적고 단차로 인한 악영향이 감소된다. 분할 슬롯으로 인한 커패시턴스의 희생이 없으므로, 더 높은 커패시턴스값을 나타낸다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수는 전술한 실시형태와 다를 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 커패시터의 ESR이 과도하게 낮아지는 것을 방지하고, ESL이 더욱 감소된다. 이에 따라, 전원 회로의 안정성이 향상되고, 타겟 임피던스가 만족되며, 파워 네트워크의 안정적 설계가 가능하게 된다. 뿐만 아니라 비분할 슬롯의 길이를 조절함으로써, ESR을 용이하게 제어할 수 있게 된다.

Claims (51)

1. 복수의 유전체층이 적층되어 형성된 커패시터 본체와;

   상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 배치되고, 각각상기 커패시터 본체의 외면을 향해 연장된 단 1개 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과;

   상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 전기적으로 연결된 복수의 외부 전극을 포함하되,

   상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있으며,

   상기 전극 플레이트 각각은 상기 커패시터 본체의 일면으로 인출되는 리드를 1개씩 갖고 있고,

   상기 커패시터 본체의 일면으로 인출되는 리드들은 적층 방향을 따라 지그재그 형태로 배치되고,

   상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
2. 제1항에 있어서,

   상기 적층형 칩 커패시터는 적어도 6개의 외부 전극을 포함하는 것을 특징으 로 하는 적층형 칩 커패시터.
3. 제1항에 있어서,

   상기 적층형 칩 커패시터는 8단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
4. 제3항에 있어서,

   상하로 연속 배치된 6개의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
5. 제4항에 있어서,

   상기 커패시터 본체의 일면에는 제1 내지 제4 외부 전극이 순차적으로 배치되어 있고,

   상기 하나의 블록 내에는, 상기 커패시터 본체의 상기 일면으로 인출되는 리드를 각각 1개씩 갖는 제1 내지 제6 전극 플레이트가 순차적으로 적층되어 있고,

   상기 제1 내지 제4 전극 플레이트의 리드는 상기 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고,

   상기 제5 전극 플레이트의 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 제6 전극 플레이트의 리드는 상기 제2 외부 전극에 접속되도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
6. 제1항에 있어서,

   상기 적층형 칩 커패시터는 10단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
7. 제6항에 있어서,

   상하로 연속 배치된 8개의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
8. 제7항에 있어서,

   상기 커패시터 본체의 일면에는 제1 내지 제5 외부 전극이 순차적으로 배치되어 있고,

   상기 하나의 블록 내에는, 상기 커패시터 본체의 상기 일면으로 인출되는 리드를 각각 1개씩 갖는 제1 내지 제8 전극 플레이트가 순차적으로 적층되어 있고,

   상기 제1 내지 제5 전극 플레이트의 리드는 상기 제1 내지 제5 외부 전극에 각각 접속되도록 배치되고,

   제6 전극 플레이트의 리드는 상기 제4 외부 전극에 접속되도록 배치되고, 제7 전극 플레이트의 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 제8 전극 플레이트의 리드는 상기 제2 외부 전극에 접속되도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
9. 제1항에 있어서,

   동일한 외부 전극에 접속되는 상하로 인접한 리드는 각을 이루면서 서로 다른 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
10. 제9항에 있어서,

    상기 동일 외부 전극에 접속된 인접한 리드는 서로 45 내지 135도의 각도를 이루면서 서로 다른 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
11. 제1항에 있어서,

    상기 각각의 내부 전극층은 분할 슬롯에 의하여 동일 평면 상의 복수의 전극 플레이트로 분할되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
12. 제11항에 있어서,

    상기 각각의 전극 플레이트는 단 1개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
13. 제11항에 있어서,

    상기 각각의 내부 전극층은 상기 분할 슬롯에 의하여 동일 평면 상에서 2개 의 전극 플레이트로 분할되는 것을 특징으로 하는 적층형 칩 커패시터.
14. 제13항에 있어서,

    동일 평면 상의 상기 2개의 전극 플레이트는 서로 다른 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
15. 제13항에 있어서,

    동일 평면 상의 상기 2개의 전극 플레이트는 서로 같은 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
16. 제11항에 있어서,

    상기 분할 슬롯은 상기 커패시터 본체의 길이 방향에 평행하게 연장된 것을 특징으로 하는 적층형 칩 커패시터.
17. 제11항에 있어서,

    동일 평면 상의 상기 복수의 전극 플레이트는 동일한 면적을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
18. 제11항에 있어서,

    동일 평면 상의 상기 복수의 전극 플레이트는 서로 다른 면적을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
19. 제18항에 있어서,

    상하로 인접한 내부 전극층의 상기 분할 슬롯의 면내 위치는 서로 다른 것을 특징으로 하는 적층형 칩 커패시터.
20. 제18항에 있어서,

    상하로 인접한 내부 전극층의 상기 분할 슬롯의 면내 위치는 서로 동일한 것을 특징으로 하는 적층형 칩 커패시터.
21. 제11항에 있어서,

    상기 내부 전극층의 분할 슬롯은 상기 커패시터 본체의 대각선 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
22. 제21항에 있어서,

    상하로 인접한 내부 전극층의 상기 분할 슬롯은 서로 다른 대각선 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
23. 제11항에 있어서,

    상하로 인접한 내부 전극층의 분할 슬롯은 서로 직교하도록 배치된 것을 특 징으로 하는 적층형 칩 커패시터.
24. 제23항에 있어서,

    상기 커패시터 본체의 길이 방향에 평행한 분할 슬롯과 상기 커패시터 본체의 길이 방향에 수직한 분할 슬롯이 적층 방향으로 서로 교대로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
25. 제11항에 있어서,

    상기 각각의 전극 플레이트에는, 상기 전극 플레이트 내의 전류 흐름을 변경시키도록 상기 전극 플레이트의 일 측면으로부터 중심쪽으로 연장된 비분할 슬롯이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
26. 제25항에 있어서,

    상기 분할 슬롯과 비분할 슬롯은 상기 커패시터 본체의 길이 방향으로 서로 평행하게 연장된 것을 특징으로 하는 적층형 칩 커패시터.
27. 제25항에 있어서,

    상하로 인접한 전극 플레이트의 비분할 슬롯의 면내 위치는 서로 일치하는 것을 특징으로 하는 적층형 칩 커패시터.
28. 제25항에 있어서,

    동일 평면 상의 2개의 전극 플레이트에는 서로 인접한 영역에서 서로 역방향의 전류가 흐르는 것을 특징으로 하는 적층형 칩 커패시터.
29. 제25항에 있어서,

    상하로 인접한 전극 플레이트에는 서로 역방향의 전류가 흐르는 것을 특징으로 하는 적층형 칩 커패시터.
30. 제1항에 있어서,

    상기 각각의 블록 내에는 적어도 하나의 내부 전극층이 분할 슬롯에 의하여 동일 평면 상의 복수의 전극 플레이트로 분할되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
31. 제30항에 있어서,

    상기 분할된 내부 전극층의 전극 플레이트 각각은 상기 외부 전극으로의 접속을 제공하는 단 1개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
32. 제30항에 있어서,

    상기 분할 슬롯은 상기 커패시터 본체의 길이 방향으로 연장된 것을 특징으 로 하는 적층형 칩 커패시터.
33. 제30항에 있어서,

    상기 적층형 칩 커패시터는 8단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
34. 제33항에 있어서,

    상기 각각의 블록은 상하로 연속 배치된 6개의 내부 전극층으로 이루어지고,

    상기 각각의 블록 내에서 상기 6개의 내부 전극층 중 3개의 내부 전극층 은 각각 상기 분할 슬롯에 의하여 2개의 전극 플레이트로 분할된 것을 특징으로 하는 적층형 칩 커패시터.
35. 제34항에 있어서,

    상기 각각의 블록은, 순차적으로 적층된 제1 내지 제6 내부 전극층으로 이루어져 있고,

    상기 제1, 3 및 5 내부 전극층 각각은 분할 슬롯에 의하여 2개의 전극 플레이트로 분할되고, 상기 분할된 내부 전극층의 전극 플레이트 각각은 단 1개의 리드를 가지며,

    상기 제2, 4 및 6 내부 전극층 각각은 분할되지 않고 2개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
36. 제1항에 있어서,

    상기 각각의 내부 전극층은 비분할된 하나의 전극 플레이트로 되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
37. 제36항에 있어서,

    상기 각각의 전극 플레이트는 상기 커패시터 본체의 대향하는 양측면으로 인출된 총 2개의 리드를 갖고,

    상기 양측면중 각 일측면으로 인출된 리드들은 적층 방향을 따라 지그재그 형태로 배치된 것을 특징으로 하는 적층형 칩 커패시터.
38. 제36항에 있어서,

    상기 적층형 칩 커패시터는 8단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
39. 제38항에 있어서,

    상하로 연속 배치된 제1 내지 제6 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
40. 제39항에 있어서,

    상기 커패시터 본체의 일면에는 제1 내지 제4 외부 전극이 순차적으로 배치되어 있고,

    상기 제1 내지 제6 내부 전극층은 상기 커패시터 본체의 일면으로 인출되는 제1 내지 제6 리드를 각각 갖고,

    상기 제1 내지 제4 리드는 상기 제1 내지 제4 외부 전극에 각각 접속되도록 배치되고,

    상기 제5 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제6 리드는 상기 제2 외부 전극에 접속되도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
41. 제36항에 있어서,

    상기 적층형 칩 커패시터는 10단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
42. 제41항에 있어서,

    상하로 연속 배치된 제1 내지 제8 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복하여 적층되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
43. 제42항에 있어서,

    상기 커패시터 본체의 일면에는 제1 내지 제5 외부 전극이 순차적으로 배치되어 있고,

    상기 제1 내지 제8 내부 전극층은, 상기 커패시터 본체의 일면으로 인출되는 제1 내지 제8 리드를 각각 갖고,

    상기 제1 내지 제5 리드는 상기 제1 내지 제5 외부 전극에 각각 접속되도록 배치되고,

    상기 제6 리드는 상기 제4 외부 전극에 접속되도록 배치되고, 상기 제7 리드는 상기 제3 외부 전극에 접속되도록 배치되고, 상기 제8 리드는 상기 제2 외부 전극에 접속되도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
44. 제36항에 있어서,

    동일한 외부 전극에 접속되는 상하로 인접한 리드는 각을 이루면서 서로 다른 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
45. 제44항에 있어서,

    상기 동일 외부 전극에 접속된 인접한 리드는 서로 45 내지 135도의 각도를 이루면서 서로 다른 방향으로 연장된 것을 특징으로 하는 적층형 칩 커패시터.
46. 복수의 유전체층이 적층되어 형성된 커패시터 본체와;

    상기 커패시터 본체 내에서 상기 유전체층에 의해 분리되어 배치되고, 각각 상기 커패시터 본체의 외면을 향해 연장된 1 또는 2개의 리드를 갖는 복수의 내부 전극층 - 상기 내부 전극층 각각은 동일 평면 상의 적어도 하나의 전극 플레이트를 포함함 - 과;

    상기 커패시터 외면에 형성되어 상기 리드를 통해 상기 전극 플레이트와 전기적으로 연결된 복수의 외부 전극을 포함하되,

    상하로 연속 배치된 복수의 내부 전극층이 하나의 블록을 이루고, 그 블록이 반복 적층되어 있으며,

    상하로 인접한 서로 다른 극성의 전극 플레이트의 리드는 항상 수평 방향으로 서로 인접하도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
47. 제46항에 있어서,

    상기 적층형 칩 커패시터는 8단자 커패시터인 것을 특징으로 하는 적층형 칩 커패시터.
48. 제47항에 있어서,

    상기 각각의 블록은, 순차적으로 적층된 제1 내지 제8 내부 전극층으로 이루어지고,

    상기 제4 및 제8 내부 전극층 각각은 상기 커패시터 본체의 양측면으로 연장된 총 2개의 리드를 가지며,

    상기 제1 내지 제3 내부 전극층과 제5 내지 제7 내부 전극층 각각은 단 1개 의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
49. 제48항에 있어서,

    상기 제4 내부 전극층은 상기 커패시터의 일측면으로 연장된 제1 리드와 상기 일측면에 대향하는 타측면으로 연장된 제2리드를 갖고, 제8 내부 전극층은 상기 일측면으로 연장된 제3 리드와 상기 타측면으로 연장된 제4 리드를 갖고,

    상기 제1 리드는 상기 제3 내부 전극층의 리드와 수평 방향으로 인접하여 배치되고, 상기 제2 리드는 상기 제5 내부 전극층의 리드와 수평 방향으로 인접하여 배치되고,

    상기 제3 리드는 이웃 블록의 제1 내부 전극층의 리드와 수평 방향으로 인접하여 배치되고, 상기 제4 리드는 상기 제7 내부 전극층의 리드와 수평 방향으로 인접하여 배치된 것을 특징으로 하는 적층형 칩 커패시터.
50. 제49항에 있어서,

    상기 제4 내부 전극층은 분할 슬롯에 의하여 상기 제1 리드를 갖는 일 전극 플레이트와 상기 제2 리드를 갖는 타 전극 플레이트로 분할되고,

    상기 제8 내부 전극층은 분할 슬롯에 의하여 상기 제3 리드를 갖는 일 전극 플레이트와 상기 제4 리드를 갖는 타 전극 플레이트로 분할되고,

    상기 제1 내지 제3 내부 전극층과 제5 내지 제7 내부 전극층은 각각 분할되지 않고 단 1개의 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
51. 제49항에 있어서,

    상기 각각의 내부 전극층은 비분할된 하나의 전극 플레이트로 되어 있고, 상기 각각의 전극 플레이트는 상기 외부 전극으로의 접속을 제공하는 리드를 갖는 것을 특징으로 하는 적층형 칩 커패시터.

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