JPWO2016092833A1 - 電子回路、及び、電子回路の実装方法 - Google Patents

電子回路、及び、電子回路の実装方法 Download PDF

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Abstract

３端子コンデンサとコンデンサとを実装すると、３端子コンデンサとコンデンサとの反共振が発生する。これに対して、本発明の電子回路は、回路部品の電源端子と電源に接続され、電源とグランドの間に、互いに並列に接続されたコンデンサ、及び、３端子コンデンサと、３端子コンデンサまたは前記コンデンサの少なくとも一方のグランド端子とグランドの間に直列に接続される抵抗器とを含む。

Description

本発明は、電子回路、及び、電子回路の実装方法に関する。
信号速度の高速化や電源の低電圧化により、電源雑音の低減が不可欠になっている。特に、デカップリング回路においては、高い周波数領域までのインピーダンス特性を考慮する必要があり、コンデンサ同士や給電配線とコンデンサとの反共振（並列共振）が発生し問題になる場合がある。
特許文献１は、反共振周波数で電源インピーダンスを下げることが可能な多層配線基板について開示している。本多層配線基板の電源−グランド間に複数のデカップリングコンデンサが互いに並列に接続される。複数のデカップリングコンデンサは、所定の抵抗値を有する抵抗パターンを含む配線パターンによって接続される積層セラミックコンデンサと、抵抗パターンを含まない配線パターンによって接続される積層セラミックコンデンサとで構成される。
特許文献２は、反共振周波数での電源インピーダンスを下げることが可能な多層配線基板について開示している。本多層配線基板の電源−グランド間に互いに並列に接続される複数のデカップリングコンデンサは、高ＥＳＲ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ：等価直列抵抗）コンデンサと、低ＥＳＲコンデンサとで構成される。
特許文献３は、高ＥＳＲコンデンサ素子と低ＥＳＲコンデンサ素子を並列に、かつ極性を逆向きに電源−グランド間に挿入し、共振周波数でのインピーダンスを低く保ったまま、反共振周波数でのインピーダンスを低減する技術を開示している。
特許文献４は、内部インピーダンスを低減させるデカップリング回路について開示している。
特開２０１２−１６４８１６号公報 特開２０１２−１６４８１７号公報 国際公開第２０１２／１０８１２２号 国際公開第２０１３／０７３５９１号
特許文献１、及び、特許文献２は、２端子のデカップリングコンデンサを対象に、抵抗ペースト等を用いて配線パターンの等価直列抵抗を大きくすることで、コンデンサとコンデンサ、あるいは、コンデンサと配線基板との反共振を抑える技術である。しかし、特許文献１、及び、特許文献２は、３端子コンデンサへの適用について言及していない。
特許文献３も、反共振を抑える技術であるが、２個の積層セラミックコンデンサ素子を結合することで１個のセラミック焼結体が形成される。したがって、３端子コンデンサを含む既存のコンデンサを用いることは想定されていない。
特許文献４は、デカップリング回路におけるインピーダンス低減について記載しているが、３端子コンデンサを含む回路への適用について言及していない。
一般に、３端子コンデンサは、電源ラインまたは信号ラインに接続される通過型の構造（後述の図２に模式的に示す）で、ノイズ除去のための電源分離などに用いられる。また、３端子コンデンサは、等価直列抵抗（ＥＳＲ）や等価直列誘導（ＥＳＬ：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が小さく、電源のインピーダンス低減には有利である。
しかし、３端子コンデンサと一般的なコンデンサ（以下、単にコンデンサと記述する場合、２端子コンデンサを示す）とを実装すると、３端子コンデンサの誘導特性とコンデンサの容量特性との反共振が発生する。誘導特性は周波数を横軸に取ったグラフで右上がりであり、容量特性は同グラフで右下がりであるので、これら２つの特性によって反共振が発生する。その反共振により、電源のインピーダンスが増加し、電源雑音の増大やＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）劣化などの不具合が発生する。
このため、本発明の目的は、上述した課題である、３端子コンデンサとコンデンサとの反共振で発生する高インピーダンスを抑えることにある。
本発明の電子回路は、回路部品の電源端子と電源に接続され、前記電源とグランドの間に、互いに並列に接続されたコンデンサ、及び、３端子コンデンサと、前記３端子コンデンサまたは前記コンデンサの少なくとも一方のグランド端子と前記グランドの間に直列に接続される抵抗器とを含む。
本発明の電子回路の実装方法は、回路部品の電源端子と電源に接続し、前記電源とグランドの間に、互いに並列にコンデンサ、及び、３端子コンデンサを接続し、前記３端子コンデンサまたは前記コンデンサの少なくとも一方のグランド端子と前記グランドの間に直列に抵抗器を接続する。
本発明によれば、３端子コンデンサとコンデンサとの反共振で発生する高インピーダンスを抑えることができる。
図１は、本発明の第一の実施形態に係る、電子回路の構成の一例を示す回路図である。 図２は、３端子コンデンサの構造、及び、等価回路を模式的に示す図である。 図３は、２端子コンデンサの構造、及び、等価回路を模式的に示す図である。 図４は、図１の電子回路において、抵抗器を用いない場合である電子回路の回路図である。 図５は、抵抗器を用いない場合である電子回路のインピーダンス特性を示す図である。 図６は、図１に示す電子回路のインピーダンス特性を示す図である。 図７は、プリント配線板の一例を示す図である。 図８は、第二の実施形態に係る、プリント配線板の一例を示す図である。
＜第１の実施の形態＞
発明を実施するための第一の形態について、図面を参照して詳細に説明する。
図１は、本発明の第一の実施形態に係る、電子回路１の構成の一例を示す回路図である。
電子回路１は、回路部品１０、コンデンサ２０、３端子コンデンサ３０、抵抗器４０、及び、電源５０を含んで構成される。電子回路１は、回路部品１０に電源５０を供給するデカップリング回路である。
回路部品１０は、例えば、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等である。
コンデンサ２０は、例えば、デカップリング用に用いられる、チップ型の積層セラミックコンデンサ等で、２つの外部出力端子を有する２端子構造である。なお、図１の例では、回路部品１０と３端子コンデンサ３０の間に実装するコンデンサ２０は、１個であるが、複数であってもよい。
３端子コンデンサ３０は、例えば、チップ型の３端子積層セラミックコンデンサである。３端子コンデンサ３０については、後述の図２で詳細に説明する。なお、本実施形態は、３端子コンデンサ３０のグランド端子（以下、ＧＮＤ端子と記述）をグランドへは直接接続せずに、抵抗器４０を介してグランドに接続することが特徴である。
抵抗器４０は、例えば、チップ型の電気抵抗部品である。
ところで、図１では、電子回路１は、３端子コンデンサ３０を、抵抗器４０を介してグランドに接続している。しかし、電子回路１は、コンデンサ１０を、抵抗器４０を介してグランドに接続する、としてもよい。すなわち、抵抗器４０は、３端子コンデンサ３０またはコンデンサ１０の少なくとも一方、例えば、容量の大きい方、のグランド端子とグランドの間に直列に接続される、としてもよい。
ただし、以下の説明は、図１に示すように、３端子コンデンサ３０を、抵抗器４０を介してグランドに接続する場合を例として説明する。
図２は、３端子コンデンサ３０の構造、及び、等価回路を模式的に示す図である。
図２に示すように、３端子コンデンサ３０は、２個の電源端子３００、３０１、及び、１個または２個のＧＮＤ端子３０２を有する構造である。図２は、ＧＮＤ端子３０２が２個の場合を示している。このように、３端子コンデンサ３０は、特に図２のようなチップ型の構造の場合に、合計４個の外部端子を有する場合が多く、以下、この場合を例に説明する。なお、回路記号３０３は、３端子コンデンサ３０を回路記号で示している。
また、３端子コンデンサ３０の等価回路を表すＲＬＣ回路３０４を図２の下側に示す。３端子コンデンサ３０は、グランド側のインピーダンスが小さく、ＥＳＬを低減することができる点が特徴である。
ところで、３端子コンデンサ３０の回路構成を説明する前に、まず、コンデンサ２０等の２端子コンデンサ３０５の等価回路を、図３を用いて説明する。
図３は、２端子コンデンサ３０５の構造、及び、等価回路を模式的に示す図である。
図３に示すように、２端子コンデンサ３０５は、電源端子３０６、及び、ＧＮＤ端子３０７を有する構造である。なお、回路記号３０８は、２端子コンデンサ３０５を回路記号で示している。
また、２端子コンデンサ３０５の等価回路を表すＲＬＣ回路３０９を図３の下側に示す。図に示す通り、２端子コンデンサ３０５は、ＲＬＣ直列回路で表すことができる。図３の下図のＲ（抵抗）、Ｌ（インダクタンス）の記号は、物理的に抵抗分、誘導分が寄生されたことを示し、それぞれ等価直列抵抗（ＥＳＲ）、等価直列誘導（ＥＳＬ）と呼ばれるものである。
次に、３端子コンデンサ３０の等価回路は、図２のＲＬＣ回路３０４に示す通りである。図３のＲＬＣ回路３０９に示すように、３端子コンデンサ３０にも、ＥＳＲ、ＥＳＬが存在する。３端子コンデンサ３０は、２個のＧＮＤ端子を有するため、通常の２端子コンデンサよりも小さなＲ、Ｌの値を持つが、図３に示す２端子コンデンサ３０５と同様にＲＬＣ直列回路で表すことができる。
ところで、一般に、コンデンサ特性は、容量をＣ、等価直列誘導をＬとして、
共振周波数ｆ＝１／｛２π√（ＬＣ）｝
を境に、低い周波数領域で容量性特性、高い周波数領域で誘導性特性が支配的になる。
また、一般に、容量の異なるコンデンサを並列接続すると共振周波数が異なるため、その回路の特性は、特性カーブの交点で、誘導Ｌと容量Ｃの並列接続と等価となる。その合成インピーダンスは、
合成インピーダンス＝ｊωＬ／（１−ω２ＬＣ）
（ただし、ｊは虚数単位、ω＝２πｆ）
で与えられる。そして、共振周波数ｆでは、インピーダンスが増大する。これを反共振と呼ぶ。
そこで、この反共振を回避するために、前述の図１に示すように、電子回路１は、３端子コンデンサ３０のＧＮＤ端子を直接グランドに接続せずに抵抗器４０を介して接地する。
図４は、図１の電子回路１において、抵抗器４０を用いない比較例の電子回路２の回路図である。
電子回路２は、回路部品１０、コンデンサ２０、３端子コンデンサ３０、及び、電源５０から構成される。
本実施形態の電子回路１の特性を示す前に、図４の電子回路２の特性を次の図５に示す。
図５は、抵抗器４０を用いない比較例の電子回路２のインピーダンス特性を示す図である。図５は、横軸の周波数に対して、縦軸に、３端子コンデンサ３０、コンデンサ２０、及び、それらを合成した回路のインピーダンスの値を表示したものである。各軸は、対数で表される。図５において、一点鎖線はコンデンサ２０のインピーダンス特性を示す。また、図５において、破線は３端子コンデンサ３０のインピーダンス特性を示す。また、実線は、合成した回路のインピーダンス特性を示す。
図５は、図４のように、３端子コンデンサ３０とコンデンサ２０とを実装すると、３端子コンデンサ３０の誘導特性（右上がり）とコンデンサ２０の容量特性（右下がり）との反共振により、電源５０のインピーダンスが増加することを示している。これにより、電源雑音の増大やＥＭＩ劣化などの不具合が発生する。
図６は、本発明の実施形態における電子回路１のインピーダンス特性を示す図である。図６は、３端子コンデンサ３０の容量を１μＦ、コンデンサ２０の容量を０．０１μＦ、抵抗器４０の値を２００ｍΩとした場合の電子回路１の特性を、図５と同様に示したものである。
図６は、３端子コンデンサ３０に抵抗器４０を接続すると自己共振が無くなり、図５に比べて、周波数に対して、インピーダンス値の変動が小さくなることを示している。すなわち、電子回路１は、抵抗特性が支配的となることを示している。そして、電子回路１は、図６において、「３端子コンデンサ＋抵抗特性」の曲線（破線）と「コンデンサ特性」の曲線（一点鎖線）との交点では、ＬＣ共振ではなくなり、ＲＣ回路の振る舞いを示し、インピーダンスが増大することが無くなることを示している。
なお、コンデンサ２０に抵抗器４０を接続する場合、或いは、３端子コンデンサ３０およびコンデンサ２０の各々に抵抗器４０を接続する場合も、等価回路では３端子コンデンサ３０に抵抗器４０を接続する場合と同等であるので、図６に示す特性と同等の効果を得ることができる。
図７は、電子回路１を実装したプリント配線板３の一例を示す図である。プリント配線板３は、電子回路１を配線基板に実装した状態を示している。図７において、電子回路１の実装部品は、プリント基板３の表面側に実装され、破線で示されている。したがって、図７は、プリント配線板３の実装面を示す平面図でもある。図７の斜線部分が配線パターンであり、電子回路１の一部を構成する。なお、プリント配線板３は、コンデンサ２０を１個実装した場合を示している。しかし、コンデンサ数量は、２個以上であってもよい。この場合についても、同様の効果が期待できるものとする。
回路部品１０は、例えば、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）等の実装形態である。回路部品１０は、電源端子１１、及び、ＧＮＤ端子１２を有する。電源端子１１、及び、ＧＮＤ端子１２は、それぞれ、電源配線６０、ＧＮＤスルーホール１３に接続する。
コンデンサ２０は、コンデンサパッド２１に接続する。また、ＧＮＤ側のコンデンサパッド２１は、ＧＮＤスルーホール２２に接続する。
３端子コンデンサ３０は、３端子コンデンサパッド３１に接続する。そして、電源側の３端子コンデンサパッド３１は、電源スルーホール３２、または、電源配線６０に接続する。また、ＧＮＤ側の３端子コンデンサパッド３１は、抵抗パッド４１に接続する。
抵抗器４０は、抵抗パッド４１、及び、ＧＮＤスルーホール４２に接続する。
本実施形態に係る電子回路１は、以下に記載するような効果を奏する。
その効果は、３端子コンデンサ３０とコンデンサ２０との反共振で発生する高インピーダンスを抑えることが可能なことである。
その理由は、電子回路１は、互いに並列に接続されたコンデンサ２０と３端子コンデンサ３０の少なくとも一方のＧＮＤ端子を直接グランドに接続せずに抵抗器４０を介して接地するからである。
＜第２の実施の形態＞
次に、本発明を実施するための第二の形態について図面を参照して詳細に説明する。
図８は、第二の実施形態に係る、電子回路を実装したプリント配線板４の一例を示す図である。図８は、図７に示すプリント配線板３と同様に、プリント配線板４の実装面を示す平面図である。プリント配線板４は、図６に示すプリント配線板３とは後述されるように電子回路の配線構造が異なる。プリント配線板４は、回路部品７０に接続するコンデンサ８０、及び、コンデンサ８１を実装する。しかし、コンデンサの数量は、１個もしくは２個以上であってもよい。この場合についても、プリント配線板４は、第一の実施形態と同様の効果を期待できるものとする。
回路部品７０は、例えば、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等の実装形態である。
電源配線７１は、複数のスルーホール７２を介して回路部品７０に接続する。
コンデンサ８０、及び、コンデンサ８１は、電源スルーホール８２を介して、電源配線７１に接続する。また、コンデンサ８０、及び、コンデンサ８１は、各々、ＧＮＤスルーホール８３、または、ＧＮＤスルーホール１１０に接続する。
３端子コンデンサ９０の電源側のパッドは、電源スルーホール９１、及び、電源スルーホール８２と接続する。また、３端子コンデンサ９０のＧＮＤ側のパッドは、抵抗器１００を介して、ＧＮＤスルーホール１１０に接続する。
その他、抵抗器１００の接続パッド等、第一の実施形態の図７と同様であるため、説明は省略する。
ところで、図８において、３端子コンデンサ９０から回路部品７０への電源配線７１は、例えば、３端子コンデンサ９０を実装するパッドを含む配線層とは異なる配線層である。そして、電源配線７１は、給電用のスルーホール７２を介して回路部品７０（ＢＧＡ等）に接続されている。
このように、プリント配線板４は、異なる配線層を用いることにより、実装スペースの効率的な利用が可能となる。
本実施形態に係るプリント配線板４は、以下に記載するような効果を奏する。
その効果は、前述の第一の実施形態の効果に加え、実装スペースの効率的な利用が可能となることである。その理由は、３端子コンデンサ９０から回路部品７０への電源配線７１は、３端子コンデンサ９０を実装するパッドを含む配線層とは異なる配線層で、給電用のスルーホール７２を介して回路部品７０に接続されているからである。
以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
この出願は、２０１４年１２月１０日に出願された日本出願特願２０１４−２４９９３０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１ 電子回路
２ 電子回路
３ プリント配線板
４ プリント配線板
１０ 回路部品
１１ 電源端子
１２ ＧＮＤ端子
１３ ＧＮＤスルーホール
２０ コンデンサ
２１ コンデンサパッド
２２ ＧＮＤスルーホール
３０ ３端子コンデンサ
３００ 電源端子
３０１ 電源端子
３０２ ＧＮＤ端子
３０３ 回路記号
３０４ ＲＬＣ回路
３０５ ２端子コンデンサ
３０６ 電源端子
３０７ ＧＮＤ端子
３０８ 回路記号
３０９ ＲＬＣ回路
３１ ３端子コンデンサパッド
３２ 電源スルーホール
４０ 抵抗器
４１ 抵抗パッド
４２ ＧＮＤスルーホール
５０ 電源
６０ 電源配線
７０ 回路部品
７１ 電源配線
７２ スルーホール
８０ コンデンサ
８１ コンデンサ
８２ 電源スルーホール
８３ ＧＮＤスルーホール
９０ ３端子コンデンサ
９１ 電源スルーホール
１００ 抵抗器
１１０ ＧＮＤスルーホール
抵抗器４０は、例えば、チップ型の電気抵抗部品である。
ところで、図１では、電子回路１は、３端子コンデンサ３０を、抵抗器４０を介してグランドに接続している。しかし、電子回路１は、コンデンサ２０を、抵抗器４０を介してグランドに接続する、としてもよい。すなわち、抵抗器４０は、３端子コンデンサ３０またはコンデンサ２０の少なくとも一方、例えば、容量の大きい方、のグランド端子とグランドの間に直列に接続される、としてもよい。
ただし、以下の説明は、図１に示すように、３端子コンデンサ３０を、抵抗器４０を介してグランドに接続する場合を例として説明する。

Claims (8)

  1. 回路部品の電源端子と電源に接続され、前記電源とグランドの間に、互いに並列に接続されたコンデンサ、及び、３端子コンデンサと、
    前記３端子コンデンサまたは前記コンデンサの少なくとも一方のグランド端子と前記グランドの間に直列に接続される抵抗器とを含む電子回路。
  2. 前記回路部品と前記３端子コンデンサの間で、前記コンデンサを前記グランドに接続する、請求項１に記載の電子回路。
  3. 前記コンデンサが複数である、請求項１または２に記載の電子回路。
  4. 前記電子回路を実装するプリント配線板に実装され、前記３端子コンデンサから前記回路部品に接続する電源配線の配線層を含み、前記配線層が、前記３端子コンデンサを実装する配線層と同じ配線の表面に形成される、請求項１乃至３のいずれか１項に記載の電子回路。
  5. 前記電子回路を実装するプリント配線板に実装され、前記３端子コンデンサから前記回路部品に接続する電源配線の配線層を含み、前記配線層が、前記３端子コンデンサを実装する配線層と異なる層に形成される、請求項１乃至３のいずれか１項に記載の電子回路。
  6. 回路部品の電源端子と電源に接続し、前記電源とグランドの間に、互いに並列にコンデンサ、及び、３端子コンデンサを接続し、
    前記３端子コンデンサまたは前記コンデンサの少なくとも一方のグランド端子と前記グランドの間に直列に抵抗器を接続する電子回路の実装方法。
  7. 前記回路部品と前記３端子コンデンサの間で、前記コンデンサを前記グランドに接続する、請求項６に記載の電子回路の実装方法。
  8. 前記コンデンサが複数である、請求項６または７に記載の電子回路の実装方法。
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