JP6267326B2 - 多層プリント基板 - Google Patents

Description

本発明は、スイッチング電源を実装する多層プリント基板に関する。

一般的なプリント基板は、表面に抵抗器、コンデンサ、コイルや集積回路などを実装し、各部品を銅箔など導通性のある部材で電気的に接続して電子回路を実現する。シンプルなプリント基板では表面だけに銅箔を持ち、表裏の両面だけに銅箔をもつ両面基板などがあるが、パソコンやサーバなどで使われるプリント基板は、限られた表面積で多機能な回路を実現するため、プリント基板の内側にも銅箔を持つ多層プリント基板が一般的である。

これらプリント基板では、実装した部品のみで回路を実現することが一般的であるが、基板の銅箔を利用して等価的にヒューズやコイルやコンデンサを実現し、部品搭載を省くことがある。たとえば特開２００９−２０７３５０に記載されているように、基板の表面のパターンをスパイラル状にして長細くつくり、寄生インダクタンスおよび寄生キャパシタンスを発生させて、部品搭載を省くことがある。

特開２００９−２０７３５０

特許文献１に示した従来技術を用いたプリント基板では、パターンで寄生インダクタンス成分、寄生キャパシタンス成分を同時に生みことを目的としている。ただし寄生インダクタンスはパターンの幅が小さいほど、且つパターンの長さが長いほど大きくなる一方、寄生キャパシタンスはパターンの幅を大きくして表面積を広くするほど大きくなるため、互いに相反する要求を同時に満足させる必要があった。

パターンなどの導体は誘導成分を持っているため、パターンには寄生インダクタンスが発生する。この寄生インダクタンスは、プリントパターンの長さをＬｐ［ｍｍ］、幅をＷｐ［ｍｍ］、厚さ（高さ）をＨｐ［ｍｍ］とすると下記の式で表される。

０．０００２Ｌｐ〔ｌｎ｛２Ｌｐ／（Ｗｐ＋Ｈｐ）｝＋０．２２３５｛（Ｗｐ＋Ｈｐ）／Ｌｐ｝＋０．５〕 [μＨ]
一方、電気的に接続されていない２つの導体間が完全に遮蔽されていない場合、容量成分である寄生キャパシタンスが発生する。この寄生キャパシタンスの静電容量は、パターン間の比誘電率をε_ｒ、プリントパターンの面積をＡ［ｃｍ^２］、パターン間の距離をｄ［ｃｍ］とすると下記の式で表される。

０．００８８５×ε_ｒ×Ａ／ｄ ［ｐＦ］
これはパターンの面積Ａが大きく、パターン間の距離ｄが短いほど寄生キャパシタンスが増加することを示している。

したがって、表面層を使ったスパイラル構造では寄生キャパシタンスを増加させるためプリントパターンの幅Ｗｐを広げると、寄生インダクタンスＬが減少することになる。

即ち、従来技術のスパイラル状のパターンで大きな寄生インダクタンスを得ることは困難であった。又、大きな寄生インダクタンスを得るためにパターンの長さを長くして寄生インダクタンス用パターンの配線領域を増やすと、回路パターンの配線領域や部品の搭載領域が減少するという問題があった。

複数の配線層を有しスイッチング電源を搭載する多層プリント基板において、外部の電源に接続されるコネクタと前記スイッチング電源とを接続する電源経路に少なくとも３つの配線層に形成した少なくとも３つの幅広パターン及び前記少なくとも３つの幅広パターンを接続するビアを設け、前記コネクタ側の幅広パターンに第１のコンデンサを接続し、前記スイッチング電源側の幅広パターンに第２のコンデンサを接続し、前記少なくとも３つの幅広パターンと前記ビアとで発生する寄生インダクタンスと前記第１のコンデンサと前記第２のコンデンサとによりπ型フィルタを構成する。

本発明のプリント基板を使用することにより、コイルを省いたπ型フィルタが実現できるため、コストの低減や実装面積を低減したプリント基板を提供できる。

本発明の多層プリント基板を搭載するサーバ装置の全体構成図である。 本発明の多層プリント基板に係るＣＰＵ基板の回路図である。 図２のＣＰＵ基板回路の等価回路を示した図である。 本発明の多層プリント基板を上から見た図である。 本発明の多層プリント基板の斜視図である。 本発明の多層プリント基板の断面図である。 本発明の多層プリント基板のノイズ低減を示した波形である。

本発明の多層プリント基板の実施例を、図面を用いて詳細に説明する。

図１は、本発明の多層プリント基板を搭載するサーバ装置の全体構成図である。

ＡＣ／ＤＣ電源１０８は、外部から供給される２００Ｖなどの電圧を１２Ｖに変換する装置で、コネクタ１０７で接続されるバックプレーンボード１０１を介してメイン基板１０２に供給される。ＣＰＵ基板１０２に搭載されるＣＰＵ１０６は、ＡＣ／ＤＣ電源１０８とＣＰＵ基板１０２に搭載されるスイッチング電源１０５を経由して接続されており、スイッチング電源１０５はＡＣ／ＤＣ電源１０８から供給される１２Ｖを受けてＣＰＵ１０６が必要とする０．９Ｖに変換する。コネクタ１０７とスイッチング電源１０５の間には、スイッチング電源１０５が発するノイズを低減する目的でセラミックコンデンサが配置されており、コネクタ１０７に近いセラミックコンデンサはＦｉｌｔｅｒ用Ｃａｐａｃｉｔｏｒ、スイッチング電源１０５に近いセラミックコンデンサは電源ＩＣ側Ｃａｐａｃｉｔｏｒと呼び、以下、それぞれＣａｐ−Ｆｉｌｔｅｒ、Ｃａｐ−ＩＣと呼称する。

Ｃａｐ−Ｆｉｌｔｅｒ１０３、Ｃａｐ−ＩＣ１０４、１０９はコネクタ１０７とスイッチング電源１０５の間に接続され、Ｃａｐ−Ｆｉｌｔｅｒ１０３はＣＰＵ基板１０２の裏面層、Ｃａｐ−ＩＣ１０４はＣＰＵ基板１０２の表面層、Ｃａｐ−ＩＣ１０９はＣＰＵ基板１０２の裏面層に配置される。またコネクタ１０７とスイッチング電源１０５の間で発生しているノイズを低減する目的でコネクタ１０７とスイッチング電源１０５の間にアルミ電解コンデンサ１１０、１１１、セラミックコンデンサ１１２が配置される。

図２は、本発明の多層プリント基板に係るＣＰＵ基板１０２の回路図である。スイッチング電源１０５の入力端子（＋）２０９には、導体部２０５、Ｃａｐ−ＩＣ１０４，１０９が接続される。スイッチング電源１０５の入力端子（−）２１０には、アルミ電解コンデンサ１１０、１１１、セラミックコンデンサ１１２、Ｃａｐ−Ｆｉｌｔｅｒ１０３、Ｃａｐ−ＩＣ１０４，１０９、コネクタ１０７が接続される。導体部２０５は、アルミ電解コンデンサ１１０、１１１、セラミックコンデンサ１１２、Ｃａｐ−Ｆｉｌｔｅｒ１０３、Ｃａｐ−ＩＣ１０４，１０９、コネクタ２１３が接続される。スイッチング電源１０５の出力端子（＋）２１１、スイッチング電源１０５の出力端子（−）２１２にはＣＰＵ１０６が接続される（図示略）。

導体部２０５は、プリントパターンとＶｉａとから成り、寄生インダクタンスを発生させる個所である。詳細は後述する。

図３は、図２のＣＰＵ基板回路の等価回路を示した図である。寄生インダクタンス２１４は、図２の導体部２０５で発生する寄生インダクタンスである。アルミ電解コンデンサ１１０、１１１、セラミックコンデンサ１１２はコネクタ１０７からスイッチング電源１０５の間で発生するノイズを除去するためのバイパスコンデンサである。またＣａｐ−Ｆｉｌｔｅｒ１０３、寄生インダクタンス２１４、Ｃａｐ−ＩＣ１０４，１０９は、スイッチング電源１０５が発するノイズを除去するためのπ型フィルタを構成する。

図４は、本発明の多層プリント基板３００の各層を上から見た図である。表面層３０１に幅広パターン３０５が形成される。内層配線層３０２に幅広パターン３０６が形成される。１２Ｖ電源層３０３に内層電源ベタパターン３０７が形成される。裏面層３０４に幅広パターン３０８、３０９が形成される。

図５は、本発明の多層プリント基板３００の斜視図であり、図６は、多層プリント基板３００の断面図である。表面層３０１の幅広パターン３０５は、Ｃａｐ−ＩＣ１０４とスイッチング電源１０５とＶｉａ３１７、３１８、３１９と接続され、Ｖｉａ３１７、３１８、３１９で内層配線層３０２の幅広パターン３０６と裏面層３０４の幅広パターン３０８に接続される。内層配線層３０２の幅広パターン３０６は、Ｖｉａ３１４、３１５、３１６、３１７、３１８、３１９と接続され、Ｖｉａ３１４、３１５、３１６で裏面層３０４の幅広パターン３０９に接続される。１２Ｖ電源層３０３の内層電源ベタパターン３０７は、Ｖｉａ３１０、３１１、３１２、３１３と接続され、Ｖｉａ３１０でコネクタ３２４と、Ｖｉａ３１１，３１２，３１３で裏面層３０４の幅広パターン３０９と接続される。裏面層３０４の幅広パターン３０８は、Ｃａｐ−ＩＣ１０９とＶｉａ３１７、３１８、３１９と接続され、Ｖｉａ３１７、３１８、３１９で表面層３０１の幅広パターン３０５と、内層配線層３０２の幅広パターン３０６に接続される。裏面層３０４の幅広パターン３０９は、Ｃａｐ−Ｆｉｌｔｅｒ１０３と、Ｖｉａ３１１、３１２、３１３、３１４、３１５，３１６と接続され、Ｖｉａ３１１、３１２、３１３で１２Ｖ電源層３０３の内層電源ベタパターン３０７と、Ｖｉａ３１４、３１５、３１６で内層配線層３０２の幅広パターン３０６と接続される。

次に図１に示すＡＣ／ＤＣ電源１０８からスイッチング電源１０５に電圧が供給されるときのノイズの低減について説明する。

サーバ装置では、ＡＣ／ＤＣ電源１０８から供給される電圧はコネクタ１０７を経由してスイッチング電源１０５に到達し、スイッチング電源１０５からＣＰＵ１０６に到達する回路を有し、コネクタ１０７とスイッチング電源１０５の間には図３に示す等価回路を具備する。

アルミ電解コンデンサ１１０、１１１、セラミックコンデンサ１１２はコネクタ１０７からスイッチング電源１０５の間でスイッチング電源１０５以外が発するノイズを除去する目的で付けられたバイパスコンデンサで、一般的にノイズの周波数やノイズ電圧に応じてアルミ電解コンデンサやセラミックコンデンサの容量が決定する。

Ｃａｐ−Ｆｉｌｔｅｒ１０３、寄生インダクタンス２１４、Ｃａｐ−ＩＣ１０４，１０９は、スイッチング電源１０５が発するノイズを除去するためのπ型フィルタで、ノイズの周波数やノイズ電圧に応じて容量が決定する。

π型フィルタを構成する寄生インダクタンスは、図５に示す多層プリント基板３００の裏面層３０４の幅広パターン３０９、内層配線層３０２の幅広パターン３０６、表面層３０１の幅広パターン３０５、Ｖｉａ３１１、３１２、３１３のうち裏面層３０４の幅広パターン３０９と１２Ｖ電源層の内層電源ベタパターン３０７の間、Ｖｉａ３１４、３１５、３１６のうち内層配線層３０２の幅広パターン３０６と裏面層３０４の幅広パターン３０９の間、Ｖｉａ３１７、３１８、３１９のうち内層配線層３０２の幅広パターン３０６と表面層３０１の幅広パターン３０５の間で発生する。幅広パターンで発生する寄生インダクタンスは、プリントパターンの長さをＬｐ［ｍｍ］、幅をＷｐ［ｍｍ］、厚さ（高さ）をＨｐ［ｍｍ］とすると下記の式（１）で表される。

０．０００２Ｌｐ〔ｌｎ｛２Ｌｐ／（Ｗｐ＋Ｈｐ）｝＋０．２２３５｛（Ｗｐ＋Ｈｐ）／Ｌｐ｝＋０．５〕 [μＨ] ‥‥‥‥‥‥（１）
また、Ｖｉａで発生する寄生インダクタンスはＶｉａの高さをＨ［ｍｍ］、直径をｄ［ｍｍ］とすると下記の式（２）で表される。

２Ｈ（ｌｎ（４Ｈ／ｄ）＋１） [ｎＨ] ‥‥‥‥‥‥（２）
寄生インダクタンス２１４を挟んで、コネクタ側にＣａｐ−Ｆｉｌｔｅｒ１０３、スイッチング電源１０５側にＣａｐ−ＩＣ１０４，１０９を接続することでノイズを除去するπ型フィルタ回路を構成し、スイッチング電源１０５が発するノイズを低減する。

ここでカットオフ周波数１［ＭＨｚ］のπ型フィルタ回路を例にして述べる。コンデンサ容量ＣのうちＣａｐ−Ｆｉｌｔｅｒの合計静電容量を１［μＦ］、Ｃａｐ−ＩＣの静電容量を１［μＦ］で合計静電容量Ｃを２［μＦ］と設定すると、このπ型フィルタ回路で期待できるカットオフ周波数ｆｃは下記から求まる。

ｆｃ＝１／（２π√（Ｌ×Ｃ））
したがって、この式からｆｃ＝１［ＭＨｚ］、Ｃ＝２［μＦ］で期待される寄生インダクタンスＬは０．０８０［μＨ］と求まるため、π型フィルタ回路を構成するにあたりＶｉａおよびプリントパターンで期待する寄生インダクタンスＬは０．０８０［μＨ］である。

長さＬｐ＝１５［ｍｍ］、幅Ｗｐ＝１０［ｍｍ］、厚さ（高さ）Ｈｐ＝０．０３５［ｍｍ］のプリントパターンでは、プリントパターンのインダクタンスを求める式（１）より寄生インダクタンスＬが０．００５２３［μＨ］と求まり、３箇所のプリントパターンのすべてが同じ形状のプリントパターンとすると、プリントパターン３箇所で発生する寄生インダクタンスＬは０．０１５７［μＨ］である。

またＶｉａで発生する寄生インダクタンスは、多層プリント基板３００の１２Ｖ電源層３０３の内層電源ベタパターン３０７と裏面層３０４の幅広パターン３０９の間のＶｉａ３１１、３１２、３１３で発生する寄生インダクタンスＬ１は、Ｈ＝１．２［ｍｍ］、ｄ＝０．５［ｍｍ］、本数を３本とするとＬ＝０．０１９［μＨ］と求まる。次に裏面層３０４の幅広パターン３０９と内層配線層３０２の幅広パターン３０６を接続するＶｉａ３１４、３１５、３１６で発生する寄生インダクタンスＬ２は、Ｈ＝２．２［ｍｍ］、ｄ＝０．５［ｍｍ］、本数を３本とするとＬ＝０．０４０［μＨ］と求まる。次に内層配線層３０２の幅広パターン３０６と表面層３０１の幅広パターン３０５を接続するＶｉａ３１７、３１８、３１９で発生する寄生インダクタンスＬ３は、Ｈ＝０．３［ｍｍ］、ｄ＝０．５［ｍｍ］、本数を３本とするとＬ＝０．００４６［μＨ］と求まる。したがって、Ｌ１、Ｌ２、Ｌ３で発生する寄生インダクタンスの合計は０．０６３［μＨ］である。

したがって、プリントパターンで発生する寄生インダクタンス０．０１５７［μＨ］と、各Ｖｉａで発生する寄生インダクタンスの合計は０．０６３［μＨ］で、プリントパターンと各Ｖｉａで発生する寄生インダクタンスの合計はＬ＝０．０７９［μＨ］である。

図７は、上記で述べたプリントパターンとＶｉａを用いたプリント基板でノイズ低減効果を測定したオシロスコープの波形画面である。ここで、上側の波形は図４のＶｉａ３１０で取得した１２Ｖの電圧波形であり、縦軸は１［Ｖ／ｄｉｖ］、Ｏｆｆｓｅｔが１２［Ｖ］に設定してある。下側の波形は図４の電源ＩＣ３２３で測定したノイズ低減後の電圧波形であり、縦軸は１００［ｍＶ／ｄｉｖ］、Ｏｆｆｓｅｔが１２［Ｖ］に設定してある。図７のとおり、プリント基板の１２Ｖ供給ラインにおいて、１［ＭＨｚ］以上の高周波ノイズがプリント基板の入力時点では５．５［Ｖ］発生していたが、スイッチング電源の入力端子では０．３８［Ｖ］に減衰している。

上記で説明したように、この発明を用いればコイルを搭載しなくても寄生インダクタンスが発生してπ型フィルタを構成することができ、ノイズを低減したサーバ装置を提供することが出来る。

１０１：バックプレーンボード
１０２：ＣＰＵ基板
１０３：Ｃａｐ−Ｆｉｌｔｅｒ
１０４：Ｃａｐ−ＩＣ
１０５：スイッチング電源
１０６：ＣＰＵ
１０７：コネクタ
１０８：ＡＣ／ＤＣ電源
１０９：Ｃａｐ−ＩＣ
１１０、１１１：アルミ電解コンデンサ
１１２：セラミックコンデンサ
２０５：導体部
２１４：寄生インダクタンス
３００：多層プリント基板
３０１：表面層
３０２：内層配線層
３０３：１２Ｖ電源層
３０４：裏面層
３０５：表面層の幅広パターン
３０６：内層配線層の幅広パターン
３０７：１２Ｖ電源層の内層電源ベタパターン
３０８、３０９：裏面層の幅広パターン
３１０、３１１、３１２、３１３、３１４、３１５、３１６、３１７、３１８、３１９：Ｖｉａ

Claims (8)

1. 複数の配線層を有しスイッチング電源を搭載する多層プリント基板において、外部の電源に接続されるコネクタと前記スイッチング電源とを接続する電源経路に少なくとも３つの配線層に形成した少なくとも３つの幅広パターン及び前記少なくとも３つの幅広パターンを接続するビアを設け、前記コネクタ側の幅広パターンに第１のコンデンサを接続し、前記スイッチング電源側の幅広パターンに第２のコンデンサを接続し、前記少なくとも３つの幅広パターンと前記ビアとで発生する寄生インダクタンスと前記第１のコンデンサと前記第２のコンデンサとによりπ型フィルタを構成することを特徴とする多層プリント基板。
2. 前記ビアは複数本から成ることを特徴とする請求項１記載の多層プリント基板。
3. 表面層に形成した幅広パターンと内層配線層に形成した幅広パターンとを接続する第１のビア及び前記内層配線層に形成した幅広パターンと裏面層に形成した幅広パターンとを接続する第２のビアとを設けたことを特徴とする請求項１記載の多層プリント基板。
4. 前記第１のビアと前記第２のビアは各々複数本から成ることを特徴とする請求項３記載の多層プリント基板。
5. 前記表面層に形成した幅広パターンに前記スイッチング電源と前記第２のコンデンサを接続し、前記裏面層に形成した幅広パターンに前記第１のコンデンサを接続することを特徴とする請求項３記載の多層プリント基板。
6. 前記裏面層に形成した幅広パターンと内層電源層のベタパターンとを接続する第３のビアを設けたことを特徴とする請求項３記載の多層プリント基板。
7. 前記第３のビアは複数本から成ることを特徴とする請求項６記載の多層プリント基板。
8. 請求項１乃至請求項７のいずれか１項に記載の多層プリント基板を搭載することを特徴とするサーバ装置。

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