JPH1023664A - 電源ノイズ除去方法及び半導体装置 - Google Patents
電源ノイズ除去方法及び半導体装置Info
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Abstract
(57)【要約】
【課題】 本発明は電源ノイズ除去方法及び半導体装置
に係り、特に高速動作を行う半導体集積回路の電源ノイ
ズを除去すると共に、リンギングノイズを除去すること
を目的とする。 【解決手段】 第１の電源電圧に接続される複数の第１
の端子と第１の電源電圧とは異なる第２の電源電圧に接
続される少なくとも１つの第２の端子とを有する半導体
集積回路に対して、第１の端子のうち１つの端子には第
１の電源電圧を供給し、第１の端子のうち他の１つの端
子には、インピーダンス回路を介して第２の電源電圧を
供給することで、少なくとも第１の電源電圧に対する電
源ノイズを除去するように構成する。
に係り、特に高速動作を行う半導体集積回路の電源ノイ
ズを除去すると共に、リンギングノイズを除去すること
を目的とする。 【解決手段】 第１の電源電圧に接続される複数の第１
の端子と第１の電源電圧とは異なる第２の電源電圧に接
続される少なくとも１つの第２の端子とを有する半導体
集積回路に対して、第１の端子のうち１つの端子には第
１の電源電圧を供給し、第１の端子のうち他の１つの端
子には、インピーダンス回路を介して第２の電源電圧を
供給することで、少なくとも第１の電源電圧に対する電
源ノイズを除去するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は電源ノイズ除去方法
及び半導体装置に係り、特に高速動作を行う半導体集積
回路の電源ノイズを除去する電源ノイズ除去方法及び半
導体装置に関する。尚、本明細書では、電源ノイズはグ
ランドノイズを含むものとする。
及び半導体装置に係り、特に高速動作を行う半導体集積
回路の電源ノイズを除去する電源ノイズ除去方法及び半
導体装置に関する。尚、本明細書では、電源ノイズはグ
ランドノイズを含むものとする。
【０００２】半導体集積回路は、高速化及び高性能化が
求められるシステムで使用されるため、動作速度の一層
の高速化及び多端子化が要求されている。動作速度の高
速化及び多端子化の要求に対応しようとすると、信号の
変化速度ｄＩ／ｄｔ及び変化信号数Ｎがいずれも大きく
なり、電源やグランドにＮ×ｄＩ／ｄｔに比例した電源
ノイズが生じてしまう。この電源ノイズは、半導体集積
回路の内部と外部とを接続する端子のインダクタンスに
も比例する。従って、一般的には、端子長を短くした
り、端子を並列接続したりして、端子のインダクタンス
を減らすことにより電源ノイズを低減している。
求められるシステムで使用されるため、動作速度の一層
の高速化及び多端子化が要求されている。動作速度の高
速化及び多端子化の要求に対応しようとすると、信号の
変化速度ｄＩ／ｄｔ及び変化信号数Ｎがいずれも大きく
なり、電源やグランドにＮ×ｄＩ／ｄｔに比例した電源
ノイズが生じてしまう。この電源ノイズは、半導体集積
回路の内部と外部とを接続する端子のインダクタンスに
も比例する。従って、一般的には、端子長を短くした
り、端子を並列接続したりして、端子のインダクタンス
を減らすことにより電源ノイズを低減している。
【０００３】
【従来の技術】変化信号数Ｎは、半導体集積回路が使用
されるシステムのバス幅が８ビットから１６ビット、１
６ビットから３２ビット、そして３２ビットから６４ビ
ットへの増加するに従って何倍にも増加する傾向にあ
る。又、信号の変化速度ｄＩ／ｄｔも、数ｎｓから１ｎ
ｓ以下へと数倍速くなっている。このため、Ｎ×ｄＩ／
ｄｔの値は、近年数十倍になっており、これに応じて電
源ノイズも増加する傾向にある。
されるシステムのバス幅が８ビットから１６ビット、１
６ビットから３２ビット、そして３２ビットから６４ビ
ットへの増加するに従って何倍にも増加する傾向にあ
る。又、信号の変化速度ｄＩ／ｄｔも、数ｎｓから１ｎ
ｓ以下へと数倍速くなっている。このため、Ｎ×ｄＩ／
ｄｔの値は、近年数十倍になっており、これに応じて電
源ノイズも増加する傾向にある。
【０００４】半導体集積回路の電源端子（グランド端子
を含む）は、数ｎＨのインダクタンスを有し、電流の急
変により電源ノイズが発生する。この電源ノイズを減ら
すため、一般的には電源端子を複数、即ち、ｎ本設け
て、電源ノイズを１／ｎに減少させている。図２０は、
半導体集積回路の電源部の等価回路図を示す。同図から
もわかるように、端子数がｎ本であると、インダクタン
スＬは１／ｎに減少するか、又は、電流Δｉの電流変化
分ｄＩ／ｄｔが１／ｎになって電源ノイズに対応する電
圧Ｖｎ＝Ｌ×ｄＩ／ｄｔが１／ｎに減少する。尚、Ｖｃ
ｃは電源電圧を示す。
を含む）は、数ｎＨのインダクタンスを有し、電流の急
変により電源ノイズが発生する。この電源ノイズを減ら
すため、一般的には電源端子を複数、即ち、ｎ本設け
て、電源ノイズを１／ｎに減少させている。図２０は、
半導体集積回路の電源部の等価回路図を示す。同図から
もわかるように、端子数がｎ本であると、インダクタン
スＬは１／ｎに減少するか、又は、電流Δｉの電流変化
分ｄＩ／ｄｔが１／ｎになって電源ノイズに対応する電
圧Ｖｎ＝Ｌ×ｄＩ／ｄｔが１／ｎに減少する。尚、Ｖｃ
ｃは電源電圧を示す。
【０００５】ところが、半導体チップを有する実際の半
導体集積回路の等価回路は、図２１に示す如き構成とな
っている。同図中、Ｒは定常的に流れる直流電流に対す
る抵抗、Ｃは電源端子から見た半導体チップの静電容量
である。従って、同図の等価回路は、電流Δｉの電流原
から見ると、図２２の如き構成となる。
導体集積回路の等価回路は、図２１に示す如き構成とな
っている。同図中、Ｒは定常的に流れる直流電流に対す
る抵抗、Ｃは電源端子から見た半導体チップの静電容量
である。従って、同図の等価回路は、電流Δｉの電流原
から見ると、図２２の如き構成となる。
【０００６】図２２に示すインダクタンスＬ、抵抗Ｒ及
び静電容量Ｃからなる並列共振回路のインピーダンスＺ
は、Ｚ＝ｘ＋ｊｙ＝１／｛（１／ｊωＬ）＋（１／Ｒ）
＋ｊωＣ｝で表される。この式からωを消去すると、
｛ｘ−（１／２）Ｒ｝2 ＋ｙ2＝｛（１／２）Ｒ｝2 な
る式が得られる。この式を図示すると、図２３に示す複
素平面表示が得られる。図２３中、縦軸は虚数を示し、
横軸は実数を示す。一例として、抵抗Ｒは５０Ω、イン
ダクタンスＬは２ｎＨ、静電容量Ｃは１００ｐＦであ
る。
び静電容量Ｃからなる並列共振回路のインピーダンスＺ
は、Ｚ＝ｘ＋ｊｙ＝１／｛（１／ｊωＬ）＋（１／Ｒ）
＋ｊωＣ｝で表される。この式からωを消去すると、
｛ｘ−（１／２）Ｒ｝2 ＋ｙ2＝｛（１／２）Ｒ｝2 な
る式が得られる。この式を図示すると、図２３に示す複
素平面表示が得られる。図２３中、縦軸は虚数を示し、
横軸は実数を示す。一例として、抵抗Ｒは５０Ω、イン
ダクタンスＬは２ｎＨ、静電容量Ｃは１００ｐＦであ
る。
【０００７】図２３をω平面で表すと、図２４に示すよ
うなω平面表示が得られる。図２４中、縦軸は振幅を示
し、横軸は周波数を示す。又、図２４中、実線は実数部
分を示し、破線は虚数部分を示す。周波数
うなω平面表示が得られる。図２４中、縦軸は振幅を示
し、横軸は周波数を示す。又、図２４中、実線は実数部
分を示し、破線は虚数部分を示す。周波数
【０００８】
【数１】
【０００９】において並列共振回路が並列共振を起こ
し、電流変化点から見れば直流電流分に対応するインピ
ーダンスが見える。図２４からわかるように、インピー
ダンスは並列共振周波数ωｐで急峻に大きな値となって
いる。この例では、約５０Ωの位置でピーク（並列共振
点）が見られる。
し、電流変化点から見れば直流電流分に対応するインピ
ーダンスが見える。図２４からわかるように、インピー
ダンスは並列共振周波数ωｐで急峻に大きな値となって
いる。この例では、約５０Ωの位置でピーク（並列共振
点）が見られる。
【００１０】従って、電流変化分ｄＩ／ｄｔがそのまま
電源電圧変動分となり、例えば直流電源電流Δｉが５０
ｍＡの場合の電流変化分ｄＩ／ｄｔが５ｍＡとすると、
並列共振回路の並列共振周波数ωｐにおいては、電源電
圧Ｖｃｃの１／１０の電源電圧変動Ｖｎが生じてしま
う。
電源電圧変動分となり、例えば直流電源電流Δｉが５０
ｍＡの場合の電流変化分ｄＩ／ｄｔが５ｍＡとすると、
並列共振回路の並列共振周波数ωｐにおいては、電源電
圧Ｖｃｃの１／１０の電源電圧変動Ｖｎが生じてしま
う。
【００１１】
【発明が解決しようとする課題】従来は、半導体集積回
路の内部と外部とを接続する端子のインダクタンスを減
らすことで、電源やグランドに生じるＮ×ｄＩ／ｄｔに
比例した電源ノイズを低減していた。しかし、半導体集
積回路の内部と外部との接続には、ある程度の距離が必
然的に必要となると共に、端子の数を増加するにも限界
があった。このため、可能な範囲内で端子長を短くした
り、端子の数を増加したりしても、端子のインダクタン
スはゼロにならないので、電源ノイズの低減効果を著し
く向上することはできないという問題があった。
路の内部と外部とを接続する端子のインダクタンスを減
らすことで、電源やグランドに生じるＮ×ｄＩ／ｄｔに
比例した電源ノイズを低減していた。しかし、半導体集
積回路の内部と外部との接続には、ある程度の距離が必
然的に必要となると共に、端子の数を増加するにも限界
があった。このため、可能な範囲内で端子長を短くした
り、端子の数を増加したりしても、端子のインダクタン
スはゼロにならないので、電源ノイズの低減効果を著し
く向上することはできないという問題があった。
【００１２】他方、電源端子から見ると、半導体集積回
路は静電容量を有しており、電流が変化するとこの静電
容量と電源端子のインダクタンスにより並列共振回路が
形成されてしまう。この結果、並列共振回路の並列共振
周波数では、インピーダンスが無限大となってしまうた
め、リンギングノイズが発生してしまうという問題もあ
った。又、上記の如く端子のインダクタンスを減らして
も、並列共振回路の並列共振周波数は高くなるだけで、
並列共振点はなくならないので、リンギングノイズの問
題は解決されない。
路は静電容量を有しており、電流が変化するとこの静電
容量と電源端子のインダクタンスにより並列共振回路が
形成されてしまう。この結果、並列共振回路の並列共振
周波数では、インピーダンスが無限大となってしまうた
め、リンギングノイズが発生してしまうという問題もあ
った。又、上記の如く端子のインダクタンスを減らして
も、並列共振回路の並列共振周波数は高くなるだけで、
並列共振点はなくならないので、リンギングノイズの問
題は解決されない。
【００１３】そこで、本発明は、半導体集積回路の電源
ノイズを除去すると共に、リンギングノイズも防止する
ことのできる電源ノイズ除去方法及び半導体装置を提供
することを目的とする。
ノイズを除去すると共に、リンギングノイズも防止する
ことのできる電源ノイズ除去方法及び半導体装置を提供
することを目的とする。
【００１４】
【課題を解決するための手段】上記の課題は、請求項１
記載の、第１の電源電圧に接続される複数の第１の端子
と該第１の電源電圧とは異なる第２の電源電圧に接続さ
れる少なくとも１つの第２の端子とを有する半導体集積
回路に対して、該第１の端子のうち１つの端子には該第
１の電源電圧を供給し、該第１の端子のうち他の１つの
端子には、インピーダンス回路を介して該第２の電源電
圧を供給することで、少なくとも該第１の電源電圧に対
する電源ノイズを除去する電源ノイズ除去方法によって
達成される。
記載の、第１の電源電圧に接続される複数の第１の端子
と該第１の電源電圧とは異なる第２の電源電圧に接続さ
れる少なくとも１つの第２の端子とを有する半導体集積
回路に対して、該第１の端子のうち１つの端子には該第
１の電源電圧を供給し、該第１の端子のうち他の１つの
端子には、インピーダンス回路を介して該第２の電源電
圧を供給することで、少なくとも該第１の電源電圧に対
する電源ノイズを除去する電源ノイズ除去方法によって
達成される。
【００１５】請求項２記載の発明では、請求項１の発明
において、前記第１及び第２の電源電圧のうち一方はグ
ランドである。請求項３記載の発明では、請求項１又は
２の発明において、前記第２の端子を複数有する半導体
集積回路に対して、前記第１の端子のうち前記他の１つ
の端子は、前記インピーダンス回路を介して該第２の端
子のうち１つの端子に接続することで前記第２の電源電
圧を供給する。
において、前記第１及び第２の電源電圧のうち一方はグ
ランドである。請求項３記載の発明では、請求項１又は
２の発明において、前記第２の端子を複数有する半導体
集積回路に対して、前記第１の端子のうち前記他の１つ
の端子は、前記インピーダンス回路を介して該第２の端
子のうち１つの端子に接続することで前記第２の電源電
圧を供給する。
【００１６】請求項４記載の発明では、請求項１〜３の
いずれかの発明において、前記インピーダンス回路を、
前記半導体集積回路に対して外付けする。請求項５記載
の発明では、請求項１〜３のいずれかの発明において、
前記インピーダンス回路を、前記半導体集積回路内に設
ける。
いずれかの発明において、前記インピーダンス回路を、
前記半導体集積回路に対して外付けする。請求項５記載
の発明では、請求項１〜３のいずれかの発明において、
前記インピーダンス回路を、前記半導体集積回路内に設
ける。
【００１７】請求項６記載の発明では、請求項１〜５の
いずれかの発明において、前記インピーダンス回路を、
少なくとも抵抗及びキャパシタが直列接続された直列接
続回路で形成する。上記の課題は、請求項７記載の、第
１の電源電圧に接続される複数の第１の端子と該第１の
電源電圧とは異なる第２の電源電圧に接続される少なく
とも１つの第２の端子とを有する半導体集積回路と、該
第１の端子のうち１つの端子と該第２の電源電圧との間
に接続されるインピーダンス回路とを備え、少なくとも
該第１の電源電圧に対する電源ノイズを除去する半導体
装置によっても達成される。
いずれかの発明において、前記インピーダンス回路を、
少なくとも抵抗及びキャパシタが直列接続された直列接
続回路で形成する。上記の課題は、請求項７記載の、第
１の電源電圧に接続される複数の第１の端子と該第１の
電源電圧とは異なる第２の電源電圧に接続される少なく
とも１つの第２の端子とを有する半導体集積回路と、該
第１の端子のうち１つの端子と該第２の電源電圧との間
に接続されるインピーダンス回路とを備え、少なくとも
該第１の電源電圧に対する電源ノイズを除去する半導体
装置によっても達成される。
【００１８】請求項８記載の発明では、請求項７の発明
において、前記第１及び第２の電源電圧のうち一方はグ
ランドである。請求項９記載の発明では、請求項７又は
８の発明において、前記半導体集積回路は前記第２の端
子を複数有し、前記第１の端子のうち前記１つの端子
は、前記インピーダンス回路を介して該第２の端子のう
ち１つの端子に接続されている。
において、前記第１及び第２の電源電圧のうち一方はグ
ランドである。請求項９記載の発明では、請求項７又は
８の発明において、前記半導体集積回路は前記第２の端
子を複数有し、前記第１の端子のうち前記１つの端子
は、前記インピーダンス回路を介して該第２の端子のう
ち１つの端子に接続されている。
【００１９】請求項１０記載の発明では、請求項７〜９
のいずれかの発明において、前記インピーダンス回路
は、前記半導体集積回路に対して外付けされている。請
求項１１記載の発明では、請求項７〜９のいずれかの発
明において、前記インピーダンス回路は、前記半導体集
積回路内に設けられている。
のいずれかの発明において、前記インピーダンス回路
は、前記半導体集積回路に対して外付けされている。請
求項１１記載の発明では、請求項７〜９のいずれかの発
明において、前記インピーダンス回路は、前記半導体集
積回路内に設けられている。
【００２０】請求項１２記載の発明では、請求項７〜１
１のいずれかの発明において、前記インピーダンス回路
は、少なくとも抵抗及びキャパシタが直列接続された直
列接続回路からなる。請求項１３記載の発明では、請求
項７〜１２のいずれかの発明において、前記半導体集積
回路は、複数の電極を有する半導体チップを備え、該電
極と前記端子との間及び該端子と前記インピーダンス回
路との間は、夫々ボンディングワイヤにより接続されて
いる。
１のいずれかの発明において、前記インピーダンス回路
は、少なくとも抵抗及びキャパシタが直列接続された直
列接続回路からなる。請求項１３記載の発明では、請求
項７〜１２のいずれかの発明において、前記半導体集積
回路は、複数の電極を有する半導体チップを備え、該電
極と前記端子との間及び該端子と前記インピーダンス回
路との間は、夫々ボンディングワイヤにより接続されて
いる。
【００２１】請求項１及び７記載の発明によれば、簡単
な構成で、半導体集積回路の電源ノイズを除去すると共
に、リンギングも防止することのできる。請求項２及び
８記載の発明によれば、電源ノイズやグランドノイズを
効果的に除去し得る。
な構成で、半導体集積回路の電源ノイズを除去すると共
に、リンギングも防止することのできる。請求項２及び
８記載の発明によれば、電源ノイズやグランドノイズを
効果的に除去し得る。
【００２２】請求項３及び９記載の発明によれば、電源
ノイズ及びグランドノイズを効果的に除去し得る。請求
項４及び１０記載の発明によれば、簡単な構成で、半導
体集積回路の電源ノイズを除去すると共に、リンギング
も防止することのできる。
ノイズ及びグランドノイズを効果的に除去し得る。請求
項４及び１０記載の発明によれば、簡単な構成で、半導
体集積回路の電源ノイズを除去すると共に、リンギング
も防止することのできる。
【００２３】請求項５及び１１記載の発明によれば、簡
単な構成で、半導体集積回路の電源ノイズを除去すると
共に、リンギングも防止することのでき、電源ノイズに
よる影響を受けにくい半導体パッケージを実現できる。
請求項６及び１２記載の発明によれば、簡単な構成のイ
ンピーダンス回路を用いて半導体集積回路の電源ノイズ
を除去すると共に、リンギングも防止することのでき
る。
単な構成で、半導体集積回路の電源ノイズを除去すると
共に、リンギングも防止することのでき、電源ノイズに
よる影響を受けにくい半導体パッケージを実現できる。
請求項６及び１２記載の発明によれば、簡単な構成のイ
ンピーダンス回路を用いて半導体集積回路の電源ノイズ
を除去すると共に、リンギングも防止することのでき
る。
【００２４】請求項１３記載の発明によれば、半導体チ
ップに対するワイヤボンディングを行い際に一緒にイン
ピーダンス回路の接続も行えるので、製造工程を複雑化
することなく、安価で信頼性の高い半導体装置を実現で
きる。従って、本発明によれば、半導体集積回路の電源
ノイズを除去すると共に、リンギングノイズも防止する
ことのできる。
ップに対するワイヤボンディングを行い際に一緒にイン
ピーダンス回路の接続も行えるので、製造工程を複雑化
することなく、安価で信頼性の高い半導体装置を実現で
きる。従って、本発明によれば、半導体集積回路の電源
ノイズを除去すると共に、リンギングノイズも防止する
ことのできる。
【００２５】
【発明の実施の形態】図１は、本発明になる電源ノイズ
除去方法を用いた半導体装置を示すブロック図である。
同図中、半導体装置は、半導体集積回路１と、端子３〜
６と、インピーダンス回路７とからなる。半導体集積回
路１は、半導体チップ２と端子３〜６とを有する。Ｌ
１，Ｌ２は、端子３，４のインダクタンスを示す。尚、
端子の数は４つに限定されるものではなく、又、同図で
は端子５，６のインダクタンスの図示を省略してある。
除去方法を用いた半導体装置を示すブロック図である。
同図中、半導体装置は、半導体集積回路１と、端子３〜
６と、インピーダンス回路７とからなる。半導体集積回
路１は、半導体チップ２と端子３〜６とを有する。Ｌ
１，Ｌ２は、端子３，４のインダクタンスを示す。尚、
端子の数は４つに限定されるものではなく、又、同図で
は端子５，６のインダクタンスの図示を省略してある。
【００２６】端子３，４は、夫々第１の電源電圧を半導
体チップ２に供給するための電源端子である。又、端子
５，６は、夫々第２の電源電圧を半導体チップ２に供給
するための電源端子である。一例として、第１の電源電
圧はＶｃｃであり、第２の電源電圧はグランドＧＮＤで
ある。インピーダンス回路７は、例えば端子４と第２の
電源電圧との間に接続されている。尚、端子５又は６と
第１の電源電圧との間にインピーダンス回路７と同様の
回路を更に接続しても、インピーダンス回路７を設ける
代わりにこのような回路を設けても良いが、説明の便宜
上、インピーダンス回路７のみが設けられているものと
する。
体チップ２に供給するための電源端子である。又、端子
５，６は、夫々第２の電源電圧を半導体チップ２に供給
するための電源端子である。一例として、第１の電源電
圧はＶｃｃであり、第２の電源電圧はグランドＧＮＤで
ある。インピーダンス回路７は、例えば端子４と第２の
電源電圧との間に接続されている。尚、端子５又は６と
第１の電源電圧との間にインピーダンス回路７と同様の
回路を更に接続しても、インピーダンス回路７を設ける
代わりにこのような回路を設けても良いが、説明の便宜
上、インピーダンス回路７のみが設けられているものと
する。
【００２７】端子４から見ると、インダクタンスＬ２及
びインピーダンス回路７からなる並列接続回路が構成さ
れるが、インピーダンス回路７の共振周波数における端
子４の合成インピーダンスはゼロとなる。このため、電
源ノイズを効果的に除去することができる。
びインピーダンス回路７からなる並列接続回路が構成さ
れるが、インピーダンス回路７の共振周波数における端
子４の合成インピーダンスはゼロとなる。このため、電
源ノイズを効果的に除去することができる。
【００２８】他方、電源端子４等から見ると、半導体チ
ップ２は静電容量を有しており、電流が変化するとこの
静電容量と電源端子４のインダクタンスＬ２により並列
共振回路が形成されてしまう。この結果、並列共振回路
の並列共振周波数では、インピーダンスが無限大となっ
てしまうため、本来であればリンギングノイズが発生し
てしまう。しかし、本発明では、インピーダンス回路７
の共振周波数における端子４の合成インピーダンスはゼ
ロとなるので、並列共振周波数及びインピーダンス回路
７の共振周波数を適切に選定することにより、リンギン
グノイズの発生を防止することができる。
ップ２は静電容量を有しており、電流が変化するとこの
静電容量と電源端子４のインダクタンスＬ２により並列
共振回路が形成されてしまう。この結果、並列共振回路
の並列共振周波数では、インピーダンスが無限大となっ
てしまうため、本来であればリンギングノイズが発生し
てしまう。しかし、本発明では、インピーダンス回路７
の共振周波数における端子４の合成インピーダンスはゼ
ロとなるので、並列共振周波数及びインピーダンス回路
７の共振周波数を適切に選定することにより、リンギン
グノイズの発生を防止することができる。
【００２９】尚、半導体装置は、図１に示すようにイン
ピーダンス回路７が半導体集積回路１に外付けされた構
成であっても、インピーダンス回路７が半導体集積回路
１の内部に設けられた構成であっても、インピーダンス
回路７が半導体チップ２内に設けられた構成であっても
良い。インピーダンス回路７が半導体集積回路１の内部
に設けられた構成を採用することにより、半導体装置、
即ち、半導体パッケージ内に電源ノイズ除去手段を内蔵
することができる。
ピーダンス回路７が半導体集積回路１に外付けされた構
成であっても、インピーダンス回路７が半導体集積回路
１の内部に設けられた構成であっても、インピーダンス
回路７が半導体チップ２内に設けられた構成であっても
良い。インピーダンス回路７が半導体集積回路１の内部
に設けられた構成を採用することにより、半導体装置、
即ち、半導体パッケージ内に電源ノイズ除去手段を内蔵
することができる。
【００３０】又、インピーダンス回路７は、キャパシ
タ、インダクタ及び抵抗のうち少なくとも一部を含むも
のであれば良く、特定の構成の回路に限定されない。
タ、インダクタ及び抵抗のうち少なくとも一部を含むも
のであれば良く、特定の構成の回路に限定されない。
【００３１】
【実施例】図２は、本発明になる電源ノイズ除去方法の
第１実施例を採用した本発明になる半導体装置の第１実
施例を示す回路図である。同図中、図１と同一部分には
同一符号を付し、その説明は省略する。
第１実施例を採用した本発明になる半導体装置の第１実
施例を示す回路図である。同図中、図１と同一部分には
同一符号を付し、その説明は省略する。
【００３２】図２において、インピーダンス回路７は、
キャパシタＣ２及び抵抗Ｒ２からなる直列接続回路であ
る。又、半導体チップ２は図３に示す如き構成を有す
る。図２に示すように、半導体チップ２は論理回路２
０、出力回路２１、電源端子３，４，５、入力端子群１
１及び出力端子１２からなる。言うまでもなく、各端子
の数は図３に示すものに限定されるものではない。
キャパシタＣ２及び抵抗Ｒ２からなる直列接続回路であ
る。又、半導体チップ２は図３に示す如き構成を有す
る。図２に示すように、半導体チップ２は論理回路２
０、出力回路２１、電源端子３，４，５、入力端子群１
１及び出力端子１２からなる。言うまでもなく、各端子
の数は図３に示すものに限定されるものではない。
【００３３】図４は、半導体チップ２の部分を示す斜視
図である。同図中、半導体チップ２は基板２５上に設け
られており、半導体チップ２の電極２４は、ボンディン
グワイヤ２８により対応する端子３〜５，１１，１２に
接続されている。従って、各端子のインダクタンスに
は、対応するボンディングワイヤ２８によるインダクタ
ンスも含まれている。
図である。同図中、半導体チップ２は基板２５上に設け
られており、半導体チップ２の電極２４は、ボンディン
グワイヤ２８により対応する端子３〜５，１１，１２に
接続されている。従って、各端子のインダクタンスに
は、対応するボンディングワイヤ２８によるインダクタ
ンスも含まれている。
【００３４】図２に示す半導体集積回路１の等価回路図
は、図５に示す如くなる。図５中、Ｒ１は定常的に流れ
る直流電流に対する抵抗、Ｃ１は電源端子から見た半導
体チップ２の静電容量である。つまり、本実施例では、
半導体チップ２に第１の電源電圧を供給するための２本
の電源端子３，４のうち、電源端子３からのみ第１の電
源電圧であるＶｃｃを供給し、他方の電源端子４はイン
ピーダンス回路７を介して第２の電源電圧であるグラン
ドＧＮＤに接続する。これにより、並列共振で極大値を
とっていたものを、直列共振の極小値とキャンセルさせ
ることで、電源端子３，４のインピーダンスを低減する
ことができるので、電源ノイズを効果的に低減可能であ
る。
は、図５に示す如くなる。図５中、Ｒ１は定常的に流れ
る直流電流に対する抵抗、Ｃ１は電源端子から見た半導
体チップ２の静電容量である。つまり、本実施例では、
半導体チップ２に第１の電源電圧を供給するための２本
の電源端子３，４のうち、電源端子３からのみ第１の電
源電圧であるＶｃｃを供給し、他方の電源端子４はイン
ピーダンス回路７を介して第２の電源電圧であるグラン
ドＧＮＤに接続する。これにより、並列共振で極大値を
とっていたものを、直列共振の極小値とキャンセルさせ
ることで、電源端子３，４のインピーダンスを低減する
ことができるので、電源ノイズを効果的に低減可能であ
る。
【００３５】図２に示すインダクタンスＬ１の値をＬ、
抵抗Ｒ１の値をＲ、静電容量Ｃ１の値をＣとすると、こ
れらＬ１，Ｒ１，Ｃ１からなる並列共振回路のインピー
ダンスＺは、Ｚ＝ｘ＋ｊｙ＝１／｛（１／ｊωＬ）＋
（１／Ｒ）＋ｊωＣ｝で表される。この式からωを消去
すると、｛ｘ−（１／２）Ｒ｝2 ＋ｙ2 ＝｛（１／２）
Ｒ｝2 なる式が得られる。この式を図示すると、以下に
説明する図６，図８及び図１０に示す複素平面表示が得
られる。
抵抗Ｒ１の値をＲ、静電容量Ｃ１の値をＣとすると、こ
れらＬ１，Ｒ１，Ｃ１からなる並列共振回路のインピー
ダンスＺは、Ｚ＝ｘ＋ｊｙ＝１／｛（１／ｊωＬ）＋
（１／Ｒ）＋ｊωＣ｝で表される。この式からωを消去
すると、｛ｘ−（１／２）Ｒ｝2 ＋ｙ2 ＝｛（１／２）
Ｒ｝2 なる式が得られる。この式を図示すると、以下に
説明する図６，図８及び図１０に示す複素平面表示が得
られる。
【００３６】図６は、インピーダンス回路７による直列
共振周波数ωｓが並列共振周波数ωｐの１０倍に選定さ
れた場合の本実施例における複素平面表示を示す図であ
る。図６中、縦軸は虚数を示し、横軸は実数を示す。こ
の場合、抵抗Ｒ１は１００Ω、抵抗Ｒ２は１０Ω、イン
ダクタンスＬ１，Ｌ２は２ｎＨ、静電容量Ｃ１は１００
ｐＦ、キャパシタＣ２は１ｐＦである。
共振周波数ωｓが並列共振周波数ωｐの１０倍に選定さ
れた場合の本実施例における複素平面表示を示す図であ
る。図６中、縦軸は虚数を示し、横軸は実数を示す。こ
の場合、抵抗Ｒ１は１００Ω、抵抗Ｒ２は１０Ω、イン
ダクタンスＬ１，Ｌ２は２ｎＨ、静電容量Ｃ１は１００
ｐＦ、キャパシタＣ２は１ｐＦである。
【００３７】図６をω平面で表すと、図７に示すような
ω平面表示が得られる。図７中、縦軸は振幅を示し、横
軸は周波数を示す。又、図７中、実線は実数部分を示
し、破線は虚数部分を示す。周波数
ω平面表示が得られる。図７中、縦軸は振幅を示し、横
軸は周波数を示す。又、図７中、実線は実数部分を示
し、破線は虚数部分を示す。周波数
【００３８】
【数２】
【００３９】において並列共振回路が並列共振を起こ
し、電流変化点から見れば直流電流分に対応するインピ
ーダンス、即ち、抵抗Ｒ１が見える。図７からわかるよ
うに、インピーダンスは並列共振周波数ωｐで急峻に大
きな値となっている。この例では、約１００Ωの位置で
ピーク（並列共振点）が見られた。
し、電流変化点から見れば直流電流分に対応するインピ
ーダンス、即ち、抵抗Ｒ１が見える。図７からわかるよ
うに、インピーダンスは並列共振周波数ωｐで急峻に大
きな値となっている。この例では、約１００Ωの位置で
ピーク（並列共振点）が見られた。
【００４０】図８は、インピーダンス回路７による直列
共振周波数ωｓが並列共振周波数ωｐと等しく選定され
た場合の本実施例における複素平面表示を示す図であ
る。図８中、縦軸は虚数を示し、横軸は実数を示す。こ
の場合、抵抗Ｒ１は１００Ω、抵抗Ｒ２は１０Ω、イン
ダクタンスＬ１，Ｌ２は２ｎＨ、静電容量Ｃ１は１００
ｐＦ、キャパシタＣ２は１００ｐＦである。
共振周波数ωｓが並列共振周波数ωｐと等しく選定され
た場合の本実施例における複素平面表示を示す図であ
る。図８中、縦軸は虚数を示し、横軸は実数を示す。こ
の場合、抵抗Ｒ１は１００Ω、抵抗Ｒ２は１０Ω、イン
ダクタンスＬ１，Ｌ２は２ｎＨ、静電容量Ｃ１は１００
ｐＦ、キャパシタＣ２は１００ｐＦである。
【００４１】図８をω平面で表すと、図９に示すような
ω平面表示が得られる。図９中、縦軸は振幅を示し、横
軸は周波数を示す。又、図９中、実線は実数部分を示
し、破線は虚数部分を示す。図９からわかるように、こ
の場合はインピーダンスが並列共振周波数ωｐで緩やか
なピークとなっており、ピークの位置は抵抗Ｒ２の値に
よって変化することがわかった。この例では、約１０Ω
の位置でピーク（並列共振点）が見られた。
ω平面表示が得られる。図９中、縦軸は振幅を示し、横
軸は周波数を示す。又、図９中、実線は実数部分を示
し、破線は虚数部分を示す。図９からわかるように、こ
の場合はインピーダンスが並列共振周波数ωｐで緩やか
なピークとなっており、ピークの位置は抵抗Ｒ２の値に
よって変化することがわかった。この例では、約１０Ω
の位置でピーク（並列共振点）が見られた。
【００４２】図１０は、インピーダンス回路７による直
列共振周波数ωｓが並列共振周波数ωｐと等しく選定さ
れた場合の本実施例における複素平面表示を示す図であ
る。図１０中、縦軸は虚数を示し、横軸は実数を示す。
この場合、抵抗Ｒ１は５０Ω、抵抗Ｒ２は５Ω、インダ
クタンスＬ１，Ｌ２は２ｎＨ、静電容量Ｃ１は１００ｐ
Ｆ、キャパシタＣ２は１００ｐＦである。
列共振周波数ωｓが並列共振周波数ωｐと等しく選定さ
れた場合の本実施例における複素平面表示を示す図であ
る。図１０中、縦軸は虚数を示し、横軸は実数を示す。
この場合、抵抗Ｒ１は５０Ω、抵抗Ｒ２は５Ω、インダ
クタンスＬ１，Ｌ２は２ｎＨ、静電容量Ｃ１は１００ｐ
Ｆ、キャパシタＣ２は１００ｐＦである。
【００４３】図１０をω平面で表すと、図１１に示すよ
うなω平面表示が得られる。図１１中、縦軸は振幅を示
し、横軸は周波数を示す。又、図１１中、実線は実数部
分を示し、破線は虚数部分を示す。図１１からわかるよ
うに、この場合もインピーダンスが並列共振周波数ωｐ
で緩やかなピークとなっており、ピークの位置は抵抗Ｒ
２の値によって変化することがわかった。この例では、
約５Ωの位置でピーク（並列共振点）が見られた。
うなω平面表示が得られる。図１１中、縦軸は振幅を示
し、横軸は周波数を示す。又、図１１中、実線は実数部
分を示し、破線は虚数部分を示す。図１１からわかるよ
うに、この場合もインピーダンスが並列共振周波数ωｐ
で緩やかなピークとなっており、ピークの位置は抵抗Ｒ
２の値によって変化することがわかった。この例では、
約５Ωの位置でピーク（並列共振点）が見られた。
【００４４】尚、並列共振周波数ωｐ付近でにおいて、
【００４５】
【数３】
【００４６】が成立するとすると、ｘ，ｙは以下の如き
計算により求められる。
計算により求められる。
【００４７】
【数４】
【００４８】ここで、
【００４９】
【数５】
【００５０】であり、
【００５１】
【数６】
【００５２】であるので、
【００５３】
【数７】
【００５４】となる。従って、ｘ，ｙは次のように求ま
る。
る。
【００５５】
【数８】
【００５６】図１２はこのようにして求まるｘをξ軸に
対して示す図であり、図１３は同様にして求まるｙをξ
軸に対して示す図である。又、ラプラス変換による解
は、次のように求められる。
対して示す図であり、図１３は同様にして求まるｙをξ
軸に対して示す図である。又、ラプラス変換による解
は、次のように求められる。
【００５７】
【数９】
【００５８】ここで、
【００５９】
【数１０】
【００６０】であり、
【００６１】
【数１１】
【００６２】であるため、
【００６３】
【数１２】
【００６４】となる。従って、
【００６５】
【数１３】
【００６６】が求まる。このステップ応答は、Ｉ＝Ｉｏ
／Ｓとすると、
／Ｓとすると、
【００６７】
【数１４】
【００６８】より求められる。ここで、
【００６９】
【数１５】
【００７０】なので、電源ノイズＶｎは次式より求めら
れる。
れる。
【００７１】
【数１６】
【００７２】次に、本発明になる電源ノイズ除去方法の
第２実施例を採用した本発明になる半導体装置の第２実
施例を説明する。図１４は、第２実施例を示す回路図で
ある。同図中、図２と同一部分には同一符号を付し、そ
の説明は省略する。Ｌ３，Ｌ４は、夫々端子５，６のイ
ンダクタンスを示す。
第２実施例を採用した本発明になる半導体装置の第２実
施例を説明する。図１４は、第２実施例を示す回路図で
ある。同図中、図２と同一部分には同一符号を付し、そ
の説明は省略する。Ｌ３，Ｌ４は、夫々端子５，６のイ
ンダクタンスを示す。
【００７３】本実施例では、半導体チップ２に第２の電
源電圧を供給するための２本の電源端子５，６のうち、
電源端子５のみを第２の電源電圧であるＧＮＤに接続
し、他方の電源端子６はインピーダンス回路７を介して
第１の電源電圧であるＶｃｃに接続する。これにより、
並列共振で極大値をとっていたものを、直列共振の極小
値とキャンセルさせることで、電源端子５，６のインピ
ーダンスを低減することができるので、グランドノイズ
を効果的に低減可能である。
源電圧を供給するための２本の電源端子５，６のうち、
電源端子５のみを第２の電源電圧であるＧＮＤに接続
し、他方の電源端子６はインピーダンス回路７を介して
第１の電源電圧であるＶｃｃに接続する。これにより、
並列共振で極大値をとっていたものを、直列共振の極小
値とキャンセルさせることで、電源端子５，６のインピ
ーダンスを低減することができるので、グランドノイズ
を効果的に低減可能である。
【００７４】次に、本発明になる電源ノイズ除去方法の
第３実施例を採用した本発明になる半導体装置の第３実
施例を説明する。図１５は、第３実施例を示す回路図で
ある。同図中、図２及び図１４と同一部分には同一符号
を付し、その説明は省略する。
第３実施例を採用した本発明になる半導体装置の第３実
施例を説明する。図１５は、第３実施例を示す回路図で
ある。同図中、図２及び図１４と同一部分には同一符号
を付し、その説明は省略する。
【００７５】本実施例では、インピーダンス回路７が端
子４及び端子６に対して別々に設けられている。これに
より、第１の電源電圧Ｖｃｃに対する電源ノイズ及び第
２の電源電圧ＧＮＤに対するグランドノイズを良好に低
減可能である。次に、本発明になる電源ノイズ除去方法
の第４実施例を採用した本発明になる半導体装置の第４
実施例を説明する。図１６は、第４実施例を示す回路図
である。同図中、図１５と同一部分には同一符号を付
し、その説明は省略する。
子４及び端子６に対して別々に設けられている。これに
より、第１の電源電圧Ｖｃｃに対する電源ノイズ及び第
２の電源電圧ＧＮＤに対するグランドノイズを良好に低
減可能である。次に、本発明になる電源ノイズ除去方法
の第４実施例を採用した本発明になる半導体装置の第４
実施例を説明する。図１６は、第４実施例を示す回路図
である。同図中、図１５と同一部分には同一符号を付
し、その説明は省略する。
【００７６】本実施例では、半導体チップ２に第１の電
源電圧を供給するための２本の電源端子３，４のうち、
電源端子３のみを第１の電源電圧であるＶｃｃに接続
し、他方の電源端子４はインピーダンス回路７を介して
端子６に接続する。端子５は、第２の電源電圧であるグ
ランドＧＮＤに接続される。これにより、並列共振で極
大値をとっていたものを、直列共振の極小値とキャンセ
ルさせることで、電源端子３〜６のインピーダンスを低
減することができるので、電源電圧Ｖｃｃ及びグランド
ＧＮＤの両方に対する電源ノイズを効果的に低減可能で
ある。
源電圧を供給するための２本の電源端子３，４のうち、
電源端子３のみを第１の電源電圧であるＶｃｃに接続
し、他方の電源端子４はインピーダンス回路７を介して
端子６に接続する。端子５は、第２の電源電圧であるグ
ランドＧＮＤに接続される。これにより、並列共振で極
大値をとっていたものを、直列共振の極小値とキャンセ
ルさせることで、電源端子３〜６のインピーダンスを低
減することができるので、電源電圧Ｖｃｃ及びグランド
ＧＮＤの両方に対する電源ノイズを効果的に低減可能で
ある。
【００７７】次に、本発明になる電源ノイズ除去方法の
第５実施例を採用した本発明になる半導体装置の第５実
施例を説明する。図１７は、第５実施例を示す回路図で
ある。同図中、図１６と同一部分には同一符号を付し、
その説明は省略する。本実施例では、半導体チップ２に
第１の電源電圧を供給するための２本の電源端子３，４
のうち、電源端子３のみを第１の電源電圧であるＶｃｃ
に接続し、他方の電源端子４はインピーダンス回路７を
介して端子６に接続する。端子５は、第２の電源電圧で
あるグランドＧＮＤに接続される。これにより、並列共
振で極大値をとっていたものを、直列共振の極小値とキ
ャンセルさせることで、電源端子３〜６のインピーダン
スを低減することができるので、電源電圧Ｖｃｃ及びグ
ランドＧＮＤの両方にに対する電源ノイズを効果的に低
減可能である。更に、半導体チップ２に第３の電源電圧
Ｖを供給するための２本の電源端子５３，５４のうち、
電源端子５３のみを第３の電源電圧Ｖに接続し、他方の
電源端子５４はインピーダンス回路７を介して端子５６
に接続する。端子５５は、第２の電源電圧であるグラン
ドＧＮＤに接続される。これにより、並列共振で極大値
をとっていたものを、直列共振の極小値とキャンセルさ
せることで、電源端子５３〜５６のインピーダンスを低
減することができるので、第３の電源電圧Ｖ及びグラン
ドＧＮＤの両方にに対する電源ノイズを効果的に低減可
能である。
第５実施例を採用した本発明になる半導体装置の第５実
施例を説明する。図１７は、第５実施例を示す回路図で
ある。同図中、図１６と同一部分には同一符号を付し、
その説明は省略する。本実施例では、半導体チップ２に
第１の電源電圧を供給するための２本の電源端子３，４
のうち、電源端子３のみを第１の電源電圧であるＶｃｃ
に接続し、他方の電源端子４はインピーダンス回路７を
介して端子６に接続する。端子５は、第２の電源電圧で
あるグランドＧＮＤに接続される。これにより、並列共
振で極大値をとっていたものを、直列共振の極小値とキ
ャンセルさせることで、電源端子３〜６のインピーダン
スを低減することができるので、電源電圧Ｖｃｃ及びグ
ランドＧＮＤの両方にに対する電源ノイズを効果的に低
減可能である。更に、半導体チップ２に第３の電源電圧
Ｖを供給するための２本の電源端子５３，５４のうち、
電源端子５３のみを第３の電源電圧Ｖに接続し、他方の
電源端子５４はインピーダンス回路７を介して端子５６
に接続する。端子５５は、第２の電源電圧であるグラン
ドＧＮＤに接続される。これにより、並列共振で極大値
をとっていたものを、直列共振の極小値とキャンセルさ
せることで、電源端子５３〜５６のインピーダンスを低
減することができるので、第３の電源電圧Ｖ及びグラン
ドＧＮＤの両方にに対する電源ノイズを効果的に低減可
能である。
【００７８】尚、上記各実施例では、１又は複数のイン
ピーダンス回路７が、半導体集積回路１に対して外付け
されているものとして説明したが、インピーダンス回路
７は、半導体集積回路１内又は半導体チップ２内に設け
ても良い。図１８は、本発明になる電源ノイズ除去方法
の第６実施例を採用した本発明になる半導体装置の第６
実施例を示す回路図である。同図中、図２〜図４と同一
部分には同一符号を付し、その説明は省略する。
ピーダンス回路７が、半導体集積回路１に対して外付け
されているものとして説明したが、インピーダンス回路
７は、半導体集積回路１内又は半導体チップ２内に設け
ても良い。図１８は、本発明になる電源ノイズ除去方法
の第６実施例を採用した本発明になる半導体装置の第６
実施例を示す回路図である。同図中、図２〜図４と同一
部分には同一符号を付し、その説明は省略する。
【００７９】本実施例では、インピーダンス回路７が半
導体チップ２内、即ち、半導体集積回路１内に設けられ
ている。半導体チップ２は、電極２４−１〜２４−４，
２４−１０等を有し、電極２４−２と電極２４−３はイ
ンピーダンス回路７を介して接続されている。キャパシ
タＣ２はオンチップキャパシタにより実現され、抵抗Ｒ
２は通常の薄膜抵抗により実現できる。図１９は、この
オンチップキャパシタＣ２の部分を拡大して示す斜視図
である。同図に示すように、電極２４−１０，２４−１
間や電極２４−１，２４−２間等は、ボンディングワイ
ヤ２８により接続される。従って、半導体チップ２とイ
ンピーダンス回路７との接続が、半導体チップ２の電極
部分でワイヤボンディングにより実現できる。
導体チップ２内、即ち、半導体集積回路１内に設けられ
ている。半導体チップ２は、電極２４−１〜２４−４，
２４−１０等を有し、電極２４−２と電極２４−３はイ
ンピーダンス回路７を介して接続されている。キャパシ
タＣ２はオンチップキャパシタにより実現され、抵抗Ｒ
２は通常の薄膜抵抗により実現できる。図１９は、この
オンチップキャパシタＣ２の部分を拡大して示す斜視図
である。同図に示すように、電極２４−１０，２４−１
間や電極２４−１，２４−２間等は、ボンディングワイ
ヤ２８により接続される。従って、半導体チップ２とイ
ンピーダンス回路７との接続が、半導体チップ２の電極
部分でワイヤボンディングにより実現できる。
【００８０】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは言う
までもない。
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の変形及び改良が可能であることは言う
までもない。
【００８１】
【発明の効果】請求項１及び７記載の発明によれば、簡
単な構成で、半導体集積回路の電源ノイズを除去すると
共に、リンギングも防止することのできる。請求項２及
び８記載の発明によれば、電源ノイズやグランドノイズ
を効果的に除去し得る。
単な構成で、半導体集積回路の電源ノイズを除去すると
共に、リンギングも防止することのできる。請求項２及
び８記載の発明によれば、電源ノイズやグランドノイズ
を効果的に除去し得る。
【００８２】請求項３及び９記載の発明によれば、電源
ノイズ及びグランドノイズを効果的に除去し得る。請求
項４及び１０記載の発明によれば、簡単な構成で、半導
体集積回路の電源ノイズを除去すると共に、リンギング
も防止することのできる。
ノイズ及びグランドノイズを効果的に除去し得る。請求
項４及び１０記載の発明によれば、簡単な構成で、半導
体集積回路の電源ノイズを除去すると共に、リンギング
も防止することのできる。
【００８３】請求項５及び１１記載の発明によれば、簡
単な構成で、半導体集積回路の電源ノイズを除去すると
共に、リンギングも防止することのでき、電源ノイズに
よる影響を受けにくい半導体パッケージを実現できる。
請求項６及び１２記載の発明によれば、簡単な構成のイ
ンピーダンス回路を用いて半導体集積回路の電源ノイズ
を除去すると共に、リンギングも防止することのでき
る。
単な構成で、半導体集積回路の電源ノイズを除去すると
共に、リンギングも防止することのでき、電源ノイズに
よる影響を受けにくい半導体パッケージを実現できる。
請求項６及び１２記載の発明によれば、簡単な構成のイ
ンピーダンス回路を用いて半導体集積回路の電源ノイズ
を除去すると共に、リンギングも防止することのでき
る。
【００８４】請求項１３記載の発明によれば、半導体チ
ップに対するワイヤボンディングを行い際に一緒にイン
ピーダンス回路の接続も行えるので、製造工程を複雑化
することなく、安価で信頼性の高い半導体装置を実現で
きる。従って、本発明によれば、半導体集積回路の電源
ノイズを除去すると共に、リンギングノイズも防止する
ことのできる。
ップに対するワイヤボンディングを行い際に一緒にイン
ピーダンス回路の接続も行えるので、製造工程を複雑化
することなく、安価で信頼性の高い半導体装置を実現で
きる。従って、本発明によれば、半導体集積回路の電源
ノイズを除去すると共に、リンギングノイズも防止する
ことのできる。
【図１】本発明になる電源ノイズ除去方法を用いた半導
体装置を示すブロック図である。
体装置を示すブロック図である。
【図２】本発明になる半導体装置の第１実施例を示す回
路図である。
路図である。
【図３】半導体チップの構成を示す回路図である。
【図４】半導体チップの部分を示す斜視図である。
【図５】図２に示す半導体集積回路の等価回路図であ
る。
る。
【図６】インピーダンス回路による直列共振周波数が並
列共振周波数の１０倍に選定された場合の第１実施例に
おける複素平面表示を示す図である。
列共振周波数の１０倍に選定された場合の第１実施例に
おける複素平面表示を示す図である。
【図７】図６をω平面で表した場合のω平面表示を示す
図である。
図である。
【図８】インピーダンス回路による直列共振周波数が並
列共振周波数と等しく選定された場合の第１実施例にお
ける複素平面表示を示す図である。
列共振周波数と等しく選定された場合の第１実施例にお
ける複素平面表示を示す図である。
【図９】図８をω平面で表した場合のω平面表示を示す
図である。
図である。
【図１０】インピーダンス回路による直列共振周波数が
並列共振周波数と等しく選定された場合の第１実施例に
おける複素平面表示を示す図である。
並列共振周波数と等しく選定された場合の第１実施例に
おける複素平面表示を示す図である。
【図１１】図１０をω平面で表した場合のω平面表示を
示す図である。
示す図である。
【図１２】ｘをξ軸に対して示す図である。
【図１３】ｙをξ軸に対して示す図である。
【図１４】本発明になる半導体装置の第２実施例を示す
回路図である。
回路図である。
【図１５】本発明になる半導体装置の第３実施例を示す
回路図である。
回路図である。
【図１６】本発明になる半導体装置の第４実施例を示す
回路図である。
回路図である。
【図１７】本発明になる半導体装置の第５実施例を示す
回路図である。
回路図である。
【図１８】本発明になる半導体装置の第６実施例を示す
回路図である。
回路図である。
【図１９】第６実施例におけるオンチップキャパシタの
部分を拡大して示す斜視図である。
部分を拡大して示す斜視図である。
【図２０】半導体集積回路の電源部の等価回路図を示
す。
す。
【図２１】半導体チップを有する実際の半導体集積回路
の等価回路を示す回路図である。
の等価回路を示す回路図である。
【図２２】図２１の等価回路を電流原から見た場合の構
成を示す等価回路図である。
成を示す等価回路図である。
【図２３】並列共振回路のインピーダンスを表す式から
ωを消去した式の複素平面表示を示す図である。
ωを消去した式の複素平面表示を示す図である。
【図２４】図２３をω平面で表した場合のω平面表示を
示す図である。
示す図である。
１ 半導体集積回路 ２ 半導体チップ ３〜６，１２，５３〜５６ 端子 ７ インピーダンス回路 １１ 入力端子群 ２０ 論理回路 ２１ 出力回路 ２５ 基板 ２８ ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088
Claims (13)
- 【請求項１】 第１の電源電圧に接続される複数の第１
の端子と該第１の電源電圧とは異なる第２の電源電圧に
接続される少なくとも１つの第２の端子とを有する半導
体集積回路に対して、 該第１の端子のうち１つの端子には該第１の電源電圧を
供給し、 該第１の端子のうち他の１つの端子には、インピーダン
ス回路を介して該第２の電源電圧を供給することで、少
なくとも該第１の電源電圧に対する電源ノイズを除去す
る、電源ノイズ除去方法。 - 【請求項２】 前記第１及び第２の電源電圧のうち一方
はグランドである、請求項１記載の電源ノイズ除去方
法。 - 【請求項３】 前記第２の端子を複数有する半導体集積
回路に対して、 前記第１の端子のうち前記他の１つの端子は、前記イン
ピーダンス回路を介して該第２の端子のうち１つの端子
に接続することで前記第２の電源電圧を供給する、請求
項１又は２記載の電源ノイズ除去方法。 - 【請求項４】 前記インピーダンス回路を、前記半導体
集積回路に対して外付けする、請求項１〜３のうちいず
れか１項記載の電源ノイズ除去方法。 - 【請求項５】 前記インピーダンス回路を、前記半導体
集積回路内に設ける、請求項１〜３のうちいずれか１項
記載の電源ノイズ除去方法。 - 【請求項６】 前記インピーダンス回路を、少なくとも
抵抗及びキャパシタが直列接続された直列接続回路で形
成する、請求項１〜５のうちいずれか１項記載の電源ノ
イズ除去方法。 - 【請求項７】 第１の電源電圧に接続される複数の第１
の端子と該第１の電源電圧とは異なる第２の電源電圧に
接続される少なくとも１つの第２の端子とを有する半導
体集積回路と、 該第１の端子のうち１つの端子と該第２の電源電圧との
間に接続されるインピーダンス回路とを備え、少なくと
も該第１の電源電圧に対する電源ノイズを除去する、半
導体装置。 - 【請求項８】 前記第１及び第２の電源電圧のうち一方
はグランドである、請求項７記載の半導体装置。 - 【請求項９】 前記半導体集積回路は前記第２の端子を
複数有し、前記第１の端子のうち前記１つの端子は、前
記インピーダンス回路を介して該第２の端子のうち１つ
の端子に接続されている、請求項７又は８記載の半導体
装置。 - 【請求項１０】 前記インピーダンス回路は、前記半導
体集積回路に対して外付けされている、請求項７〜９の
うちいずれか１項記載の半導体装置。 - 【請求項１１】 前記インピーダンス回路は、前記半導
体集積回路内に設けられている、請求項７〜９のうちい
ずれか１項記載の半導体装置。 - 【請求項１２】 前記インピーダンス回路は、少なくと
も抵抗及びキャパシタが直列接続された直列接続回路か
らなる、請求項７〜１１のうちいずれか１項記載の半導
体装置。 - 【請求項１３】 前記半導体集積回路は、複数の電極を
有する半導体チップを備え、該電極と前記端子との間及
び該端子と前記インピーダンス回路との間は、夫々ボン
ディングワイヤにより接続されている、請求項７〜１２
のうちいずれか１項記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17685396A JP3438803B2 (ja) | 1996-07-05 | 1996-07-05 | 電源ノイズ除去方法及び半導体装置 |
| DE19650820A DE19650820C2 (de) | 1996-07-05 | 1996-12-09 | Stromversorgungs-Störsignalbeseitigungsverfahren und zugehörige Störsignal-Beseitigungsschaltung |
| US08/763,797 US5926061A (en) | 1996-07-05 | 1996-12-11 | Power supply noise eliminating method and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17685396A JP3438803B2 (ja) | 1996-07-05 | 1996-07-05 | 電源ノイズ除去方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1023664A true JPH1023664A (ja) | 1998-01-23 |
| JP3438803B2 JP3438803B2 (ja) | 2003-08-18 |
Family
ID=16020983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17685396A Expired - Fee Related JP3438803B2 (ja) | 1996-07-05 | 1996-07-05 | 電源ノイズ除去方法及び半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3438803B2 (ja) |
| DE (1) | DE19650820C2 (ja) |
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| CN1398031A (zh) * | 2001-07-16 | 2003-02-19 | 松下电器产业株式会社 | 电源装置 |
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| US7633773B2 (en) * | 2006-05-10 | 2009-12-15 | Micron Technology, Inc. | On-die anti-resonance structure for integrated circuit |
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1996
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- 1996-12-09 DE DE19650820A patent/DE19650820C2/de not_active Expired - Fee Related
- 1996-12-11 US US08/763,797 patent/US5926061A/en not_active Expired - Lifetime
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