JPS63107129A - チツプキヤリア - Google Patents

チツプキヤリア

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JPS63107129A
JPS63107129A JP61251870A JP25187086A JPS63107129A JP S63107129 A JPS63107129 A JP S63107129A JP 61251870 A JP61251870 A JP 61251870A JP 25187086 A JP25187086 A JP 25187086A JP S63107129 A JPS63107129 A JP S63107129A
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chip carrier
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路、特に超高速論理素子を搭載す
るためのチップキャリアに関する。
〔従来の技術〕
半導体集積回路は一般に、チップキャリアに搭載して密
閉され、各種外部回路に実装される。このチップキャリ
アには、外部回路との電気接続に必要な外部電極が取り
付けられている。
ここで従来、チップキャリア上に搭載される半導体集積
回路チップの端子電極と、チップキャリアの外Ｂ電極と
の間は、ボンディングワイヤで接続されていた。その外
部電極やボンディングワイヤ等は、外部回路に実装され
たとき、その回路中の伝送線路として、その特性インピ
ーダンスを見た場合、全く不整合であった。従ってこれ
らは、浮遊したインダクタンスおよびキャパシタンスと
なっていた。しかし、従来これは無視できる程度のもの
で、特に問題とされていなかった。
〔発明が解決しようとする問題点〕
ところが、半導体集積回路技術の発達、並びにＧａＡｓ
　（ガリウムヒ素）など新素子の開発にょリ、最近の論
理素子は超高速化されてきている。
従って、従来の半導体集積回路に用いられていたような
、比較的遅いスイッチング速度の論理回路の場合には問
題とならなかった、チップキャリアの浮遊インダクタン
スやキャパシタンスが問題となってきている。
一般に、論理回路の出力端子は低インピーダンスであり
、入力端子は高インピーダンスであり、論理回路相互間
を接続する配線基板の信号線は、論理回路の出力端子の
インピーダンスに整合がとられている。従って、超高速
論理回路の出力端子から信号パルスが出力され配線基板
の信号線を伝送線路として受端の論理回路の入力端子ま
で伝送される場合、まずチップキャリアの外部電極に至
るまでのボンディングワイヤや、これと外部電極とを結
ぶ接続導体のインピーダンスの不整合ニより波形歪を生
じる。それが伝搬されると、受端の論理回路の入力端子
でも波形歪とインピーダンス不整合による反射を生じ、
信号遅延や誤動作、あるいは発振を起こしたりしてしま
う。
本発明は、以上の点に着目してなされたもので、周辺回
路とのインピーダンスの整合性の良いチップキャリアを
提供することを目的とするものである。
〔問題点を解決するための手段〕
本発明のチップキャリアは、半導体集積回路チップを載
せる基盤と、その基板に設けられて外部回路との接続を
行う外部電極と、この外部電極から上記半導体集積回路
に向かって上記基板上を延長された接続電極と、この接
続電極と上記半導体集積回路の端子電極との間を接続す
るボンディングワイヤと、上記基板に上記接続電極と電
気的に絶縁されて設けられ、その接続電極との間に所定
の特性インピーダンスを形成するグランド層と、上記特
性インピーダンスに整合する抵抗値を持つ抵抗層と、こ
の抵抗層の一端と前記接続電極との間およびこの抵抗層
の他端と前記グランド層との間をそれぞれ電気接続する
手段を設けたことを特徴とするものである。
〔作用〕
本発明おいては、チップキャリアの基板に、接続電極と
電気的に絶縁されて設けられ、その接続電極との間に所
定の特性インピーダンスを形成するグランド層を設けた
ので、チップキャリア内の信号伝送線路のインピーダン
ス整合を行うことができる。
さらに、上記接続電極と上記グランド層との間に、スル
ーホールを介して、上記特性インピーダンスに整合する
抵抗値を持つ抵抗層を接続したので、基板を大型化する
ことなく信号伝送線路の整合終端を実現することができ
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明のチップキャリアの一実施例を示す部
分断面図で、第２図はその外観斜視図である。
本発明のチップキャリアは、第２図に示すように、基板
１上に半導体集積回路チップを搭載して気密封止したも
のである。この基板１の側面には、多数の凹溝が形成さ
れ、外部回路との接続を行う外部電極２が設けられてい
る。また、基板１の上面には、半導体集積回路チップを
気密に覆う蓋３が取り付けられている。
さて、第１図の断面図に示すように、基板１は多層構造
とされ、中央の凹部に半導体集積回路チップ４が接着固
定されている。基板１の周縁部において、その最上層５
は、蓋３を接着固定するための上部絶縁層で、その下側
に、接続電極６と、中間絶縁層７と、グランドＢ８と、
底部絶縁層９が順に設けられている。また、底部絶縁層
９の下面には、抵抗層１２が形成されている。外部電極
２は、この基板１の側面から下面に回り込むように形成
された導電体層からなり、これから半導体集積回路チッ
プ４に向かって、接続電極６が延長されている。接続電
極６の一端は、ボンディングワイヤ１０によって、半導
体集積回路チップ４の端子電極１１と接続されている。
グランド層８は、中間絶縁層７と底部絶縁層９との間に
形成された導体層である。このグランド層８と接続電極
６との間には、これらによって、実装される外部回路と
整合する所定の特性インピーダンスが形成されている。
そこで、所定の厚さの中間絶縁層７が設けられ、グラン
ド層８の面積もこれに対応するように選定されている。
一方、このグランド層８と、接続電極６とは、スルーホ
ール１３と１４を介して抵抗層１２と電気接続されてい
る。この抵抗層１２は、上記特性インピーダンスに整合
する抵抗値を有する抵抗体により形成されている。この
抵抗層１２の両端に接続されたスルーホール１３．１４
の抵抗値は十分低いものとする。なお、この抵抗層１２
は、上部絶縁層５の内部に埋設されていても、また、中
間絶縁層７の上面に形成されていてもよく、その他適当
なスペースに形成されていればよい。この場合、抵抗層
１２と接続電極６やグランド層８の間は適当な手段で電
気接続される。
以上の構成のチップキャリアの、外部電極２を、図示し
ない外部回路の配線基板上の回路パタンに電気接続する
と、この外部回路の特性インピーダンスと、チップキャ
リアの接続電極６の特性インピーダンスが整合する。ま
た、抵抗層１２は、接続電極６を特性インピーダンスで
終端する。このため、この部分でのインピーダンスミス
マツチによる反射波の発生等が抑制される。
また、抵抗層１２を設けておけば、＃＃低抵抗外部回路
に設ける必要はない。
〔発明の効果〕
以上説明したように本発明は、チップキャリアの接続電
極を所定の特性インピーダンスに整合させ、さらに、基
板の所定個所に形成した終端抵抗で入力端子を整合終端
したので、波形歪や反射をなくし、信号遅延や誤動作を
なくした超高速論理回路を実現できる効果がある。
また、基板下面に終端抵抗を設けると、その形成が容易
で、トリミング等により高精度の整合終端が形成できる
。さらに、この抵抗は、スペースをとらず、外部回路の
簡素化を図ることもできる。
【図面の簡単な説明】
第１図は本発明のチップキーｒ’）アの要部断面図、第
２図は本発明のチップキャリアの外部斜視図である。 １・・・・・・基板、２・・・・・・外部電極、３・・
・・・・蓋、４・・・・・・半導体集積回路チップ、６
・・・・・・接続電極、８・・・・・・グランド層、１
０・・・・・・ボンディングワイヤ、１１・・・・・・
端子電極、１２・・・・・・抵抗層、１３．１４・・・
・・・スルーホール。 出　　願　　人 日本電気株式会社 代　　理　　人

Claims (1)

    【特許請求の範囲】
  1. 半導体集積回路チップを載せる基板と、その基板に設け
    られて外部回路との接続を行う外部電極と、この外部電
    極から前記半導体集積回路に向かって前記基板上を延長
    された接続電極と、この接続電極と前記半導体集積回路
    の端子電極との間を接続するボンディングワイヤと、前
    記基板に前記接続電極と電気的に絶縁されて設けられ、
    その接続電極との間に所定の特性インピーダンスを形成
    するグランド層と、前記特性インピーダンスに整合する
    抵抗値を持つ抵抗層と、この抵抗層の一端と、前記接続
    電極との間およびこの抵抗層の他端と、前記グランド層
    との間をそれぞれ電気接続する手段とを設けたことを特
    徴とするチップキャリア。
JP61251870A 1986-10-24 1986-10-24 チツプキヤリア Expired - Lifetime JPH0746711B2 (ja)

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JP61251870A JPH0746711B2 (ja) 1986-10-24 1986-10-24 チツプキヤリア

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JPS63107129A true JPS63107129A (ja) 1988-05-12
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5140407A (en) * 1989-12-25 1992-08-18 Hitachi, Ltd. Semiconductor integrated circuit devices
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JPH0746711B2 (ja) 1995-05-17

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