JPS5832786B2 - 集積回路パツケ−ジ - Google Patents
集積回路パツケ−ジInfo
- Publication number
- JPS5832786B2 JPS5832786B2 JP53164020A JP16402078A JPS5832786B2 JP S5832786 B2 JPS5832786 B2 JP S5832786B2 JP 53164020 A JP53164020 A JP 53164020A JP 16402078 A JP16402078 A JP 16402078A JP S5832786 B2 JPS5832786 B2 JP S5832786B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- lead terminal
- input signal
- conductive pattern
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路（ＩＣ）特に超高速論理集積回路のパ
ッケージ構造に関する。
ッケージ構造に関する。
最近、ＧａＡｓＦＥＴなどによる超高速論理集積回路が
開発されているが、それに伴い従来のＩＣに用いられた
パッケージでは誤動作を生ずる問題が発生してきている
。
開発されているが、それに伴い従来のＩＣに用いられた
パッケージでは誤動作を生ずる問題が発生してきている
。
それは高速スイッチング回路における伝送ラインのイン
ピーダンス不整合によって起る信号パルスの多重反射に
よる影響である。
ピーダンス不整合によって起る信号パルスの多重反射に
よる影響である。
通常、かような超高速論理回路は第１図の如きインピー
ダンスＺをもつ伝送ラインに終端抵抗Ｒを附加して多重
反射を防いでいるが、従来のＩＣパッケージではこれを
完全に防止することは難しい。
ダンスＺをもつ伝送ラインに終端抵抗Ｒを附加して多重
反射を防いでいるが、従来のＩＣパッケージではこれを
完全に防止することは難しい。
第２図に従来のＩＣパッケージと入力信号ラインの結線
の一実施例を示しており、１はＩＣパッケージ、２，３
．４はそれぞれＩＣパッケージ１内に形成せしめた導電
パターン、リード端子、ＩＣチップであり、５は入力信
号ライン、６は接地ライン、７は終端抵抗で倒れもプリ
ント基板に形成されて、それぞれボンディングワイヤ８
で接続されている。
の一実施例を示しており、１はＩＣパッケージ、２，３
．４はそれぞれＩＣパッケージ１内に形成せしめた導電
パターン、リード端子、ＩＣチップであり、５は入力信
号ライン、６は接地ライン、７は終端抵抗で倒れもプリ
ント基板に形成されて、それぞれボンディングワイヤ８
で接続されている。
この様に入力信号ライン５のリード端子３に終端抵抗７
を取り付けると該リード端子３までの入力信号パルスの
反射は防止できるが、ＩＣパッケージ１内における導電
パターン２での入力信号パルスの反射を防止することは
できない。
を取り付けると該リード端子３までの入力信号パルスの
反射は防止できるが、ＩＣパッケージ１内における導電
パターン２での入力信号パルスの反射を防止することは
できない。
しかも導電パターン２はセラミック基体内に形成されて
いるため信号の伝播速度は遅く、もしセラミック基体が
アルミナ（Ａ１２０３）製であれば、Ａｌ２Ｏ３の比誘
電率εは９．６で、信号の伝播速度はＪ７に比例するか
ら、自由空間の約３倍の時間を要することになる。
いるため信号の伝播速度は遅く、もしセラミック基体が
アルミナ（Ａ１２０３）製であれば、Ａｌ２Ｏ３の比誘
電率εは９．６で、信号の伝播速度はＪ７に比例するか
ら、自由空間の約３倍の時間を要することになる。
そのために、導電パターン３の長さを１ とすると、電
気長は約３ となり、自由空間の電波の伝播速度は３０
万キロメートル／秒であるから、長さ１ の導電パター
ンの信号伝播時間は約１０ＰＳになり、時間間隔２０Ｐ
Ｓ程度で信号パルスの反射を生ずる。
気長は約３ となり、自由空間の電波の伝播速度は３０
万キロメートル／秒であるから、長さ１ の導電パター
ンの信号伝播時間は約１０ＰＳになり、時間間隔２０Ｐ
Ｓ程度で信号パルスの反射を生ずる。
第３図は該信号パルスの多重反射を図示したもので、縦
軸は電圧、横軸は時間を示す。
軸は電圧、横軸は時間を示す。
したがって従来のようにスイッチング速度が遅い場合に
は問題ではなかったが、スイッチング時間が１００ＰＳ
程度の超高速論理ＩＣとなると誤動作を起こすことにな
る。
は問題ではなかったが、スイッチング時間が１００ＰＳ
程度の超高速論理ＩＣとなると誤動作を起こすことにな
る。
本発明はかかる従来のＩＣパッケージの欠点をなくする
ことを目的とし、入力信号が印加されるリード端子と終
端接地される他のリード端子とをセラミック基体上に形
成せる導電パターンによって電気的に短絡せしめたこと
を特徴とするＩＣパッケージを提供せんとするものであ
る。
ことを目的とし、入力信号が印加されるリード端子と終
端接地される他のリード端子とをセラミック基体上に形
成せる導電パターンによって電気的に短絡せしめたこと
を特徴とするＩＣパッケージを提供せんとするものであ
る。
以下本発明を図面を参照して一実施例により詳細に説明
する。
する。
第４図は本発明によるＩＣパッケージ１０の平面図で、
多数の導電パターン１２がセラミック基体１１の表面に
モリブデン・マンガン（ＭＯ−］ＶＩｎ ）をメタライ
ズして形成され、該導電パターン１２の一端にコバール
製のリード端子１３がろう付けされ、該導電パターン１
２及びリード端子１３は金メッキがなされている。
多数の導電パターン１２がセラミック基体１１の表面に
モリブデン・マンガン（ＭＯ−］ＶＩｎ ）をメタライ
ズして形成され、該導電パターン１２の一端にコバール
製のリード端子１３がろう付けされ、該導電パターン１
２及びリード端子１３は金メッキがなされている。
リード端子１３の内、入力信号端子となるリード端子１
３′は隣接したリード端子１３″と導電パターン１２′
で接続され、連結リード端子を形成している。
３′は隣接したリード端子１３″と導電パターン１２′
で接続され、連結リード端子を形成している。
出力信号端子、電源端子その他のリード端子１３及び導
電パターン１２は従来と同様に形成され、ＩＣチップ４
はＩＣパッケージ１０の中央部に半田付けされ、該ＩＣ
チップ４と導電パターン１２及び１２′とは公知のボン
ディング・ワイヤで接続し、図示していないがセラミッ
クキャップで封止される。
電パターン１２は従来と同様に形成され、ＩＣチップ４
はＩＣパッケージ１０の中央部に半田付けされ、該ＩＣ
チップ４と導電パターン１２及び１２′とは公知のボン
ディング・ワイヤで接続し、図示していないがセラミッ
クキャップで封止される。
次いで第５図はプリント基板上のＩＣパッケージ１０と
入力信号ライン５との結線図を示し、リード端子１３′
は入力信号ライン５に半田付けし、リード端子１３″を
接続ライン９に半田付けする。
入力信号ライン５との結線図を示し、リード端子１３′
は入力信号ライン５に半田付けし、リード端子１３″を
接続ライン９に半田付けする。
そして終端抵抗７は接続ライン９と接地ライン６とにボ
ンディングワイヤ８で接続する。
ンディングワイヤ８で接続する。
この様にＩＣパッケージの連結リード端子を形成せしめ
て、上記の様な結線を行なうと、数ＧＨ２以上の超高速
論理回路の入力信号パルスはリード端子１３′に入って
導電パターン１２′で反射されることなくリード端子１
３″から終端抵抗７で吸収される。
て、上記の様な結線を行なうと、数ＧＨ２以上の超高速
論理回路の入力信号パルスはリード端子１３′に入って
導電パターン１２′で反射されることなくリード端子１
３″から終端抵抗７で吸収される。
以上の実施例は入力信号ラインが一つの場合であるが、
入力信号ラインが複数ある場合は複数の連結リード端子
を形成したＩＣパッケージを用いれば同様に終端抵抗で
吸収することができる。
入力信号ラインが複数ある場合は複数の連結リード端子
を形成したＩＣパッケージを用いれば同様に終端抵抗で
吸収することができる。
この様に本発明は更に多数のリード端子を有するＩＣパ
ッケージであっても、入力信号数に必要な同数の連結リ
ード端子を形成せしめることにより、多重反射を防止す
ることができて誤動作を起こすことがなくなるので、信
頼性のある超高速論理回路とすることができるために実
用効果の大きいものである。
ッケージであっても、入力信号数に必要な同数の連結リ
ード端子を形成せしめることにより、多重反射を防止す
ることができて誤動作を起こすことがなくなるので、信
頼性のある超高速論理回路とすることができるために実
用効果の大きいものである。
尚、上記説明は論理回路で行なったが、リニヤ回路にも
適用できることは勿論である。
適用できることは勿論である。
第１図は信号の多重反射を防ぐ通常の回路図、第２図は
従来のＩＣパッケージと入力信号ラインの結線図、第３
図は信号パルスの多重反射状態グラフ、第４図は本発明
のＩＣパッケージの平面図、第５図は本発明のＩＣパッ
ケージと入力信号ラインの結線図を示している。 １０・・・・・・ＩＣパッケージ、１１・・・・・・セ
ラミック基体、１２，１２’・・・・・・導電パターン
、１３，１３’。 １３″・・・・・・リード端子。
従来のＩＣパッケージと入力信号ラインの結線図、第３
図は信号パルスの多重反射状態グラフ、第４図は本発明
のＩＣパッケージの平面図、第５図は本発明のＩＣパッ
ケージと入力信号ラインの結線図を示している。 １０・・・・・・ＩＣパッケージ、１１・・・・・・セ
ラミック基体、１２，１２’・・・・・・導電パターン
、１３，１３’。 １３″・・・・・・リード端子。
Claims (1)
- １ 人力信号が印加されるリード端子と終端接地される
他のリード端子とをセラミック基体上に形成せる導電パ
ターンによって電気的に短絡せしめたことを特徴とする
集積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164020A JPS5832786B2 (ja) | 1978-12-25 | 1978-12-25 | 集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164020A JPS5832786B2 (ja) | 1978-12-25 | 1978-12-25 | 集積回路パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587464A JPS5587464A (en) | 1980-07-02 |
| JPS5832786B2 true JPS5832786B2 (ja) | 1983-07-15 |
Family
ID=15785253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53164020A Expired JPS5832786B2 (ja) | 1978-12-25 | 1978-12-25 | 集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832786B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221021Y2 (ja) * | 1983-07-21 | 1990-06-07 |
-
1978
- 1978-12-25 JP JP53164020A patent/JPS5832786B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221021Y2 (ja) * | 1983-07-21 | 1990-06-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587464A (en) | 1980-07-02 |
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