JPS596064B2 - 集積回路パツケ−ジ - Google Patents
集積回路パツケ−ジInfo
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- JPS596064B2 JPS596064B2 JP16401978A JP16401978A JPS596064B2 JP S596064 B2 JPS596064 B2 JP S596064B2 JP 16401978 A JP16401978 A JP 16401978A JP 16401978 A JP16401978 A JP 16401978A JP S596064 B2 JPS596064 B2 JP S596064B2
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- Japan
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- resistor
- package
- integrated circuit
- conductive pattern
- circuit package
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Description
【発明の詳細な説明】
本発明は集積回路（ＩＣ）特に超高速論理集積回路のパ
ッケージ構造に関する。
ッケージ構造に関する。
最近、ＧａＡｓＦＥＴなどによる超高速論理集積回路が
研究開発され、従来のＩＣパッケージを使用すると誤動
作を生ずる問題が起つている。
研究開発され、従来のＩＣパッケージを使用すると誤動
作を生ずる問題が起つている。
それは高速スイッチング回路における伝送ラインのイン
ピーダンス不整合によつて生ずる信号パルスの多重反射
による影響である。通常、かような超高速論理回路は第
１図の如きインピーダンスＺをもつ伝送ラインに終端抵
抗Ｒを付加して多重反射を防いでいるが、従来のＩＣパ
ッケージではこれを完全に防止することは難しい。
ピーダンス不整合によつて生ずる信号パルスの多重反射
による影響である。通常、かような超高速論理回路は第
１図の如きインピーダンスＺをもつ伝送ラインに終端抵
抗Ｒを付加して多重反射を防いでいるが、従来のＩＣパ
ッケージではこれを完全に防止することは難しい。
第２図は従来のＩＣパッケージと入力信号ラインの結線
の一実施例を示し、１はＩＣパッケージ、２、３、４は
ＩＣパッケージ１内に形成せしめた導電パターン・リー
ド端子・ＩＣチップであり、５は入力信号ライン、６は
接地ライン、Ｔは終端抵抗で何れもプリント基板に形成
されて、それぞれボンデング・ワイヤ８で接続されてい
る。
の一実施例を示し、１はＩＣパッケージ、２、３、４は
ＩＣパッケージ１内に形成せしめた導電パターン・リー
ド端子・ＩＣチップであり、５は入力信号ライン、６は
接地ライン、Ｔは終端抵抗で何れもプリント基板に形成
されて、それぞれボンデング・ワイヤ８で接続されてい
る。
このように入力信号ライン５のリード端子３に終端抵抗
Ｔを取り付けると該リード端子３までの入力信号パルス
の反射は防止できるが、工Ｃパッケージ１内における導
電パターン２での入力信号パルスの反射を防止すること
はできない。しかも導電パターン２はセラミック基体内
に形成されているため信号の伝播速度は遅く、セラミッ
ク基体がアルミナ（Ａｌ２Ｏ３）製であるとすれば、Ａ
ｌ２Ｏ３の比誘電率（ε）は９．６で、信号の伝播速度
は／丁に比例するから、自由空間の約３倍の時間を要す
ることになる。導電パターン３の長さは載置するＩＣチ
ップの集積度によりＩＣパッケージの大きさが異なるた
め一概には論じられないが通常数ｍｍないし十数ｍｍで
ある。
Ｔを取り付けると該リード端子３までの入力信号パルス
の反射は防止できるが、工Ｃパッケージ１内における導
電パターン２での入力信号パルスの反射を防止すること
はできない。しかも導電パターン２はセラミック基体内
に形成されているため信号の伝播速度は遅く、セラミッ
ク基体がアルミナ（Ａｌ２Ｏ３）製であるとすれば、Ａ
ｌ２Ｏ３の比誘電率（ε）は９．６で、信号の伝播速度
は／丁に比例するから、自由空間の約３倍の時間を要す
ることになる。導電パターン３の長さは載置するＩＣチ
ップの集積度によりＩＣパッケージの大きさが異なるた
め一概には論じられないが通常数ｍｍないし十数ｍｍで
ある。
今、かりに該導電パターン３の長さを１ｍｍとすると、
電気長は約３ｍ７ｎとなり、自由空間の電波の伝播速度
は３０万キロメートル／秒であるから、長さ１層ｗＬの
導電パターンの信号伝播時間は約１０ｐｓになり、時間
間隔２０ｐｓ程度で信号パルスの反射を生ずる。
電気長は約３ｍ７ｎとなり、自由空間の電波の伝播速度
は３０万キロメートル／秒であるから、長さ１層ｗＬの
導電パターンの信号伝播時間は約１０ｐｓになり、時間
間隔２０ｐｓ程度で信号パルスの反射を生ずる。
第３図は該信号パルスの多重反射を図示したもので、縦
軸は電圧、横軸は時間を示す。したがつて従来のように
遅いスイッチング速度の場合には問題ではなかつたが、
スイッチング時間が１００ｐｓ程度の超高速論理ＩＣと
なると誤動作を起こすことになる。
軸は電圧、横軸は時間を示す。したがつて従来のように
遅いスイッチング速度の場合には問題ではなかつたが、
スイッチング時間が１００ｐｓ程度の超高速論理ＩＣと
なると誤動作を起こすことになる。
このような問題点を解決できるものとして第４図の如ぎ
集積回路パツケージが従来提案されている。
集積回路パツケージが従来提案されている。
第４図はこの従来パツケージの平面図で、ＩＣパツケー
ジ１０はコバール製の接地導電板１６上に中央四角孔を
有するセラミツク基体１１を焼成し、該セラミツク基体
１１の表面にモリブデンマンガン（ＭＯＭｎ）をメタラ
イズした導電パターン１２を形成し、その外側端にリー
ド端子１３をろう付けし、セラミツク基体１１を除く全
ての導電部分は金メツキがなされ、内側端はボンデング
パツド域となつている。
ジ１０はコバール製の接地導電板１６上に中央四角孔を
有するセラミツク基体１１を焼成し、該セラミツク基体
１１の表面にモリブデンマンガン（ＭＯＭｎ）をメタラ
イズした導電パターン１２を形成し、その外側端にリー
ド端子１３をろう付けし、セラミツク基体１１を除く全
ての導電部分は金メツキがなされ、内側端はボンデング
パツド域となつている。
上記構造は通常のＩＣパツケージと同じであるが、入力
信号端子となるべきリード端子１３′の導電パターン１
２′のボンデングパツド域より先端部にクロム抵抗体１
７を形成し、更にその先端部に上記と同様な導電パター
ン１７を同時に形成せしめておき、ボンデングパツド域
とする。
信号端子となるべきリード端子１３′の導電パターン１
２′のボンデングパツド域より先端部にクロム抵抗体１
７を形成し、更にその先端部に上記と同様な導電パター
ン１７を同時に形成せしめておき、ボンデングパツド域
とする。
該クロム抵抗体１７は導電パターン１２，１２′，１２
″を形成して金メツキせる後に、例えばスパツタ一法に
よりクロム薄膜を被着せしめ、フオトリソグラフイ技術
を用いてパターニングして５０Ω程度の抵抗に形成する
。このような構造としたＩＣパツケージ１０はセラミツ
ク基体１１の中央四角孔の接地導電板１６にＩＣチツプ
１４を半田付けし、次いで導電パターン１２，１２″の
内側端のボンデングパツド域とＩＣチツプ１４をボンデ
ングワイヤ１８で接続する際、同時に導電パターン１２
Ｉｆ）ボンデングパッド域と中央四角孔内の接地導電板
１６をボンデングワイヤ１８７で接続する。
″を形成して金メツキせる後に、例えばスパツタ一法に
よりクロム薄膜を被着せしめ、フオトリソグラフイ技術
を用いてパターニングして５０Ω程度の抵抗に形成する
。このような構造としたＩＣパツケージ１０はセラミツ
ク基体１１の中央四角孔の接地導電板１６にＩＣチツプ
１４を半田付けし、次いで導電パターン１２，１２″の
内側端のボンデングパツド域とＩＣチツプ１４をボンデ
ングワイヤ１８で接続する際、同時に導電パターン１２
Ｉｆ）ボンデングパッド域と中央四角孔内の接地導電板
１６をボンデングワイヤ１８７で接続する。
このように組立てしたＩＣパツケージのリード端子１３
′に入力信号ラインを接続すると、入力信号パルスはク
ロム抵抗体１７が終端抵抗となつて信号パルスの反射を
吸収せしめることが出来る。
′に入力信号ラインを接続すると、入力信号パルスはク
ロム抵抗体１７が終端抵抗となつて信号パルスの反射を
吸収せしめることが出来る。
ところが、このような従来パツケージでは信号パルスの
反射吸収は達成できるものの、ワイヤボンデイング作業
が増え安価なパツケージが得られない欠点がある。本発
明はかような従来のＩＣパツケージの問題点を除去する
ことを目的とし、接地導体板とその上に接着された中央
穴を有するセラミツク基体とから成り、一端に入力リー
ド端子を接続した前記セラミツク基体表面の導電パター
ンの他端を前記セラミツク基板の前記中央穴内側面に形
成した抵抗体と直接接続し、該抵抗体を接地せしめたこ
とを特徴とする集積回路パツケージを提供するものであ
る。
反射吸収は達成できるものの、ワイヤボンデイング作業
が増え安価なパツケージが得られない欠点がある。本発
明はかような従来のＩＣパツケージの問題点を除去する
ことを目的とし、接地導体板とその上に接着された中央
穴を有するセラミツク基体とから成り、一端に入力リー
ド端子を接続した前記セラミツク基体表面の導電パター
ンの他端を前記セラミツク基板の前記中央穴内側面に形
成した抵抗体と直接接続し、該抵抗体を接地せしめたこ
とを特徴とする集積回路パツケージを提供するものであ
る。
以下、本発明を図面を参照して実施例により詳細に説明
する。
する。
第５図は本発明の実施例のＩＣパツケージ２０の斜視図
で、第４図と同様にコバール製の接地導電板１６上に中
央四角孔を有するセラミツク基体１１を焼成しているが
、入力信号端子となるべきリード端子１３１の先端部に
形成せしめるクロム抵抗体２７は四角孔内側面のセラミ
ツク基体１１に形成している。
で、第４図と同様にコバール製の接地導電板１６上に中
央四角孔を有するセラミツク基体１１を焼成しているが
、入力信号端子となるべきリード端子１３１の先端部に
形成せしめるクロム抵抗体２７は四角孔内側面のセラミ
ツク基体１１に形成している。
該クロム抵抗体２７の一端はリード端子１３′の導電パ
ターン１２′のボンデングパツド域の先端に接続し、他
端は接地導電板１６に直接、接続しているのでボンデン
グワイヤを用いる必要もなく、該クロム抵抗体２７が信
号パルスの反射を吸収する。以上はクロム抵抗体を薄膜
の膜厚と長さ・巾を制御してインピーダンスの整合に適
切な抵抗値に形成せしめるのであるが、他の種類の被着
抵抗体又は塗布抵抗体であつても差しつかえない。
ターン１２′のボンデングパツド域の先端に接続し、他
端は接地導電板１６に直接、接続しているのでボンデン
グワイヤを用いる必要もなく、該クロム抵抗体２７が信
号パルスの反射を吸収する。以上はクロム抵抗体を薄膜
の膜厚と長さ・巾を制御してインピーダンスの整合に適
切な抵抗値に形成せしめるのであるが、他の種類の被着
抵抗体又は塗布抵抗体であつても差しつかえない。
又、上記は一個の抵抗体で説明したが、入力信号数が複
数になれば必要な複数の抵抗体をもつ導電パターンを形
成すればよい。以上のように、本発明はＩＣパツケージ
のセラミツク基体上に入力信号ラインのインピーダンス
に等しい抵抗値をもつ抵抗体を形成せしめることによつ
て信号の多重反射を防止することができるので、誤動作
を起こすことがなく、信頼度の高い超高速論理回路とす
ることができ、且つその抵抗体をセラミツク基板の中央
穴内側面に形成して入力リード端子が該抵抗体と導電パ
ターンを介し直接接地される構成のため、ワイヤボンデ
イング作業も増えない等実用上の効果の大きいものであ
る。
数になれば必要な複数の抵抗体をもつ導電パターンを形
成すればよい。以上のように、本発明はＩＣパツケージ
のセラミツク基体上に入力信号ラインのインピーダンス
に等しい抵抗値をもつ抵抗体を形成せしめることによつ
て信号の多重反射を防止することができるので、誤動作
を起こすことがなく、信頼度の高い超高速論理回路とす
ることができ、且つその抵抗体をセラミツク基板の中央
穴内側面に形成して入力リード端子が該抵抗体と導電パ
ターンを介し直接接地される構成のため、ワイヤボンデ
イング作業も増えない等実用上の効果の大きいものであ
る。
尚、上記説明は論理回路で行なつたが、リニア回路にも
適用できることは勿論である。
適用できることは勿論である。
第１図は信号の多重反射を防止するための従来方法を示
す回路図、第２図は従来のＩＣパツケージと入力信号ラ
インの結線図、第３図は信号パルスの多重反射状態グラ
フ、第４図は従来のＩＣパツケージの平面図、第５図は
本発明の実施例の斜視図を示している。 １０，２０・・・・・・ＩＣパツケージ、１１・ミツク
基体、１２，１２′・・・・・・導電パタ一Ｚｌ３′・
・・・・・リード端子、１７，２７・・・・・・抵抗体
。
す回路図、第２図は従来のＩＣパツケージと入力信号ラ
インの結線図、第３図は信号パルスの多重反射状態グラ
フ、第４図は従来のＩＣパツケージの平面図、第５図は
本発明の実施例の斜視図を示している。 １０，２０・・・・・・ＩＣパツケージ、１１・ミツク
基体、１２，１２′・・・・・・導電パタ一Ｚｌ３′・
・・・・・リード端子、１７，２７・・・・・・抵抗体
。
Claims (1)
- １ 接地導体板とその上に接着された中央穴を有するセ
ラミック基体とから成り、一端に入力リード端子を接続
した前記セラミック基体表面の導電パターンの他端を前
記セラミック基板の前記中央穴内側面に形成した抵抗体
と直接接続し、該抵抗体を接地せしめたことを特徴とす
る集積回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16401978A JPS596064B2 (ja) | 1978-12-25 | 1978-12-25 | 集積回路パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16401978A JPS596064B2 (ja) | 1978-12-25 | 1978-12-25 | 集積回路パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5587463A JPS5587463A (en) | 1980-07-02 |
| JPS596064B2 true JPS596064B2 (ja) | 1984-02-08 |
Family
ID=15785235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16401978A Expired JPS596064B2 (ja) | 1978-12-25 | 1978-12-25 | 集積回路パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596064B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2400587A1 (fr) * | 1977-08-19 | 1979-03-16 | Allied Colloids Ltd | Perfectionnements aux epaississants de pates d'impression au tamis pour tapis |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59165438A (ja) * | 1983-03-09 | 1984-09-18 | Fujitsu Ltd | 半導体装置 |
| JPS63153846A (ja) * | 1986-12-17 | 1988-06-27 | Nec Corp | 半導体装置 |
-
1978
- 1978-12-25 JP JP16401978A patent/JPS596064B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2400587A1 (fr) * | 1977-08-19 | 1979-03-16 | Allied Colloids Ltd | Perfectionnements aux epaississants de pates d'impression au tamis pour tapis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5587463A (en) | 1980-07-02 |
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