JPH1065744A - バスインターフェース回路 - Google Patents
バスインターフェース回路Info
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- JPH1065744A JPH1065744A JP8213582A JP21358296A JPH1065744A JP H1065744 A JPH1065744 A JP H1065744A JP 8213582 A JP8213582 A JP 8213582A JP 21358296 A JP21358296 A JP 21358296A JP H1065744 A JPH1065744 A JP H1065744A
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- Japan
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- impedance
- transmission line
- bus interface
- interface circuit
- transmission
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Abstract
(57)【要約】
【課題】 容量性負荷による反射雑音を低減するバスイ
ンターフェース回路を得る。 【解決手段】 信号を送信する送信機と信号を受信する
レシーバＲＥとが接続され、送信機から送信される信号
をレシーバＲＥに伝送する伝送路Ｃと、レシーバＲＥと
伝送路Ｃとの間に挿入され、レシーバＲＥと伝送路Ｃと
を電気的に切り離すインピーダンス変換モジュールＭと
を備えている。
ンターフェース回路を得る。 【解決手段】 信号を送信する送信機と信号を受信する
レシーバＲＥとが接続され、送信機から送信される信号
をレシーバＲＥに伝送する伝送路Ｃと、レシーバＲＥと
伝送路Ｃとの間に挿入され、レシーバＲＥと伝送路Ｃと
を電気的に切り離すインピーダンス変換モジュールＭと
を備えている。
Description
【０００１】
【発明の属する技術分野】本発明は例えばデジタル信号
送受信回路において伝送路となるバスインターフェース
回路、特に伝送路に生じる反射雑音の低減に関するもの
である。
送受信回路において伝送路となるバスインターフェース
回路、特に伝送路に生じる反射雑音の低減に関するもの
である。
【０００２】
【従来の技術】従来、通信において送信側から複数の受
信側に対してデジタル信号を送信するためにバスインタ
ーフェース回路が用いられている。バスインターフェー
ス回路において、伝送路上には様々な原因により反射雑
音が生じ、伝送路上の信号の波形を歪ませる原因となっ
ている。したがって反射雑音を低減するために様々な手
法が採られている。
信側に対してデジタル信号を送信するためにバスインタ
ーフェース回路が用いられている。バスインターフェー
ス回路において、伝送路上には様々な原因により反射雑
音が生じ、伝送路上の信号の波形を歪ませる原因となっ
ている。したがって反射雑音を低減するために様々な手
法が採られている。
【０００３】図４は伝送路を終端することにより、反射
雑音を低減させたバスインターフェース回路の図であ
る。図４において、ドライバＤを介して伝送路Ｃ上に送
信された信号は、レシーバＲＥが受信する。その際、伝
送路をその伝送路の特性インピーダンスと同じインピー
ダンスの終端回路により終端することで、反射雑音を低
減させる（図４はテブナン終端の場合である）。
雑音を低減させたバスインターフェース回路の図であ
る。図４において、ドライバＤを介して伝送路Ｃ上に送
信された信号は、レシーバＲＥが受信する。その際、伝
送路をその伝送路の特性インピーダンスと同じインピー
ダンスの終端回路により終端することで、反射雑音を低
減させる（図４はテブナン終端の場合である）。
【０００４】図５はダンピング抵抗を挿入し、反射雑音
を低減させるようにしたバスインターフェース回路の図
である。送信機のドライバＤと伝送路Ｃとの間にダンピ
ング抵抗を挿入し、送信される信号の電圧を低くして反
射雑音を低減させる。
を低減させるようにしたバスインターフェース回路の図
である。送信機のドライバＤと伝送路Ｃとの間にダンピ
ング抵抗を挿入し、送信される信号の電圧を低くして反
射雑音を低減させる。
【０００５】図６は受信機側の受信タイミングを調整し
て波形歪みを無視する方法を使用する場合の波形図であ
る。受信機側の受信タイミングを調整して波形歪みを無
視する方法を使用する場合の波形図である。反射雑音に
より受信波形が大きく歪むのは、信号の立ち上がり及び
立ち下がり付近なので、このときは受信のタイミングを
外し、歪みが収束したときに受信のタイミングをとるよ
うにして反射雑音を無視するようにしたものである。
て波形歪みを無視する方法を使用する場合の波形図であ
る。受信機側の受信タイミングを調整して波形歪みを無
視する方法を使用する場合の波形図である。反射雑音に
より受信波形が大きく歪むのは、信号の立ち上がり及び
立ち下がり付近なので、このときは受信のタイミングを
外し、歪みが収束したときに受信のタイミングをとるよ
うにして反射雑音を無視するようにしたものである。
【０００６】
【発明が解決しようとする課題】しかし、図４のように
伝送路を終端する方法では、途中の素子の入力容量やス
タブ等による容量性負荷の反射雑音までは低減できな
い。また図５のようにダンピング抵抗を挿入する方法で
は、送信される信号の電圧が小さくなるため、反射雑音
は低減できるが、駆動能力が低下してしまい、波形鈍り
が生じる。このため、信号の伝送速度を上げることが困
難となる。また図６のようにタイミングにより反射雑音
を無視する方法では、タイミング設計が難しくなるとと
もに、伝送路の負荷条件等の実装設計が難しくなる等の
問題点があり、技術的に満足できるものは得られなかっ
た。
伝送路を終端する方法では、途中の素子の入力容量やス
タブ等による容量性負荷の反射雑音までは低減できな
い。また図５のようにダンピング抵抗を挿入する方法で
は、送信される信号の電圧が小さくなるため、反射雑音
は低減できるが、駆動能力が低下してしまい、波形鈍り
が生じる。このため、信号の伝送速度を上げることが困
難となる。また図６のようにタイミングにより反射雑音
を無視する方法では、タイミング設計が難しくなるとと
もに、伝送路の負荷条件等の実装設計が難しくなる等の
問題点があり、技術的に満足できるものは得られなかっ
た。
【０００７】そこで、このような問題を解決し、容量性
負荷による反射雑音を低減できるようなバスインターフ
ェース回路の実現が望まれていた。
負荷による反射雑音を低減できるようなバスインターフ
ェース回路の実現が望まれていた。
【０００８】
【課題を解決するための手段】本発明に係るバスインタ
ーフェース回路は、情報信号を送信する送信手段とその
情報信号を受信する受信手段とが接続され、送信手段か
ら送信される情報信号を受信手段に伝送する伝送路と、
受信手段と伝送路との間に挿入され、受信手段と伝送路
とを電気的に切り離すインピーダンス手段とを備えてい
る。本発明においては、送信手段が伝送路を介して情報
信号を送信する。送信手段が送信した情報信号を受信手
段が受信する。伝送路と受信手段との間にインピーダン
ス手段を挿入し、受信手段と伝送路とを電気的に切り離
すようにして受信手段には情報信号の電圧が伝わるよう
にし、受信手段の容量性負荷に起因して生じる反射雑音
が伝送路上の情報信号に影響を与えないようにする。
ーフェース回路は、情報信号を送信する送信手段とその
情報信号を受信する受信手段とが接続され、送信手段か
ら送信される情報信号を受信手段に伝送する伝送路と、
受信手段と伝送路との間に挿入され、受信手段と伝送路
とを電気的に切り離すインピーダンス手段とを備えてい
る。本発明においては、送信手段が伝送路を介して情報
信号を送信する。送信手段が送信した情報信号を受信手
段が受信する。伝送路と受信手段との間にインピーダン
ス手段を挿入し、受信手段と伝送路とを電気的に切り離
すようにして受信手段には情報信号の電圧が伝わるよう
にし、受信手段の容量性負荷に起因して生じる反射雑音
が伝送路上の情報信号に影響を与えないようにする。
【０００９】また、本発明に係るバスインターフェース
回路は、情報信号を送受信する、少なくとも２つの通信
手段に接続され、送信された情報信号を伝送する伝送路
と、各通信手段と伝送路との間に挿入され、入力される
切換信号に基づいてインピーダンスが切り換わり、電気
的に接続したり、切り離したりするインピーダンス切換
手段とを備えている。本発明においては、通信手段は伝
送路を介して情報信号を送信する。各通信手段と伝送路
との間にはインピーダンス切換手段が挿入され、入力さ
れる切り換え信号に基づいてインピーダンスを切り換え
る。通信手段が送信する時は、インピーダンス切換手段
のインピーダンスは情報信号を送信しやすくするために
低くなるように切り換わり、通信手段と伝送路との間を
電気的に接続させる。通信手段が受信する時は、インピ
ーダンス切り換え手段のインピーダンスは高くなるよう
に切り換わり、伝送路と通信手段との間を電気的に切り
離して、容量性負荷による反射雑音を低減させる。
回路は、情報信号を送受信する、少なくとも２つの通信
手段に接続され、送信された情報信号を伝送する伝送路
と、各通信手段と伝送路との間に挿入され、入力される
切換信号に基づいてインピーダンスが切り換わり、電気
的に接続したり、切り離したりするインピーダンス切換
手段とを備えている。本発明においては、通信手段は伝
送路を介して情報信号を送信する。各通信手段と伝送路
との間にはインピーダンス切換手段が挿入され、入力さ
れる切り換え信号に基づいてインピーダンスを切り換え
る。通信手段が送信する時は、インピーダンス切換手段
のインピーダンスは情報信号を送信しやすくするために
低くなるように切り換わり、通信手段と伝送路との間を
電気的に接続させる。通信手段が受信する時は、インピ
ーダンス切り換え手段のインピーダンスは高くなるよう
に切り換わり、伝送路と通信手段との間を電気的に切り
離して、容量性負荷による反射雑音を低減させる。
【００１０】
実施形態１．図１は本発明の第１の実施の形態に係るバ
スインターフェース回路の回路図である。図において、
Ｍはインピーダンス変換モジュールである。またＣは伝
送路である。Ｄはドライバであり、ＲＥはデジタル信号
を受信するレシーバである。Ｔはテブナン終端であり、
バスの最遠端部で終端されている。
スインターフェース回路の回路図である。図において、
Ｍはインピーダンス変換モジュールである。またＣは伝
送路である。Ｄはドライバであり、ＲＥはデジタル信号
を受信するレシーバである。Ｔはテブナン終端であり、
バスの最遠端部で終端されている。
【００１１】図２は本発明のバスインターフェース回路
のインピーダンス変換モジュールＭの回路図である。Ｒ
は抵抗であり、この抵抗Ｒの抵抗値は数Ｍオーム程度で
ある。抵抗ＲはＮＭＯＳトランジスタＴＲと並列に接続
されている。抵抗Ｒの片端とＮＭＯＳトランジスタＴＲ
のドレイン側は端子１に接続され、抵抗Ｒのもう一方の
片端とＮＭＯＳトランジスタＴＲのソース側は端子２に
接続されている。ＮＭＯＳトランジスタＴＲのゲート側
にはインバータＩの出力側が接続され、インバータＩの
入力側は端子３に接続されている。
のインピーダンス変換モジュールＭの回路図である。Ｒ
は抵抗であり、この抵抗Ｒの抵抗値は数Ｍオーム程度で
ある。抵抗ＲはＮＭＯＳトランジスタＴＲと並列に接続
されている。抵抗Ｒの片端とＮＭＯＳトランジスタＴＲ
のドレイン側は端子１に接続され、抵抗Ｒのもう一方の
片端とＮＭＯＳトランジスタＴＲのソース側は端子２に
接続されている。ＮＭＯＳトランジスタＴＲのゲート側
にはインバータＩの出力側が接続され、インバータＩの
入力側は端子３に接続されている。
【００１２】インピーダンス変換モジュール回路の動作
について説明する。まず端子３に「Ｈ」レベルの切換信
号が入力されると、インバータＩの出力は「Ｌ」レベル
となり、これがＮＭＯＳトランジスタＴＲのゲート側に
入力される。ゲート側が「Ｌ」レベルだとＮＭＯＳトラ
ンジスタＴＲはオフ状態となる。このとき端子１と端子
２との間のインピーダンスは、ＮＭＯＳトランジスタＴ
Ｒのオフ状態の抵抗（数ｋ〜数Ｍオーム）と抵抗Ｒとの
合成抵抗値と等しくなる。
について説明する。まず端子３に「Ｈ」レベルの切換信
号が入力されると、インバータＩの出力は「Ｌ」レベル
となり、これがＮＭＯＳトランジスタＴＲのゲート側に
入力される。ゲート側が「Ｌ」レベルだとＮＭＯＳトラ
ンジスタＴＲはオフ状態となる。このとき端子１と端子
２との間のインピーダンスは、ＮＭＯＳトランジスタＴ
Ｒのオフ状態の抵抗（数ｋ〜数Ｍオーム）と抵抗Ｒとの
合成抵抗値と等しくなる。
【００１３】また、端子３に「Ｌ」レベルの切換信号が
入力されると、インバータＩの出力は「Ｈ」レベルとな
り、これがＮＭＯＳトランジスタＴＲのゲート側に入力
される。ゲート側が「Ｈ」レベルだとＮＭＯＳトランジ
スタＴＲはオン状態となる。このとき端子１と端子２と
の間のインピーダンスはＮＭＯＳトランジスタＴＲのオ
ン状態の抵抗（通常は十数オーム程度であり、並列にト
ランジスタを並べることで数オームになる）と抵抗Ｒと
の合成抵抗値と等しくなる。したがって、端子３から入
力される切換信号のレベルを変化させることにより、Ｎ
ＭＯＳトランジスタをオン状態又はオフ状態にして端子
１と端子２との間のインピーダンスを変化させることが
できる。
入力されると、インバータＩの出力は「Ｈ」レベルとな
り、これがＮＭＯＳトランジスタＴＲのゲート側に入力
される。ゲート側が「Ｈ」レベルだとＮＭＯＳトランジ
スタＴＲはオン状態となる。このとき端子１と端子２と
の間のインピーダンスはＮＭＯＳトランジスタＴＲのオ
ン状態の抵抗（通常は十数オーム程度であり、並列にト
ランジスタを並べることで数オームになる）と抵抗Ｒと
の合成抵抗値と等しくなる。したがって、端子３から入
力される切換信号のレベルを変化させることにより、Ｎ
ＭＯＳトランジスタをオン状態又はオフ状態にして端子
１と端子２との間のインピーダンスを変化させることが
できる。
【００１４】一般にＮＭＯＳトランジスタＴＲがオン状
態の時には端子１と端子２との間のインピーダンスは低
く、ＮＭＯＳトランジスタがオフ状態の時には端子１と
端子２との間のインピーダンスは高くなる。
態の時には端子１と端子２との間のインピーダンスは低
く、ＮＭＯＳトランジスタがオフ状態の時には端子１と
端子２との間のインピーダンスは高くなる。
【００１５】次に図１に基づいてバスインターフェース
回路の動作説明を行う。本実施の形態では端子３には常
に「Ｈ」レベルの信号が入力され、インピーダンス変換
モジュールＭはオフ状態であるとする。ＮＭＯＳトラン
ジスタＴＲのオフ状態の抵抗と抵抗Ｒとの合成によるイ
ンピーダンスが高くなり、伝送路ＣとレシーバＲＥとの
間は電気的に切り離された状態になる。インピーダンス
変換モジュールＭのインピーダンスが高いので電流は流
れにくくなるが、レシーバＲＥには信号が電圧として入
力されるのでレシーバＲＥは問題なく信号を受信するこ
とができる。
回路の動作説明を行う。本実施の形態では端子３には常
に「Ｈ」レベルの信号が入力され、インピーダンス変換
モジュールＭはオフ状態であるとする。ＮＭＯＳトラン
ジスタＴＲのオフ状態の抵抗と抵抗Ｒとの合成によるイ
ンピーダンスが高くなり、伝送路ＣとレシーバＲＥとの
間は電気的に切り離された状態になる。インピーダンス
変換モジュールＭのインピーダンスが高いので電流は流
れにくくなるが、レシーバＲＥには信号が電圧として入
力されるのでレシーバＲＥは問題なく信号を受信するこ
とができる。
【００１６】以上のように第１の実施の形態において
は、インピーダンス変換モジュールＭの端子３に入力さ
れる入力信号を「Ｈ」レベルにすることで、端子１と端
子２との間のインピーダンスを高くし、レシーバＲＥ等
の入力容量やスタブの容量が伝送路Ｃから電気的に切り
離された状態にすることで、容量性負荷による反射雑音
が低減されるとともに、伝送路Ｃのインピーダンスの低
下も防ぐことができるので、終端部において正確に終端
される。
は、インピーダンス変換モジュールＭの端子３に入力さ
れる入力信号を「Ｈ」レベルにすることで、端子１と端
子２との間のインピーダンスを高くし、レシーバＲＥ等
の入力容量やスタブの容量が伝送路Ｃから電気的に切り
離された状態にすることで、容量性負荷による反射雑音
が低減されるとともに、伝送路Ｃのインピーダンスの低
下も防ぐことができるので、終端部において正確に終端
される。
【００１７】実施形態２．図３は本発明の第２の実施の
形態に係る双方向のバスインターフェース回路図であ
る。図においてインピーダンス変換モジュールＭ、伝送
路Ｃ及びテブナン終端Ｔは上述した第１の実施の形態と
同様のものである。ＤＲは双方向ドライバであり、入出
力切換信号ＤＩＲの信号入力レベルにより入力状態又は
出力状態に切り替えられる。
形態に係る双方向のバスインターフェース回路図であ
る。図においてインピーダンス変換モジュールＭ、伝送
路Ｃ及びテブナン終端Ｔは上述した第１の実施の形態と
同様のものである。ＤＲは双方向ドライバであり、入出
力切換信号ＤＩＲの信号入力レベルにより入力状態又は
出力状態に切り替えられる。
【００１８】次に回路の動作説明を行う。入出力信号Ｄ
ＩＲが「Ｌ」レベルの時、双方向ドライバＤＲは出力状
態となる。そのとき、インピーダンス変換モジュールＭ
の端子３には「Ｌ」レベルの入力信号が入力されるの
で、ＮＭＯＳトランジスタＴＲはオン状態となる。従っ
て端子１と端子２との間のインピーダンスは低くなり、
双方向ドライバＤＲとの間は電気的に接続された状態に
なり、信号の送受信が可能になる。
ＩＲが「Ｌ」レベルの時、双方向ドライバＤＲは出力状
態となる。そのとき、インピーダンス変換モジュールＭ
の端子３には「Ｌ」レベルの入力信号が入力されるの
で、ＮＭＯＳトランジスタＴＲはオン状態となる。従っ
て端子１と端子２との間のインピーダンスは低くなり、
双方向ドライバＤＲとの間は電気的に接続された状態に
なり、信号の送受信が可能になる。
【００１９】また入出力切換信号ＤＩＲが「Ｈ」レベル
の時、双方向ドライバＤＲは入力状態となる。そのとき
インピーダンス変換モジュールＭの端子３には「Ｈ」レ
ベルの入力信号が入力されるので、ＮＭＯＳトランジス
タＴＲはオフ状態となる。従って端子１と端子２との間
のインピーダンスは高くなり、双方向ドライバＤＲとの
間は電気的に切り離された状態になり、ドライバ等の素
子の入力容量やスタブ配線の容量性負荷による反射雑音
は抑制される。
の時、双方向ドライバＤＲは入力状態となる。そのとき
インピーダンス変換モジュールＭの端子３には「Ｈ」レ
ベルの入力信号が入力されるので、ＮＭＯＳトランジス
タＴＲはオフ状態となる。従って端子１と端子２との間
のインピーダンスは高くなり、双方向ドライバＤＲとの
間は電気的に切り離された状態になり、ドライバ等の素
子の入力容量やスタブ配線の容量性負荷による反射雑音
は抑制される。
【００２０】第２の実施の形態においては、双方向ドラ
イバＤＲが出力状態の時はインピーダンスが低くなり、
また双方向ドライバＤＲが入力状態の時はインピーダン
スが高くなる。従ってドライバの駆動能力を低減させる
ことなく、かつ素子の入力容量やスタブ容量を伝送路か
ら電気的に切り離すことができ、容量性負荷による反射
雑音の伝送路上の信号への影響を低減させることができ
る。
イバＤＲが出力状態の時はインピーダンスが低くなり、
また双方向ドライバＤＲが入力状態の時はインピーダン
スが高くなる。従ってドライバの駆動能力を低減させる
ことなく、かつ素子の入力容量やスタブ容量を伝送路か
ら電気的に切り離すことができ、容量性負荷による反射
雑音の伝送路上の信号への影響を低減させることができ
る。
【００２１】上述のインピーダンス変換モジュールＭに
おいては、ＮＭＯＳトランジスタＴＲを用いてインピー
ダンスの切り替えを行うようにしたが、本発明ではこれ
に限定されるものではなく、ＰＭＯＳトランジスタを用
いてもよい。またトランジスタではなく、リレーやフォ
トカプラ等の電気的な切り替え手段を用いてインピーダ
ンスを制御させるようにしてもよい。また、インピーダ
ンス変換モジュールＭを複数個まとめてＩＣ化すること
も可能である。
おいては、ＮＭＯＳトランジスタＴＲを用いてインピー
ダンスの切り替えを行うようにしたが、本発明ではこれ
に限定されるものではなく、ＰＭＯＳトランジスタを用
いてもよい。またトランジスタではなく、リレーやフォ
トカプラ等の電気的な切り替え手段を用いてインピーダ
ンスを制御させるようにしてもよい。また、インピーダ
ンス変換モジュールＭを複数個まとめてＩＣ化すること
も可能である。
【００２２】第１及び第２の実施の形態においてはイン
ピーダンス変換モジュールＭの端子１を伝送路Ｃ側に接
続し、また端子２をレシーバＲＥ側に接続するようにし
ていたが、これを逆に接続して、ＮＭＯＳトランジスタ
のソース側を伝送路Ｃ側に接続し、ドレイン側をレシー
バＲＥ側に接続させてもよい。
ピーダンス変換モジュールＭの端子１を伝送路Ｃ側に接
続し、また端子２をレシーバＲＥ側に接続するようにし
ていたが、これを逆に接続して、ＮＭＯＳトランジスタ
のソース側を伝送路Ｃ側に接続し、ドレイン側をレシー
バＲＥ側に接続させてもよい。
【００２３】また本発明は１対１の双方向伝送路におい
ても適用可能である。その際、インピーダンス変換モジ
ュールＭの抵抗Ｒを伝送路Ｃのインピーダンスに整合さ
せることで直列終端回路に用いることができる。
ても適用可能である。その際、インピーダンス変換モジ
ュールＭの抵抗Ｒを伝送路Ｃのインピーダンスに整合さ
せることで直列終端回路に用いることができる。
【００２４】
【発明の効果】以上のように本発明によれば、伝送路と
受信手段との間にインピーダンスの高い抵抗手段を挿入
し、電気的に切り離すようにしたので容量性負荷に起因
する反射雑音を低減でき、伝送路上の信号に歪みが生じ
るのを防ぐことができる。
受信手段との間にインピーダンスの高い抵抗手段を挿入
し、電気的に切り離すようにしたので容量性負荷に起因
する反射雑音を低減でき、伝送路上の信号に歪みが生じ
るのを防ぐことができる。
【００２５】また、本発明によれば、通信手段と伝送路
との間に挿入されたインピーダンス切換手段は入力され
る切り換え信号に基づいてインピーダンスを切り換える
ので、送信時にはインピーダンスを低くして情報信号を
送信しやすくし、受信時にはインピーダンスを高くして
通信手段と伝送路とを電気的に切り離し、伝送路上に発
生する容量性負荷に起因する反射雑音を低減させること
ができる。
との間に挿入されたインピーダンス切換手段は入力され
る切り換え信号に基づいてインピーダンスを切り換える
ので、送信時にはインピーダンスを低くして情報信号を
送信しやすくし、受信時にはインピーダンスを高くして
通信手段と伝送路とを電気的に切り離し、伝送路上に発
生する容量性負荷に起因する反射雑音を低減させること
ができる。
【図１】本発明の第１の実施の形態に係るバスインター
フェース回路の回路図である。
フェース回路の回路図である。
【図２】インピーダンス変換モジュールＭの回路図であ
る。
る。
【図３】本発明の第２の実施の形態に係る双方向バスイ
ンターフェース回路の回路図である。
ンターフェース回路の回路図である。
【図４】終端により反射雑音を低減させた従来のバスイ
ンターフェース回路の回路図である。
ンターフェース回路の回路図である。
【図５】ダンピング抵抗により反射雑音を低減させた従
来のバスインターフェース回路の回路図である。
来のバスインターフェース回路の回路図である。
【図６】受信機側の受信タイミングを調整して波形歪み
を無視する方法を使用する場合の波形図である。
を無視する方法を使用する場合の波形図である。
Ｒ 抵抗 ＴＲ ＮＭＯＳトランジスタ Ｉ インバータ Ｃ 伝送路 Ｍ インピーダンス変換モジュール Ｄ ドライバ ＤＲ 双方向ドライバ ＲＥ レシーバ Ｔ テブナン終端
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 12/02 9744−5Ｋ Ｈ０４Ｌ 11/02 Ｄ
Claims (5)
- 【請求項１】 情報信号を送信する送信手段と前記情報
信号を受信する受信手段とが接続され、前記送信手段か
ら送信される情報信号を前記受信手段に伝送する伝送路
と、 前記受信手段と前記伝送路との間に挿入され、前記受信
手段と前記伝送路とを電気的に切り離すインピーダンス
手段とを備えたことを特徴とするバスインターフェース
回路。 - 【請求項２】 前記インピーダンス手段は、入力される
切換信号に基づいてインピーダンスが切り換わることを
特徴とする請求項１記載のバスインターフェース回路。 - 【請求項３】 情報信号を送受信する、少なくとも２つ
の通信手段に接続され、送信された前記情報信号を伝送
する伝送路と、 該各通信手段と前記伝送路との間に挿入され、入力され
る切換信号に基づいてインピーダンスが切り換わり、電
気的に接続したり、切り離したりするインピーダンス切
換手段とを備えたことを特徴とするバスインターフェー
ス回路。 - 【請求項４】 前記インピーダンス切換手段は、抵抗器
と、該抵抗器の両端に並列接続された電界効果トランジ
スタとを有し、前記伝送路と前記通信手段との間に接続
され、また前記電界効果トランジスタのゲートには、前
記通信手段の送信時に前記伝送路と前記通信手段との間
のインピーダンスを低くして電気的に接続するための切
換信号が入力され、また前記通信手段の受信時に前記伝
送路と前記通信手段との間のインピーダンスを高くして
電気的に切り離すための切換信号が入力されることを特
徴とする請求項３記載のバスインターフェース回路。 - 【請求項５】 ２つの前記通信手段が前記情報信号の送
受信をする場合、前記抵抗器の抵抗値を前記伝送路のイ
ンピーダンスに整合させることを特徴とする請求項４記
載のバスインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213582A JPH1065744A (ja) | 1996-08-13 | 1996-08-13 | バスインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213582A JPH1065744A (ja) | 1996-08-13 | 1996-08-13 | バスインターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065744A true JPH1065744A (ja) | 1998-03-06 |
Family
ID=16641595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213582A Pending JPH1065744A (ja) | 1996-08-13 | 1996-08-13 | バスインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065744A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7106092B2 (en) | 2002-10-23 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| US7116008B2 (en) | 2002-04-23 | 2006-10-03 | Shimano, Inc. | Electrical communication system for a bicycle |
| JP2013128190A (ja) * | 2011-12-19 | 2013-06-27 | Hitachi Ltd | 半導体装置、信号伝送システム及び信号伝送方法 |
-
1996
- 1996-08-13 JP JP8213582A patent/JPH1065744A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116008B2 (en) | 2002-04-23 | 2006-10-03 | Shimano, Inc. | Electrical communication system for a bicycle |
| US7106092B2 (en) | 2002-10-23 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| US7116128B2 (en) | 2002-10-23 | 2006-10-03 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| US7221184B2 (en) | 2002-10-23 | 2007-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with bus terminating function |
| US7358759B2 (en) | 2002-10-23 | 2008-04-15 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| US7375545B2 (en) | 2002-10-23 | 2008-05-20 | Renesas Technology Corp. | Semiconductor device with bus terminating function |
| JP2013128190A (ja) * | 2011-12-19 | 2013-06-27 | Hitachi Ltd | 半導体装置、信号伝送システム及び信号伝送方法 |
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