CN1696861A - 恒压输出电路 - Google Patents

恒压输出电路 Download PDF

Info

Publication number
CN1696861A
CN1696861A CNA200510071413XA CN200510071413A CN1696861A CN 1696861 A CN1696861 A CN 1696861A CN A200510071413X A CNA200510071413X A CN A200510071413XA CN 200510071413 A CN200510071413 A CN 200510071413A CN 1696861 A CN1696861 A CN 1696861A
Authority
CN
China
Prior art keywords
differential amplifier
circuit
amplifier circuit
transistor
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200510071413XA
Other languages
English (en)
Other versions
CN100543631C (zh
Inventor
木村亮平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN1696861A publication Critical patent/CN1696861A/zh
Application granted granted Critical
Publication of CN100543631C publication Critical patent/CN100543631C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors

Abstract

所提供的是恒压输出电路，当电源电压变化时，用于稳定输出。至少由差动放大电路、输出晶体管、以及用于划分输出电压的电阻器构成的恒压输出电路包括连接到端子的电容器，通过该端子控制输出晶体管的栅极端。因此，当电源电压变化时改善输出电压的稳定性。

Description

恒压输出电路
                        发明背景
技术领域
本发明涉及恒压输出电路，当电源电压变化时用于稳定来自电源的输出。
背景技术
图4是传统的恒压输出电路的例子。
输入端连接到参考电压VREF的差动放大电路401的输出端411连接到用作输出晶体管的PMOS晶体管431的栅极。PMOS晶体管431的源极端连接到电源电压VDD，且PMOS晶体管431的漏极端连接到输出端VOUT。电阻器441的一端连接到输出端VOUT，且电阻器441的另一端分别连接到差动放大电路401的另一输入端和电阻器442的一端。电阻器442的另一端连接到地电位VSS。
在图4所示构造的恒压输出电路中，当节点442的电位低于参考电压VREF时，差动放大电路401的输出端411的电位下降，PMOS晶体管431的栅-源电压增加，因此，电路的输出电流增加。结果，输出端VOUT的电位和节点422的电位分别增加。另一方面，当节点442的电位高于参考电压VREF时，差动放大电路401的输出端411的电位增加，PMOS晶体管431的栅-源电压降低，因此，电路的输出电流降低。结果，输出端VOUT的电位和节点422的电位共同下降。基于这种机制，节点422的电位稳定在与参考电压VREF的电位相同的水平，且输出端VOUT的电位变成与电阻器441对电阻器442的电阻值的比例一致的常数。
当电源电压VDD从该稳定态增加时，PMOS晶体管431的栅-源电压暂时增加，电流增加，且因此输出端VOUT的电位增加。这之后，基于所述机制节点422的电位稳定在与参考电压VREF的电位相同的水平。
相反地，当电源电压VDD下降时，PMOS晶体管431的栅-源电压暂时减小，电流减小，且因此输出端VOUT的电位下降。这之后，依靠所述机制节点422的电位稳定在与参考电压VREF的电位相同的水平。
在这种恒压输出电路中，当电源电压变化时，作为稳定来自该电路的输出的手段，例如，有公知的使用专利文献JP5-40535A(图1)公开的手段的方法。然而，该方法包含有问题，因为元件的数量增加。
在下文中将参考图5说明相关技术固有的问题。在传统的恒压输出电路中，当电源电压VDD在图5的A点变化时，如虚线所示，差动放大电路401的输出端411的电位稳定在原先的值一定的时间，直到B点。因此，PMOS晶体管431的栅-源电压变化，从而引起的流过PMOS晶体管431的电流变化。结果，如虚线所示，输出端VOUT的输出电压暂时变化。在恒压输出电路中，输出电压值的变化是令人满意的小，不增加元件数量而抑止该变化是个问题。
发明内容
为了解决上面提到的问题，本发明采有下面的结构。那就是，恒压输出电路包括：第一输入端连接到参考电压的差动放大电路；源极端连接到电源电压、漏极端连接到输出端、以及栅极端连接到差动放大电路的输出端的输出晶体管；一端连接到输出端、且另一端连接到差动放大电路的第二输入端的第一电阻器；一端连接到第一电阻器的另一端和差动放大电路的第二输入端、且另一端接地的第二电阻器；以及一端连接到电源电压、且另一端连接到差动放大电路的输出端的电容器。
在本发明中，当电源电压变化时，由于输出晶体管的栅极电压变化使得跟随电源电压的变化，输出晶体管的栅-源电压变成恒量，且因此输出电压变得稳定。
同样，按照本发明的恒压输出电路进一步包括：第一输入端连接到参考电压的差动放大电路；源极端连接到电源电压、且栅极端连接到差动放大电路的输出端的晶体管；一端连接到晶体管的漏极端、且另一端接地的恒流电路；源极端连接到电源电压、漏极端连接到输出端、且漏极端连接到晶体管的漏极端的输出晶体管；一端连接到输出端、且另一端连接到差动放大电路的第二输入端的第一电阻器；一端连接到第一电阻器的另一端和差动放大电路的第二输入端，且另一端接地的第二电阻器；以及一端连接到电源电压、且另一端连接到输出晶体管的输出端的电容器。
同样，按照本发明的恒压输出电路进一步包括：第一输入端连接到参考电压的差动放大电路；源极端连接到电源电压、且栅极端连接到差动放大电路的输出端的晶体管；一端连接到晶体管的漏极端、且另一端接地的恒流电路；源极端连接到电源电压、漏极端连接到输出端、且栅极端连接到晶体管的漏极端的输出晶体管；一端连接到输出端、且另一端连接到差动放大电路的第二输入端的第一电阻器；一端连接到第一电阻器的另一端和差动放大电路的第二输入端、且另一端接地的第二电阻器；以及一端连接到电源电压、且另一端连接到输出晶体管的栅极端的电容器。
同样，按照本发明的恒压输出电路进一步包括：第一输入端连接到参考电压的差动放大电路；漏极端接地、且栅极端连接到差动放大电路的输出端的晶体管；一端连接到电源电压，且另一端连接到晶体管的源极端的恒流电路；源极端连接到电源电压、栅极端连接到晶体管的源极端、且漏极端连接到输出端的输出晶体管；一端连接到输出端、且另一端连接到差动放大电路的第二输入端的第一电阻器；一端连接到第一电阻器的另一端和差动放大电路的第二输入端、且另一端接地的第二电阻器；以及一端连接到电源电压、且另一端连接到差动放大电路的输出端的电容器。
同样，按照本发明的恒压输出电路进一步包括：第一输入端连接到参考电压的差动放大电路；漏极端接地、且栅极端连接到差动放大电路的输出端的晶体管；一端连接到电源电压，且另一端连接到晶体管的源极端的恒流电路；源极端连接到电源电压、栅极端连接到晶体管的源极端、且漏极端连接到输出端的输出晶体管；一端连接到输出端、且另一端连接到差动放大电路的第二输入端的第一电阻器；一端连接到第一电阻器的另一端和差动放大电路的第二输入端、且另一端接地的第二电阻器；以及一端连接到阳极电源电压、且另一端连接到输出晶体管的栅极端的电容器。
在本发明中，类似地，当电源电压变化时，由于输出晶体管的栅极电压变化以使跟随电源电压变化，输出晶体管的栅-源电压变成恒量，且因此输出电压变得稳定。
而且，按照本发明的恒压输出电路的晶体管和输出晶体管各包括PMOS晶体管。
而且，按照本发明的恒压输出电路的电容器的电容值大于寄生电容值。
而且，按照本发明的恒压输出电路的恒流电路包括PMOS耗尽型晶体管。
而且，按照本发明的恒压输出电路的恒流电路有电流镜结构。
在本发明中，在电源电压端与控制输出晶体管的栅极电位的端子之间插入电容器，当电源电压变化时，输出晶体管的栅-源电压固定，因此，即使在电源电压变化期间，能得到稳定的输出。
附图说明
在附图中：
图1是显示按照本发明的第一实施例恒压输出电路的结构的电路图；
图2是显示按照本发明的第二实施例恒压输出电路的结构的电路图；
图3是显示按照本发明的第三实施例恒压输出电路的结构的电路图；
图4是显示传统的恒压输出电路的结构的电路图；
图5是波形图，说明本发明的恒压输出电路的运行和传统的恒压输出电路的运行；
图6是显示按照本发明的第四实施例恒压输出电路的结构的电路图；以及
图7是显示按照本发明的第五实施例恒压输出电路的结构的电路图；
具体实施方式
第一实施例
图1显示按照本发明的第一实施例的恒压输出电路。恒压输出电路由两级放大电路构成。恒压输出电路包括：在第一输入端321输入参考电压VREF的差动放大电路301；源极端连接到电源电压VDD、漏极端连接到输出端VOUT、且栅极端连接到差动放大电路301的输出端311的用作输出晶体管的PMOS晶体管331；一端连接到输出端VOUT、且另一端连接到差动放大电路301的第二输入端322的第一电阻器341；一端连接到第一电阻器341的另一端和差动放大电路301的第二输入端322，且另一端接地到VSS的第二电阻器342；以及一端连接到电源电压VDD、且另一端连接到差动放大电路301的输出端311的电容器351。
在图1所示的恒压输出电路中，当第一输入端321的电压与第二输入端322的电压彼此相等时，差动放大电路301的输出端311的输出电压变得稳定，且因此输出端VOUT的输出电压变得稳定。当电源电压如图5所示变化时，由于在电容器351中保存电荷，如图5的实线所示，差动放大电路301的输出端311的电位快速变化以使跟随电源电压。由于这个原因，即使当电源电压VDD变化时，PMOS晶体管331的栅-源电压变得恒定。因此，如图5的实线所示，快速抑止了输出的变化，且它的变化值还变小。
第二实施例
图2显示按照本发明的第二实施例的恒压输出电路。恒压输出电路由三级放大电路构成。恒压输出电路包括：在第一输入端121输入参考电压VREF的差动放大电路101；源极端连接到电源电压VDD、且栅极端连接到差动放大电路101的输出端111的第一PMOS晶体管132；一端接地且另一端连接到第一PMOS晶体管132的漏极端的恒流电路102；源极端连接到电源电压VDD、栅极端连接到第一PMOS晶体管132的漏极端、且漏极端连接到输出端VOUT的用作输出晶体管的第二PMOS晶体管131；一端连接到输出端VOUT、且另一端连接到差动放大电路101的第二输入端122的第一电阻器141；一端连接到第一电阻器141的另一端和差动放大电路101的第二输入端122，且另一端接地到VSS的第二电阻器142；以及一端连接到电源电压VDD、且另一端连接到差动放大电路101的输出端111的电容器151。
具有由第一PMOS晶体管132和恒流电路102构成的放大级的三级放大电路能提高三个放大级的总增益直到高增益区。因此，与上面提到的两级放大电路构成的恒压输出电路相比，由三级放大电路构成的恒压输出电路能提高波纹抑制比特性。
在图2所示的恒压输出电路中，当第一输入端121的电压与第二输入端122的电压彼此相等时，差动放大电路101的输出端111的输出电压变得稳定，且因此输出端VOUT的输出电压变得稳定。当电源电压VDD如图5所示变化时，由于在电容器151中保存电荷，如图5的实线所示，差动放大电路101的输出端111的电位快速变化以使跟随电源电压。而且，由于引起恒定电流从恒流电路102流入PMOS晶体管132，PMOS晶体管132的栅-源电压变得恒定。因此，节点112的电压变化以便跟踪输出端111的电压，且即使当电源电压VDD变化时，PMOS晶体管131的栅-源电压变得恒定。结果，能抑制输出端VOUT电位的变化至小水平。
第三实施例
图3显示按照本发明的第三实施例的恒压输出电路。恒压输出电路由三级放大电路构成。恒压输出电路包括：在第一输入端221输入参考电压VREF的差动放大电路201；源极端连接到电源电压VDD、且栅极端连接到差动放大电路201的输出端211的第一PMOS晶体管232；一端接地且另一端连接到第一PMOS晶体管232的漏极端的恒流电路202；源极端连接到电源电压VDD、栅极端连接到第一PMOS晶体管232的漏极端、且漏极端连接到输出端VOUT、用作输出晶体管的第二PMOS晶体管231；一端连接到输出端VOUT、且另一端连接到差动放大电路201的第二输入端222的第一电阻器241；一端连接到第一电阻器241的另一端和差动放大电路201的第二输入端222、且另一端接地到VSS的第二电阻器242；以及一端连接到电源电压VDD、且另一端连接到第二PMOS晶体管231的栅极端的电容器251。
具有由第一PMOS晶体管232和恒流电路202构成的放大级的三级放大电路能提高三个放大级的总增益直到高增益区。因此，与上面提到的两级放大电路构成的恒压输出电路相比，由三级放大电路构成的恒压输出电路能提高微波抑制比特性。
在图3所示的恒压输出电路中，当第一输入端221的电压与第二输入端222的电压彼此相等时，差动放大电路201的输出端211的输出电压变得稳定，且因此输出端VOUT的输出电压变得稳定。当电源电压VDD如图5所示变化时，由于在电容器251的相互相反的端子之间保存电荷，第二PMOS晶体管231的栅极端212的电位快速变化以便跟随电源电压VDD。由于这个原因，即使当电源电压VDD变化时，PMOS晶体管231的栅-源电压变得恒定。因此，输出端VOUT的输出电压不变。
第四和第五实施例
图6显示按照本发明第四实施例的恒压输出电路。在图6中，在不同于图2所示的恒压输出电路的恒压输出电路中提供电容器651，恒流电路602连接到电源端。图7显示按照本发明第五实施例的恒压输出电路。在图7中，在不同于图3所示的恒压输出电路的恒压输出电路中提供电容器751，恒流电路702连接到电源端。第四与第五实施例的恒压输出电路的电路运行和效果与第二和第三实施例的恒压输出电路的相同。

Claims (12)

1.一种恒压输出电路，包括：
用于划分输出电压的分压电阻器；
参考电压电路；
差动放大电路，用于接收作为它的输入的来自所述分压电阻器的输出电压和来自所述参考电压电路的参考电压；
输出晶体管，用于基于所述差动放大电路的输出控制来自所述分压电阻器的所述输出电压；以及
在电源电压和所述输出晶体管的栅极端之间的电容器。
2.按照权利要求1所述的恒压输出电路，进一步包括：
第一输入端连接到参考电压的差动放大电路；
源极端连接到电源电压、漏极端连接到输出端、且栅极端连接到所述差动放大电路的输出端的输出晶体管；
一端连接到所述输出端、且另一端连接到所述差动放大电路的第二输入端的第一电阻器；
一端连接到所述第一电阻器的另一端和所述差动放大电路的第二输入端、且另一端接地的第二电阻器；以及
一端连接到电源电压、且另一端连接到所述差动放大电路的输出端的电容器。
3.按照权利要求1所述的恒压输出电路，进一步包括：在所述差动放大电路的输出端与所述输出晶体管的栅极之间的由晶体管和恒流电路构成且控制所述输出晶体管的栅极电位的电路。
4.按照权利要求3所述的恒压输出电路，进一步包括：
第一输入端连接到参考电压的差动放大电路；
源极端连接到电源电压、且栅极端连接到所述差动放大电路的输出端的晶体管；
一端接地且另一端连接到所述晶体管的漏极端的恒流电路；
源极端连接到所述电源电压、栅极端连接到所述晶体管的漏极端、且漏极端连接到输出端的输出晶体管；
一端连接到所述输出端、且另一端连接到所述差动放大电路的第二输入端的第一电阻器；
一端连接到所述第一电阻器的另一端和所述差动放大电路的第二输入端、且另一端接地的第二电阻器；以及
一端连接到所述电源电压、且另一端连接到所述差动放大电路的输出端的电容器。
5.按照权利要求3所述的恒压输出电路，进一步包括：
第一输入端连接到参考电压的差动放大电路；
源极端连接到电源电压、且栅极端连接到所述差动放大电路的输出端的晶体管；
一端接地且另一端连接到所述晶体管的漏极端的恒流电路；
源极端连接到所述电源电压、栅极端连接到所述晶体管的漏极端、且漏极端连接到输出端的输出晶体管；
一端连接到所述输出端、且另一端连接到所述差动放大电路的第二输入端的第一电阻器；
一端连接到所述第一电阻器的另一端和所述差动放大电路的第二输入端、且另一端接地的第二电阻器；以及
一端连接到阳极电源电压、且另一端连接到所述输出晶体管的栅极端的电容器。
6.按照权利要求3所述的恒压输出电路，进一步包括：
第一输入端连接到参考电压的差动放大电路；
漏极端接地、且栅极端连接到所述差动放大电路的输出端的晶体管；
一端连接到所述电源电压、且另一端连接到所述晶体管的源极端的恒流电路；
源极端连接到所述电源电压、栅极端连接到所述晶体管的漏极端、且漏极端连接到输出端的输出晶体管；
一端连接到所述输出端、且另一端连接到所述差动放大电路的第二输入端的第一电阻器；
一端连接到所述第一电阻器的另一端和所述差动放大电路的第二输入端、且另一端接地的第二电阻器；以及
一端连接到所述电源电压、且另一端连接到所述差动放大电路的输出端的电容器。
7.按照权利要求3所述的恒压输出电路，进一步包括：
第一输入端连接到参考电压的差动放大电路；
漏极端接地、且栅极端连接到所述差动放大电路的输出端的晶体管；
一端连接到所述电源电压、且另一端连接到所述晶体管的源极端的恒流电路；
源极端连接到所述电源电压、栅极端连接到所述晶体管的源极端、且漏极端连接到输出端的输出晶体管；
一端连接到所述输出端、且另一端连接到所述差动放大电路的第二输入端的第一电阻器；
一端连接到所述第一电阻器的另一端和所述差动放大电路的第二输入端、且另一端接地的第二电阻器；以及
一端连接到阳极电源电压、且另一端连接到所述输出晶体管的栅极端的电容器。
8.按照权利要求1所述的恒压输出电路，其中所述输出晶体管包括PMOS晶体管。
9.按照权利要求3所述的恒压输出电路，其中所述晶体管和所述输出晶体管各包括PMOS晶体管。
10.按照权利要求1所述的恒压输出电路，其中所述电容器的电容值大于寄生电容值。
11.按照权利要求1所述的恒压输出电路，其中所述恒流电路包括PMOS耗尽型晶体管。
12.按照权利要求1所述的恒压输出电路，其中所述恒流电路有电流镜结构。
CNB200510071413XA 2004-05-11 2005-05-11 恒压输出电路 Expired - Fee Related CN100543631C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004140643A JP2005322105A (ja) 2004-05-11 2004-05-11 定電圧出力回路
JP140643/04 2004-05-11

Publications (2)

Publication Number Publication Date
CN1696861A true CN1696861A (zh) 2005-11-16
CN100543631C CN100543631C (zh) 2009-09-23

Family

ID=35349609

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200510071413XA Expired - Fee Related CN100543631C (zh) 2004-05-11 2005-05-11 恒压输出电路

Country Status (5)

Country Link
US (1) US7276961B2 (zh)
JP (1) JP2005322105A (zh)
KR (1) KR101018950B1 (zh)
CN (1) CN100543631C (zh)
TW (1) TWI354196B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101908365A (zh) * 2010-07-30 2010-12-08 上海宏力半导体制造有限公司 电压产生电路以及存储器
CN101369162B (zh) * 2007-08-16 2012-07-18 精工电子有限公司 基准电压电路
CN101592966B (zh) * 2008-05-29 2013-09-04 精工电子有限公司 稳压器
CN107291137A (zh) * 2017-07-25 2017-10-24 西安电子科技大学 一种可调的输出基准源电路
CN107390756A (zh) * 2016-05-16 2017-11-24 瑞昱半导体股份有限公司 参考电压缓冲电路

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4007336B2 (ja) * 2004-04-12 2007-11-14 セイコーエプソン株式会社 画素回路の駆動方法、画素回路、電気光学装置および電子機器
JP2009225392A (ja) * 2008-03-19 2009-10-01 Sanyo Electric Co Ltd 出力段回路
KR101141456B1 (ko) * 2010-12-07 2012-05-04 삼성전기주식회사 전압 레벨 시프터
CN102467143A (zh) * 2011-11-18 2012-05-23 中国船舶重工集团公司第七二四研究所 一种基于fpga的多个数控高压电源基准电压的产生方法
JP6163310B2 (ja) * 2013-02-05 2017-07-12 エスアイアイ・セミコンダクタ株式会社 定電圧回路及びアナログ電子時計
JP6145403B2 (ja) * 2013-12-27 2017-06-14 アズビル株式会社 出力回路および電圧発生装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2806530B2 (ja) * 1988-08-18 1998-09-30 日本電気アイシーマイコンシステム株式会社 基準電圧源
JP2833891B2 (ja) * 1991-10-31 1998-12-09 日本電気アイシーマイコンシステム株式会社 ボルテージレギュレータ
KR100240421B1 (ko) * 1997-02-22 2000-01-15 윤종용 안정화된 기준전압발생회로
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
US5917772A (en) * 1997-09-16 1999-06-29 Micron Technology, Inc. Data input circuit for eliminating idle cycles in a memory device
JPH11224131A (ja) * 1998-02-04 1999-08-17 Seiko Instruments Inc ボルテージ・レギュレータ
JP2001075524A (ja) * 1999-09-03 2001-03-23 Rohm Co Ltd 表示装置
US6509727B2 (en) * 2000-11-24 2003-01-21 Texas Instruments Incorporated Linear regulator enhancement technique
EP1233319A1 (en) * 2001-02-15 2002-08-21 STMicroelectronics Limited Current source
JP3935777B2 (ja) * 2002-05-28 2007-06-27 富士通株式会社 出力回路装置
KR100460458B1 (ko) * 2002-07-26 2004-12-08 삼성전자주식회사 외부 전압 글리치에 안정적인 내부 전압 발생 회로
JP2004062374A (ja) * 2002-07-26 2004-02-26 Seiko Instruments Inc ボルテージ・レギュレータ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101369162B (zh) * 2007-08-16 2012-07-18 精工电子有限公司 基准电压电路
CN101592966B (zh) * 2008-05-29 2013-09-04 精工电子有限公司 稳压器
CN101908365A (zh) * 2010-07-30 2010-12-08 上海宏力半导体制造有限公司 电压产生电路以及存储器
CN101908365B (zh) * 2010-07-30 2015-03-18 上海华虹宏力半导体制造有限公司 电压产生电路以及存储器
CN107390756A (zh) * 2016-05-16 2017-11-24 瑞昱半导体股份有限公司 参考电压缓冲电路
CN107390756B (zh) * 2016-05-16 2018-12-14 瑞昱半导体股份有限公司 参考电压缓冲电路
CN107291137A (zh) * 2017-07-25 2017-10-24 西安电子科技大学 一种可调的输出基准源电路
CN107291137B (zh) * 2017-07-25 2018-11-27 西安电子科技大学 一种可调的输出基准源电路

Also Published As

Publication number Publication date
KR101018950B1 (ko) 2011-03-02
KR20060046045A (ko) 2006-05-17
CN100543631C (zh) 2009-09-23
TWI354196B (en) 2011-12-11
US20050280464A1 (en) 2005-12-22
US7276961B2 (en) 2007-10-02
TW200602834A (en) 2006-01-16
JP2005322105A (ja) 2005-11-17

Similar Documents

Publication Publication Date Title
CN1696861A (zh) 恒压输出电路
Lee et al. Design of low-power analog drivers based on slew-rate enhancement circuits for CMOS low-dropout regulators
JP4921106B2 (ja) バッファ回路
US7323853B2 (en) Low drop-out voltage regulator with common-mode feedback
CN106558987B (zh) 低静态电流线性调节器电路
CN101059702B (zh) 线性稳压器及其制造方法
CN1227808C (zh) 降低mos共发共基电路热电子恶化效应的电压限制偏置电路
CN1949121A (zh) 一种双环低压差线性稳压器电路
US8207789B2 (en) Differential amplifier circuit
CN1497405A (zh) 电压调节器
CN1487384A (zh) 电压调节器
CN1119733C (zh) 能阻止在电路输出端出现尖峰的恒压电路
CN1234206C (zh) 供开关电容器结构使用的放大器共模反馈系统
CN113659830B (zh) 一种输出电压动态调整的电荷泵电路
CN117155123B (zh) 一种适用于ldo的瞬态跳变过冲抑制电路及其控制方法
CN1627223A (zh) 降低源极/漏极电压的电流驱动电路
CN1700598A (zh) 半导体集成电路
CN1573637A (zh) 电源电路
CN1577203A (zh) 电源电路
CN115425931A (zh) 摆率增强电路、方法及运算放大器
CN112558680B (zh) 线性调整器及其控制电路
CN111510090A (zh) 一种高压摆率和宽输出范围的运算放大器
CN1889001A (zh) 带有共模负反馈的低压降稳压器
CN113703507B (zh) 一种提高ldo响应速度电路
CN1206809C (zh) 直流电平转换器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160311

Address after: Chiba County, Japan

Patentee after: DynaFine Semiconductor Co.,Ltd.

Address before: Chiba County, Japan

Patentee before: Seiko Instruments Inc.

CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: ABLIC Inc.

Address before: Chiba County, Japan

Patentee before: DynaFine Semiconductor Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090923