CN1227808C - 降低mos共发共基电路热电子恶化效应的电压限制偏置电路 - Google Patents

Abstract

MOS共发共基放大器电路遭受由额外基极电流引起的性能特性的长期或瞬时变化(恶化)。当MOS共发共基放大器电路的输出电压为最大值时在漏极源极电压的最大偏移通过源极接地的晶体管期间可以在连接输出晶体管的共发共基的源极接地的晶体管中产生这些电流。MOS共发共基放大器电路配置包括附加晶体管的一个电压限制偏置电路配置。当MOS共发共基放大器电路输出电压在它的最大值处时，该偏置电路配置作为MOS共发共基放大器电路输出节点与最高的共发共基连接晶体管的漏极节点之间的一个串联电压限制设备。改良的MOS共发共基放大器电路配置的一个实施例被安排来把灵敏共发共基晶体管的漏极源极电压偏移峰值限制为低于预先选定的临界电压Vcrit的一个数值。Vcrit被定义为灵敏共发共基晶体管的漏极源极电压值，对于它，由大于Vcrit的峰值漏极源极电压偏移所引起的瞬时和/或累积基极电流将把晶体管的灵敏电参数即时地或者累积地降低到一个范围，该范围将把放大器性能特性(组)降低到一个可评估程度。偏置电路配置的一个实施例的附加晶体管由内部相邻的源极漏极节点作为一个顺序的链路与以各自的固定电压偏置的栅极连接。链路的一个外部漏极节点接于当MOS共发共基放大器的输出节点上而链路的一个外部源节点接于最上面的共发共基连接晶体管的漏极上。附加的晶体管数目和固定偏置栅极电压被选择来把灵敏晶体管上的峰值漏极源极电压偏移限制在选定的操作条件之下。

Description

降低MOS共发共基电路热电子恶化效应的电压限制偏置电路

技术领域

本发明一般涉及稳定MOS电路的运转性能，特别涉及把来自高源极漏极电压的热电子所导致的额外基极电流所引起的对共发共基放大电路的性能和可靠性的限制最小化。

背景技术

在MOS放大器和电流反射电路中，偏向饱和区的晶体管可能经受由碰撞电离作用(由于所谓的″热电子″效应)而产生的一个不希望的基极电流。在MOSFET沟道中的碰撞电离作用在著作中被描述并且通常被电路设计从业者所已知。

此效应的一种物理模型被描述在图3的单个p槽n沟道晶体管300中。晶体管300被表示为偏向饱和区，即，栅氧化物304下面的反型层302在一个夹断点308处以实际漏电漫射306的短边缘为一端。此夹断点308出现在一个源极漏极电压(Vds)的值Vdssat处。源极漏极电压Vds增加超过Vdssat值，而漏极电流Id相对地增加很少。当Vds大于Vdssat时，夹断点308的位置被表示为漫射306的实际边缘。

在恒定的电源栅极电压Vgs处，随Vds的增加夹断点308相对移动很少。因此，漏极电流Id也同样相对地改变很少。这被表示在附图5的V-I特性中，在此，Id与Vds工作特性表示晶体管操作在两个区域之一中，即，具有低源极漏极阻抗的三极管区，和具有高源极漏极阻抗的饱和区。

超过Vdssat，在反型层端308和漏极306的边缘之间的晶体管区保持接近漏极和源极之间几乎所有增加的电压。在充分高的Vds处，在反型层302和漏极306边缘之间损耗区中的电场可以引起电子从反型层308的尾端流到漏极306(即，在损耗区中)以便获得附加的能量。利用足够的附加能量，损耗区中的自由载流子引起碰撞电离，并且产生附加的自由载流子(电子-空穴对320)。

这些附加的自由载流子320被高电场扫出损耗区。一些产生的自由空穴流到P型基极区域作为多数载流子，创建一个基极电流Isub，其增加了Vds，如图4所示。一些自由电子被扫到N型漏极区作为多数载流子并且被加到漏极电流Id上。这两种载流子流动作为漏极和基极端子中总电流的一个附加分量Isub而出现。

碰撞电离基极电流Isub的一个实验表达式由下式给出：

Isub＝K1(Vds B Vdssat)*Id*(exp[-[K2/(Vds-Vdssat)]])

在此，K1和K2是过程相关的参数而Vdssat是漏极特性进入饱和区时Vds的数值。在正常操作条件下，MOS设备大体上具有零基极电流(只有反向偏置基极漏极损耗区的漏泄电流)，如图4所示。该效果通常在PMOS设备中不太显著，因为在损耗区中较低移动性的空穴不及较高移动性的电子在创建空穴-电子对中有效。

该表达式相对于漏极电压求微分，从漏极到基极的小信号并联电导(g_db)给出为：

g_db＝K2[Isub]/(Vds-Vdssat)A^2

用前面的表达式代替Isub并且重新整理因子产生：

g_db＝K2K1(Vds-Vdssat)^-1(exp[-[K2/(Vds-Vdssat)]]

图2显示了一个典型NMOS晶体管的g_db和它的倒数r_db的曲线。r_db是等价于的基极电流漏极到主体的输出电阻，其将与正常晶体管输出电阻r₀并联组合。为一个典型NMOS晶体管计算出r_db，K1＝5V^-1而K2＝30V并且绘制其与标准的漏极源极电压的Vds-Vdssat曲线。并且，绘制的是相等的输出电导，g_db，其是r_db的倒数。Isub的极端非线性特性使r_db和r₀在漏极电压处并联组合为在Vdssat周围的和以下的初始的r₀，因为r_db比标准的r₀大许多数量级。

可是，在瞬时漏极源极电压不比数值Vdssat的几倍高许多，晶体管的输出阻抗可以完全由r_db决定。这是基极电流导致的热电子中瞬时或累积的改变可以如何影响设备特性的幅值和/或变化性的一个示例。此影响会限制并且有时会使达到或保持期望的执行电路功能的可能性失败。

因为晶体管瞬时的漏极源极电压在操作期间变化，所以基极电流的瞬时值也变化引起小信号输出电导的变化。根据共发共基放大电路的工作点和输出电压漂移(在最大所需的输出电压和最小可能的输出电压之间)，基极电流Isub可以剧烈地变化。Isub可以在Vds为低和中等值时从基本上为零的一个值变化为当瞬时Vds接近最大所需输出电压或超过一个临界值时表示总漏极电流一个相当大部分的一个值。对于重大的Isub的起始(即，Vds＝Vcrit)，Vds的临界值(Vds＝Vcrit)取决于可用电源电压以及特定电路功能和在争论中的性能系数(组)，晶体管技术、晶体管尺度(主要是沟道长度)以及偏置和信号电平。高非线性电路行为可能出现，这取决于输出电压的电平。如果基极电流幅值或电流变化幅值大体上与期待的漏极电流或正常的漏极电流变化相当，则它可以对电路功能的性能、电路行为和可靠性产生不利影响。

此临界值Vcrit取决于晶体管结构的细节、介于漏极、栅极、源极和基极电压和漏极电流之间的瞬时差值的幅值。基极电流的幅值是电压差值和电流的一个高非线性函数，并且在瞬时端子电压微小改变时可以以数量级的大小变化。一旦Vds接近特定的晶体管技术、几何学与电路电压条件的Vcrit，则基极电流受漏极源极电压Vds影响最大。

一个电路的性能可能主要以两种方式受完全非线性Isub行为所影响。第一，Isub的基本变化可能限制电路性能的一个或多个选择特性(偏置电流，开关电压门限值，开关时间延迟，增益，失真，噪声等等)。Isub的以超出临界值Vcrit的一个高Vds电压的一个瞬间增加引起一个电设备参数从它的标称设计值导致一个无法接受的瞬间变化。第二，一个设备电参数的累积变化或漂移，例如，诸如门限电压、跨导、漏泄电流等等的参数可能影响电路性能。设备参数足够大的偏移可能引起一个给定类型电路的平均无故障时间(MTBF)的一个必然减少，即降低可靠性。

一种电路，具有一个设备，该设备具有基本上与栅极-源极控制电压无关、随着信号电压、或输出电压电平的微小变化而快速变化的一个或多个电参数，该电路也可能展现电路性能中无法接受的变化，例如，非线性增益、失真、阻抗失配等等。

由设备电参数的缓慢恶化(Vth，Gm，子门限值泄漏等等)出现额外基极电流的长期影响。已知引起Isub的热载流子会引起栅极氧化物中的电荷捕集，其随着时间的过去，引起门限值、跨导以及子门限值行为变化。最终，由于额外的基极电流所引起的设备参数的恶化将达到一个水平，在此共发共基放大电路性能将不再符合所需的规格并且该共发共基放大电路将出故障。

已知由基极电流而来的晶体管特性恶化随着时间的过去会引起不良的电路性能改变。文献中描述了用于计算Isub对电路行为的影响的晶体管模拟与电路模拟技术。已知的Isub与Vds模式(例如，在别处描述的修改的Mar模拟和Sakurni模拟)和仿真器(在别处描述的已知的RELY仿真器)与部分或重复的仿真方案相结合。

参见附图1，示出了试图降低由基极电流所导致的一个简单放大器输出电路的性能特性的恶化并因此改良电路行为的一种现有技术。由一种简单的接地电源，单个晶体管输出级组成的一个放大器电路级被两个晶体管M6A和M6B的串联组合电路配置所替换。此串联组合通常被称为一种共发共基连接，M6A是上部的共发共基晶体管，而晶体管M6B是源极接地的下部晶体管。上部的共发共基晶体管M6A被插入在源极接地的晶体管的漏极与输出电压Vout(它的输出漏极节点连接到输出电压Vout而它的源极节点连接到源极接地的晶体管M6B的漏极上)之间。

M6B由输入Vin来驱动，而M6A使它的栅极连接到一个参考电压Vref上。在输出放大器节点Vout与M6B漏极节点之间串联的晶体管M6B配置部分地改善了电路增益Gc＝ΔVout/ΔVin的恶化，(一个选定的电路功能特性)并且推迟了此特定的模拟电路在一个特定的电压压力下的此功能特性的严重故障。包括Vref偏置公共栅极，介于源极接地的输出晶体管M6B的漏极102与输出电压Vout之间的缓冲晶体管M6A把输出级100转化成一个共发共基输出并且在峰值输出电压漂移期间降低晶体管M6B上的最大Vds电压压力。

在进行替代之前晶体管M6B中的峰值基极电流Idb1在输出Vout处峰值电压偏移(4伏特)期间大约是10ma。在替代接地-栅极共发共基晶体管M6A之后，M6A的栅极104被偏置一个固定电压参数Vref。选择Vref来设置M6A的栅极以使在Vout最大偏移期间通过晶体管M6B的最大Vds被限制(并因此限制晶体管M6B中的峰值Idb1)。

在晶体管M6B的漏极源极电压接近Vref减去M6A的门限电压Vt时，晶体管M6A被偏置以使晶体管M6A开始关掉(从三极管区移动到饱和区)并吸收由来自电源Vdd的电源电流Ido所提供的附加电压。Vds因此将被限制为一个最大值，大约是Vref减去Vt。Vref和M6A把通过晶体管M6B的Vds限制为Vdsmax如此以使对于10伏特的Vdd和期望的4伏特的Vout，晶体管M6B基极电流(Idb1)的峰值基本上被降低为零。共发共基连接使得晶体管M6B和M6A共享4伏特峰值。

随着Idb1基本上降低为零，电路的增益Gc因此被稳定，使在115天的仿真操作之后，不含有40％的恶化，增益的偏移大体上可忽略。这一点使一些由接地的栅极晶体管M6A偏置所产生的性能恶化得到降低，从而限制通过晶体管M6B的峰值Vds。

可是，共发共基晶体管M6A现在占用先前被晶体管M6完全吸收的电压压力的一部分。虽然M6A的Idb2比前面晶体管M6B的值低，(4ma比10ma)，但是它仍然是可观的。由于M6A的工作点被偏置靠近或者说被偏置到三极管区域的Vds的低值，所以它的阻抗比晶体管M6B低并且因此它对电路100的增益没有太多影响。可是，在M6A中仍然有相对高的Idb2值，则超过长使用期限后一个稳定的电路增益的探测是不确定的。

在文献中描述的调整的共发共基电路可以产生比普通共发共基电路甚至更高的增益。参见Bult等人的美国专利5,039,954和Leung的美国专利5,748,040，其在此处结合作为参考。他们的应用多少被限制为小的电压漂移和低至中等的输出电压电平，因为只有在低漏极源极电压处才可获得这种高增益。因为他们的更高增益是通过高输出阻抗来获得的，所以它们更易受到基极电流引起的热电子的影响。在更高的输出电压处，即，高Vds，增益被降低到类似于普通共发共基电路的级别。

另外，用于前面的调整共发共基电路中的局部反馈通常监控电源电流以便保持电路功能。可是，来自热电子效应中的额外基极电流不在电源环路中流动，因此不受益于调整的共发共基局部反馈的影响。

基极电流(热电子效应)产生限制和/或降级临界电路功能特性的电路性能以及必然的降低其可靠性的这些和许多其他示例在集成电路领域是已知的。随着降低设备工作电压的趋势随着时间还在继续，强加在使用已知电路来提供有用的电路功能的性能和可靠性的限制正在增加。更快电路性能不断增加的需求驱使有源电子电路维数的继续降低以及对由基极电流引起的恶化的必然增加的敏感度。

存在着提供电路改善以便电路设计者和生产商避免这些限制的一个巨大并且紧迫的需要。

发明内容

MOS共发共基放大器电路遭受由额外基极电流引起的性能特性的长期或瞬时变化(恶化)。当MOS共发共基放大器电路的输出电压为最大值时，在漏极源极电压的最大偏移通过源极接地的晶体管期间可以在共发共基的连接输出晶体管的源极接地的晶体管中产生这些电流。本发明改良的共发共基放大器电路配置包括附加晶体管的一个电压限制偏置电路配置。当MOS共发共基放大器电路输出电压在它的最大值处时，该偏置电路配置作为MOS共发共基放大器电路输出节点与最高的共发共基连接晶体管的漏极节点之间的一个串联电压限制设备。改良的MOS共发共基放大器电路配置的一个实施例被安排用来把灵敏共发共基晶体管的漏极源极电压偏移峰值限制为低于预先选定的临界电压Vcrit的一个数值。Vcrit被定义为灵敏共发共基晶体管的漏极源极电压值，对于它，由大于Vcrit的峰值漏极源极电压偏移所引起的瞬时和/或累积基极电流将把晶体管的灵敏电参数即时地或者累积地降低到一个范围，该范围将把放大器性能特性(组)降低到一个可评估程度。

偏置电路配置的一个实施例的附加晶体管由内部相邻的源极漏极节点作为一个顺序的链路与以各自的固定电压偏置的栅极连接。链路的一个外部漏极节点接于当MOS共发共基放大器的输出节点上而链路的一个外部源节点接于最上面的共发共基连接晶体管的漏极上。附加的晶体管数目和固定偏置栅极电压被选择来把灵敏晶体管上的峰值漏极源极电压偏移限制在选定的操作条件之下。

本电路发明的电压限制、基极电流最小化、偏置电路配置的实施例可以显著地扩展电路性能、使用寿命，或者显著地减少由于由过压力放大级的单个晶体管中额外的基极电流所引起的瞬间或累积的电参数变化效应所导致的不必要的电路性能限制或者降低的可靠性。

由Hsu等人公开的在接地的源极漏极和输出端之间插入固定栅极偏置晶体管(小信号等价的有效接地栅极)的现有技术的方法，把晶体管M6B中的基极电流降低到足够多少扩展所描述的电路的使用寿命。可是，现在晶体管M6A本身可能在峰值电压处体验一个可观的基极电流总值，其最终可能充分地将它的门限电压或者并联电导降低到不可接受地改变该电路性能。

本共发共基偏置电路配置发明的实施例合并了一个第一晶体管链，具有至少一个附加晶体管，在一个共发共基输出电压端子与第二共发共基串联链路中的第一晶体管的漏极之间串联连接，在此第二共发共基晶体管链以它的源极端连接电路接地。第一链中的附加晶体管(组)在各自的栅极端子(组)处被偏置固定电压以便限制各自通过第二共发共基晶体管链中的两个或多个个体晶体管的最大漏极源极电压。最大漏极源极电压被限制为低于各自的临界电压电平(Vcrit)的各自的最大值，在临界电压电平处，相应的两个或多个单个管中各自的基极电流不可接受地改变一个电路性能特性(例如，增益，输出阻抗，使用寿命等等)。另外，本发明的实施例通过延迟电路的寿命，即，延长所定电路特性符合预定水平的时间来改善可靠性。

附图说明

图1说明了一种现有技术的共发共基输出电路；

图2展现的是由基极电流所引起的典型的小信号等价输出电阻变化的曲线图；

图3描述了说明基极电流的起源和终端的一个NMOS晶体管的横断面视图；

图4示例性地表示典型的标准基极电流与标准的漏极源极电压的关系，表示其在一个临界的Vds电平处的快速增加；

图5表示一个典型的N沟道MOS设备特性和相应的工作范围；

图6说明了如本发明所述的一种共发共基输出电路的一种晶体管漏极源极电压限制偏置电路配置的一个实施例；和

图7显示了如本发明所述的一种共发共基电流反射电路的漏极源极电压限制偏置电路配置的一个替换实施例。

具体实施方式

两个基本的假设主要是确定从由额外基极电流引起的变化中稳定电路性能(例如一组必要条件{R})。第一个因素是要确定那些电路功能特性(增益，输出电阻等等)使需要稳定的。第二个因素是确定可允许选定的电路性能特性(组)何种程度的变化或恶化对于MTBF是允许的。下面概述一下用于把这些因素与本发明实施例关联的装置。

电路分析技术、仿真方法和物理电子学特性效应在本领域是已知的并且在此处作为参考引用的和以电子领域技术人员通常已知的其它参考来表示。这些技术、方法和知识的使用是在物理电子学和电子电路理论和实践的相关技术领域普通技术人员的能力之内。

关于图6，本性能稳定发明的一个实施例被描述为一个n槽CMOS共发共基输出放大器级600。晶体管N1和N2被连接作为一个共发共基对，N1源极连接到一个公共电路接地端Vss。一个输入电源信号Vin激励N1的栅极，而晶体管N2和N1通过各自的源极和漏极端子在一个公共漏极源极连接602处被结合。Vin有由电路600的特定操作要求的一个性能要求组{R}所建立的上限和下限Vin-min，Vin-max。

附加的晶体管N4和晶体管N3按照N4的源极耦合到N3的漏极的串联源极漏极的顺序进行连接。N3的源极同样地耦合到N2的漏极。N4使它的漏极耦合到输出端Vout。输出端Vout接收从电源端子Vdd提供的电流源Ido。N3的栅极接收来自固定偏置电源端子的一个固定偏置电压Vbias。N4的栅极也通过耦合到电源端子Vdd上来偏置一个固定电压。

本发明的实施例600包括一个放大器，例如，具有一个正感测(非反向)输入606和负感测(反向)输入608的差分放大器604。响应于非反向端子606和反向端子608之间电位差，输出端610提供一个正运转输出电压。输出端610被连接到N2的栅极。非反向输入606接收一个固定电压参考Vref。反向输入608接于N2和N1的公共漏极源极连接602。

放大器604被选择具有适当的附加放大器特性(例如输入阻抗，输出阻抗，增益，带宽等等)，适合于与共发共基晶体管N1、N2以及附加晶体管N3、N4协作以符合要规格组{R}。放大器604和晶体管N1、N2、N3和N4因此以偏压Vref以及Vbias协作以便稳定性能要求组{R}不会有由基极电流引起的无法接受的性能变化。

选择Vref以使放大器604偏置晶体管N2以便在电路600选定的操作条件下保持晶体管N1在它的饱和区中，如下所述。

电路600的定的操作要求{R}的特定组通常包括这样一种需求：即，电源Vdd可以假定电压值高达最大值Vddmax。操作要求的组{R}也可以包括其它功能和/或操作电路规格R1、R2--R(m)，例如，一个最小增益要求Gcmin＞R1，一个最大输出电压值Voutmax＜R2，一个最大输入信号电压电平|Vin|＜R3，一个平均操作无故障时间MTBF＞R4，一个最小输出电压漂移Vout＞R5，等等。

对于本发明的性能稳定偏置电路的实施例，要求组{R}还包括限制通过共发共基晶体管N1和N2的各自的漏极源极电压V1、V2将不超过各自的最大安全值V1-max和V2-max。

作为替代，可在附加晶体管N3和N4放置另外的限制：通过附加晶体管N3和N4的各自的漏极源极电压V3、V4将不超过各自的最大安全值V3max和V4max。

总结一下，选择Vbias和Vref以便那些晶体管N1-N4和放大器604协作以符合如下约束条件：

1.如果输出电压Vout为低(即，接近Vss)，则N2、N3和N4被偏置在它们各自的三极管区域中(即图5的工作点OP2)，因此它们没有显著地有助于电路增益(ΔVout/ΔVin)。

2.同时，当输出电压Vout为低(例如，在某些Vout-min处，接近Vss)，晶体管N1被偏置以使它在它的饱和区中(即，图的工作点OP1)，它的输出阻抗为高并且电路600符合组{R}的增益要求。

3.另外，Vref和Vbias也被选择以使当输出电压Vout升高(即，接近Vdd)时，通过晶体管N1、N2的各自漏极源极端子的各个漏极源极电压V1、V2(以及通过N3、N4的V3、V4，如果如此强迫的话)在规格组{R}下没有超过各自的最大安全电平V1-max、V2-max(以及V3-max、V4-max)。

4.选择各个安全电平(极值)VI-max、V2-max、V3-max、V4-max以便维持基极电流Isub1、Isub2、Isub3、Isub4低于各自的最大电平Isub1max、Isub2max、Isub3max、Isub4max。

电路600各个漏极源极端子(节点对)各自的安全电平V1-max、V2-max、V3-max、V4-max构成包括规格组{R}的一组限制条件{Sj}的一组极值电压值{Vi}部分。限制条件{Sj}例如包括增益Gc、最大电源电压Vddmax、最大和最小的输入信号电压Vin-max、Vin-min以及其他。基于一个相应的最大安全基极电流组Isub1max、Isub2max、Isub3max和Isub4max({Isub})来选择极值电压{Vi}组。

最大基极电流电平Isub1max、Isub2max、Isub3max和Isub4max是通过特定的技术和电路600的规格组{R}来例如为瞬时增益稳定性和长期的可靠性(即，低级别的参数恶化)所建立的。

通过使用已知集成电路模拟和已知的电路合成及分析工具来仿真电路600，可以获得实现本发明特定实施例600所考虑的各个最大基极电流电平Isub1m、Isub2m、Isub3m、Isub4m的选择。用于计算关于晶体管输出电阻(电导)随基极电流而变化的晶体管与电路行为的已知模拟和工具在W.Hsu等人的″使用模拟技术的可靠VLSI电路设计″中被示出，IEEE，固态电路期刊，1991年3月，Vol.26，pp.452457，在此结合其作为参考。电路设计、分析和合成领域的普通从业者利用熟悉的标准方法可以获得在限制条件{R}下电路600的电压极值{Vi}组的计算。电路分析和合成的方法和技术在诸如″电路合成原理″(E.S.Kuh和D.O.Pederson，McGrawHill，纽约，NY，1959)和″线性系统分析″(D.K.Cheng，AddisonWesley出版，Reading1 MA，1959)之类的标准大学课文中被示出。

简短的说，晶体管N1-N4和放大器604被表示在标准的π型或T型等效电路模拟中，具有各个组的无源元件{P}电路分支和有源的相关的信号产生单元{G}。{P}和{G}元件互连并且导致形成一组多项式网空穴或电流回路方程式{M}或各自的电压波节方程式{N}，其包括Vss，Vdd，V1-V4以及Vin和Vout。无源元件{P}和有源元件{G}是根据标准的晶体管和放大器模拟参数(例如，pi{We，Le，A，}，tee{We，Le A})来功能性地表示。

网空穴{M}或节点{N}方程式由标准线性装置来解答以便为漏极源极电压V1-V4产生各自的一组表达式{Vi}。以w＝f(x，y，u，v)的形式表示{Vi}，在此，w表示具有一个极值Vi-max的电压V1-V4的其中之一；变量x、y，u，v表示约束偏置变量Vref、Vbias和其他电路规格(例如，Vddmax，Vin-min)或电路600的电路操作特性(例如Gc)。

一般来说，n个约束变量x，y，u，v是通过m个附加关系Nm(x，y，u，v)＝0来约束的。Nm表示从电路600的网空穴方程{M}或节点方程式{N}中找到的约束方程式。

LaGrange乘法器的标准数学技术可以被使用来在限制条件{S}的一些条件下根据漏极源极电压组{Vi}的极值查找Vbias和Vref的数值。例如，这表示在″物理学和工程的数学″(I.S.Sokolnikoff，和R.M.Redheffer，McGraw-Hill New York，NY，1958，pg.254-257)中。

选择图6电路结构的各个晶体管N1-N4的有效电长度Le和宽度We的尺度以便获得由规格组{R}定义的选定的所需增益Gc和阻抗值(即，输出阻抗Rout)。通过集成电路设计从业者熟悉的装置可进行选择方法。尺度Le、We，作为电压Vddmax、Vin-min、Vin-max和所需的约束Vbias、Vref的函数，可以通过把电路模拟的规格组{R}与晶体管随基极电流的电特性变化的知识合并来确定。这些全部都描述在上面引用的参考文献中并且都是本领域电路设计从业者所熟知的。

通过相对于规定的电路操作条件(例如，Vdd，最大输出电压Vout-max，Vin-min和Vin-max)适当选择偏压Vref和Vbias，则最大所需的输出电压Vout-max被扩大超过一个晶体管。此选择把通过每个晶体管N1-N4的最大Vds电压从全值的Vout-max降低为只是各自的期望最大安全电平，即，V1-max，V2-max，V3-max，V4-max。

可替代地，可以选择偏置电平Vref、Vbias以使除了安全电压电平的限制之外，晶体管N1可以稍微操作超出饱和或处于饱和中以便将增益Gc和输出电压漂移(例如ΔVout)最大化。

仍然在本发明的另一替换中，可以选择Vref、Vbias以使除了安全电压电平的限制之外，电路性能还在比最大可达到的增益稍低一些的增益Gc处获得一个最大输出电压Vout-max。

晶体管N3和N4上最大电压的分配通过或者通过直接地连接到电源电位、或者间接地通过与从例如连接到一个multi-multi-tap分压器(例如一个电阻的分频器)上的电源中获得的固定电位进行参考的低阻抗op-amps激励把它们的栅极偏置到基本上固定电位来维持。用于偏压Vref和Vbias以便使电路600的性能反抗由通过一个或多个晶体管N1-N4的额外漏极源极电压极值引起的参数变化而稳定的上述方法被总结为在下面概述的一系列步骤。

用于为图6的电路选择偏压数值以便反抗由额外基极电流引起的变化从而稳定电路性能特性的方法

·步骤1：选择一个或多个电路功能特性(组){Cc}；例如电路增益Gc，输出阻抗r0和最大瞬时和/或使用寿命变化值(组)，{Ac}作为规格组{R}的第一部分。

·步骤2：选择一个或多个外电路电压限制；即，外电路限制条件组{vX}，例如：VINmin/max，VDDmin/max，VOUTmin/max，ΔVOUTmax。作为规格组{R}的第二部分。

·步骤3：执行初始工作点偏置分析以便为栅极N3--N(i)，--N(n)选择初始固定偏置栅极电压值{Vi}。选择初始固定栅极电压值{Vi}以便把选定的晶体管{Nn}操作在各自的初始饱和中，{晶体管N1为三极管工作点OP1、晶体管N2、N3、CNn为OP2n)。

注意：对于一个附加晶体管N3，i＝1和{Vi}＝(Vref)，对于两个附加晶体管N3、N4，i＝2并且例如{Vi}＝Vref，Vbias。

·步骤4：利用选定的600电路晶体管{Nn}、偏置{Vi}在给定的限制条件下执行电子电路分析和合成。

注意：如果需要，执行电子电路分析和合成以便对于选定的{Nn}晶体管N1、N2--Nn选择晶体管宽度和长度{Wn，Ln}以符合规格组{Cc}，(例如Gc和r0)。

·步骤5：利用已知仿真工具和方法从步骤3在电路600上执行电路分析和仿真以便计算初始、瞬时以及使用寿命特性。

5A：对于晶体管{Nn}计算最坏情况瞬时峰值和累积的(使用寿命)预期的基极电流{Isubn}。

5B：确认晶体管{Nn}的晶体管电压极值的串联和等于最大输出电压：∑Vn max＝VOUTmax。

5C：对于晶体管{Nn}计算最坏情况瞬时峰值电压极值{Vn max}。

5C：对于晶体管{Nn}计算电路性能特性(组){Δc}的初始、最坏情况瞬时峰值和累积的电参数变化和最坏情况瞬时峰值和累积的变化(组)。

·步骤7：测试1：由于基极电流产生所引起的计算电路性能特性变化(组){Δc}是否在约束的限制{ΔAc}之内？如果是，转到结束，如果不是，转到下一步骤。

·步骤8：测试2：相对于其他n-i个源极漏极串联连接晶体管的漏极源极电压极值{vds(n-i)max}的数值，由漏极源极电压极值Vds(i)max的极大值引起的晶体管(i)中的额外基极电流产生(Isub(i))是否导致计算的最坏情况瞬时峰值和累积电路性能特性变化(组)的格外变化？换言之，在晶体管N1和晶体管N2、N3-Ni--Nn是否存在漏极源极电压Vds(i)的分配不均衡所以可以重新分配通过晶体管{Nn}的总Voutmax？

如果测试2为是，则跳越下一步骤，如果不是，执行下一步骤。

·步骤9：把电路600的电路结构改变为包括一个在Vout和N2的漏极之间与N3(和/或N4)串联的附加漏极源极连接晶体管N(i+1)，以及增加一个附加固定偏置电压Vb(i+1)，连接到该附加晶体管N(i+1)的栅极。

测试3：如果迭代数(i)太大，(例如附加晶体管数目大于可容许程度，则对于选定的电路性能限制条件组没有解决方案)那么转到结束，否则，转到步骤10。

·步骤10：重新分配漏极源极电压极值{V’(n)max}以便把通过晶体管(i)的各个额外电压极值V(i)max降低到V’(i)max(以及降低它的相应额外峰值基极电流{Isub(i)max})，并且分配通过剩余串联连接晶体管N(n-i)的平衡Voutmax-V’(i)max。

·步骤11：计算在规格组{R}和在步骤10中找到的重新分配的漏极源极电压极值{v’(n)max}的限制条件之下的一个新的固定偏置电压组{vbi}，例如(Vref，Vbias，---)，(例如，通过LAGRANGE乘法器的方法)。转到步骤3。

本发明的一种替换电路实施例

参考图7，在一个电流反射电路700中示出了本发明的一个替换实施例。电路700是一个共发共基电流反射，其可被使用作为一个高增益放大器级的一个高阻抗输出级，例如图6中的电路。

一个信号源电流Is，(例如，图6的偏置电流源Ido)激励电流反射的一个输入端子701。另外一个电流源Io驱动电流反射的一个输出端Vout1。Is和Io都源自于电源端子Vdd。

如本发明其它实施例中，在电流反射电路700中，共享源漏极连接串联晶体管702、704的附加电压被安排在一个输入串联电流通路L1中。.串联电流通路L1从输入端子701通过串联连接晶体管702、704延伸到高端共发共基晶体管710的漏极端子705并继续通过串联连接的低端共发共基晶体管712到Vss(接地)。高端晶体管710和低端晶体管712在一个公共接合点709处以各自的源极和漏极端子而结合。

同时共享源漏极连接串联晶体管706、708的附加电压被安排在一个输出串联电流通路L2中。串联电流通路L2从输出端Vout1通过串联连接晶体管706、708延伸到高端共发共基晶体管714的漏极端子707并继续通过串联连接的低端共发共基晶体管716到Vss(接地)。高端晶体管714和低端晶体管716在一个公共接合点711处以各自的源极和漏极端子而结合。

晶体管702、704和706、708的相应栅极分别被固定电压源722、724、726、728偏置。晶体管710、714栅极是由一个双重op-amp 740的求补(-)和实际(+)输出730、734来激励。op-amp 740对应的反向、非反向输入742、744分别被连接到公共接合点709、711。

电流反射电路700通过晶体管716和712的尺寸比来提供高输出阻抗和电流增益，正如所熟知的。

假设Qc[J]是指一组四个源极漏极连接共发共基晶体管，(两个串联连接晶体管链路)[710，712]和[714，716]。

假设Qa[K]是指一组附加漏极源极连接晶体管，(两个串联连接晶体管附加链路)[702，704]和[706，708]。对于1＜j＜2，晶体管Qc[j]是从链路Qc[J1]的一个高端漏极端子705到Vss连接的第一串联路径L1中的共发共基(链路)晶体管Qc[J1]。对于3＜j＜4，晶体管Qc[j]是从链路Qc[J2]的一个高端漏极端子707到Vss连接的第二串联路径L2中的共发共基(链路)晶体管Qc[J2]。此外，假设各自的偏压722、724、726和728由相应于Qa[K]附加串联晶体管702、704、706和708的Vb[K]来表示。

对于1＜k＜2，晶体管Qa[K]是从输入节点701连接到第一共发共基链路Qc[J1]的高端漏极端子705的串联路径L1中的附加漏极源极串联连接(链路)晶体管Qa[K1]。类似地，对于3＜k＜4，晶体管Qa[k]是从输出节点Vouti连接到共发共基链路Qc[J2]的高端漏极端子707的串联路径L2中的附加漏极源极串联连接(链路)晶体管Qa[K2]。

由各自的漏极源极电压压力Vds[j]引起的在链路Qc[J1]和Qc[J2]中每个晶体管Qc[j]的额外基极电流的极限值可以被表示为晶体管Qc[j]各自的最大可允许基极电流Isubmax(j)，由相应的漏极源极电压Vds(j)＝Vdsmax(j)所引起。

为了稳定电路700的增益防止由于共发共基晶体管712、710和714、714上的电压过压所引起的格外基极电流(即，Vds(j)＞Vdsmax(j))导致的恶化，偏置稳定附加晶体管Q[k]，例如晶体管702、704和706、708，被各自的电压偏置源Vb(k)例如722、724和726、728进行选择性偏置以便限制各自的共发共基晶体管电压Vds(j)(即，774，776，786，788)不超过各自的最大值Vdsmax(j)。

将出现的通过每个串联共发共基晶体管QcW的最大电压(Vds(j)＝Vdsmax(j))取决于电路700所操作的操作条件。对于一个给定组{R}的选定性能特性(例如增益和输出阻抗)和选定操作特性[例如输入信号的高低极限(Ismax，Ismin)，选定的最大电源电压限制Vddmax和选定的最大输出电压电平Voutmax以及最大输出电压漂移(动态范围，Voutmax-Voutmin)]，选择偏压Vb(k)以便限制共发共基晶体管Qc(j)的漏极源极电压Vds(j)低于各自的最大值Vds(j)max，从而稳定选定工作特性的选定电路性能特性。

一般来说，在通过在电流源(例如节点701和/或Vout1)和接地(例如Vss)之间连接的一个串联连接晶体管(例如L1或L2)的一个电流通路中，对于在一个中间漏极节点(例如节点705或707)与大地之间连接的链路(L1，L2)的一个共发共基部分(例如Qc[J]中的漏极源极连接共发共基晶体管(Qc[J])，为了确保基极电流Isub(j)不超过选定的极限值(例如Isub(j)max)，耦合在中间漏极节点(例如节点705或707)和各自的电流源(例如Io或Is)之间的链路(L1或L2)的插入部分(例如Qa[k]中的相应附加晶体管(例如Qa[k])各个栅极被连接到各自的偏压(例如Vb[k])并且选择该偏压以便限制晶体管Qc[J]上各个最大漏极源极电压偏移(例如Vds(j)max)不超过一个相应的最大值(例如Vdsmax(j))。

另外，当输出电压Vout1从最大输出电压Vout1max漂移到最小输出电压Vout1min时，串联连接的电压共享的偏置稳定的晶体管702、704和706、708可以被各自的偏置源722、724和726、728偏置以便从它们各自的三极管区域操作到它们各自的饱和区中。

因此，电路700被稳定从而在一个广泛的输出电压动态范围上保持高输出阻抗，以及一个高增益特性，同时消除或者把由于电压过压产生的额外基极电流所引起的增益或输出阻抗恶化减到最小。

各个偏置源722、724和726、728的实际偏压数值取决于Vdd max、Voutmin、Voutmax、Ismin和Ismax的具体数值以及特定的各个晶体管宽度(We(i))、长度(Le(i))以及所考虑的长宽比(We(i)/Le(i)，在此(i)表示晶体管Q(j)和Qa(k)。然后各个偏置源722、724和726、728的偏压数值Vb(k)的解决方案变成一个电路模拟和晶体管模拟分析问题，例如上述的参考文献中所示。

用于解决此类有条件地约束问题的解决方法是已知的。例如，利用已知的晶体管Qc(j)和Qa(k)的线性电路模拟，电路700可以被表示为一个线性电路曲线图或简图(未示出)。通过矩阵方法可以记录并求解一组环路或节点方程式(未示出)以便确定电路700线性电路图的各个节点电压和环路电流。从这组环路和节点方程式合并选定的操作和性能极限值中可以得到一个对应组的相关多项式方程式。诸如LaGrange多项式方法之类的已知数学技术应用可用于确定期望组的Vb(k)偏压，用于获得电路700的选定操作和性能特性。

适当选择各个偏置源722、724和726、728的偏置值Vb(k)以便限制基极电流低于额外限制从而确保电流反射电路700的选定特性(增益，输出电阻)稳定在预期的操作电源电压和输入信号电平上。

对电子电路设计和模拟的技术人员来说很显然，通过在本电路特性稳定发明中示出的技术应用，不只是可以保护两个共发共基晶体管710和712或714和716不受格外漏极源极电压的影响。通过在一个电流通路L1或L2中适当增加多于两个的串联漏极源极连接晶体管Qa(k)以及通过适当选择偏压Vb(k)，其他晶体管，更明确地说是来自附加的漏极源极连接晶体管Qa(k)组中选择的晶体管也可以被保护不受格外漏极源极电压Vds(k)的影响。

虽然对于单槽n沟道CMOS处理已经描述了降低的热电子效应、性能稳定共发共基电路发明，但是很明显，通过电压极化和电流流动的适当改变，使用由单槽P沟道或者双槽CMOS处理构造的晶体管也可以实现本基极电流偏置稳定电路发明的实施例。

Claims (20)

1.一种共发共基电路包括：

第一晶体管，具有各自的源极、漏极与栅极端子，所述第一晶体管栅极端子耦合到参考第一电源电压的一个输入信号上而所述第一晶体管源极端子耦合到所述第一电源电压；

第二晶体管，具有各自的源极、漏极与栅极端子；

所述第二晶体管源极端子和所述第一晶体管漏极端子耦合以便形成第一源极漏极连接；

一输出端耦合到第二电源电压；

一偏置电路，用于相对于所述第一电源电压，自一参考电压在所述第二晶体管栅极电路端子产生一偏置电压，如此以致所述第一晶体管操作在饱和工作范围中；和

一个电压限制电路，插入在所述输出端和所述第二晶体管漏极之间用于限制通过所述第一晶体管的各自的第一漏极源极电压和通过所述第二晶体管的各自的第二漏极源极电压以便不超过相应的第一最大漏极源极电压极限值和相应的第二最大漏极源极电压极限值。

2.如权利要求1所述的共发共基电路，其中，所述电压限制电路包括：

至少一个附加晶体管，具有各自的源极、漏极与栅极端子，所述至少一个附加晶体管的所述漏极被耦合到所述输出端，所述至少一个附加晶体管的所述源极被耦合到所述第二晶体管的所述漏极并且所述至少一个附加晶体管的所述栅极被耦合到一种选定的基本固定的电压上。

3.如权利要求2所述的共发共基电路，其中：

选择所述选定的基本固定的电压以便限制所述第一晶体管漏极源极电压和所述第二晶体管漏极源极电压不超过所述各自的最大漏极源极电压极限值。

4.如权利要求2所述的共发共基电路，其中，所述选定的基本固定的电压是所述第二电源电压。

5.如权利要求1所述的共发共基电路，其中，所述电压限制电路包括：

第一附加晶体管，具有各自的源极、漏极与栅极端子；

第二附加晶体管，具有各自的源极、漏极与栅极端子；

所述第二附加晶体管漏极端子被耦合到所述输出端；

所述第二附加晶体管源极端子被耦合到所述第一附加晶体管漏极端子；

所述第一附加晶体管源极端子被耦合到所述第二晶体管漏极端子；

所述第一附加晶体管栅极适合于耦合到一个选定的第一基本固定电压上；和

所述第二附加晶体管栅极适合于耦合到一个选定的第二基本固定电压上。

6.如权利要求5所述的共发共基电路，其中：

选择所述第一基本固定电压和所述第二基本固定电压以使所述第一晶体管漏极源极电压和所述第二晶体管漏极源极电压不超过所述各自的最大漏极源极电压值。

7.如权利要求6所述的共发共基电路，其中，所述选定的第一和第二基本固定电压其中之一适合于耦合到所述第二电源电压。

8.如权利要求1所述的共发共基电路，其中，所述电压限制电路包括：

多个单独的附加晶体管，每一个都具有各自的源极、漏极与栅极端子，所述多个单独的附加晶体管插入在所述输出端和第二晶体管漏极端子之间的串联源极漏极连接中；和

所述多个单独的附加晶体管每个各自的栅极适合于耦合到一个相应的基本固定电压源，所述相应的固定电压的每一个被选择来与所述电压限制电路配合，

因此所述第一晶体管漏极源极电压和所述第二晶体管漏极源极电压没有超过所述各自的第一和所述第二最大值漏极源极电压极限值。

9.如权利要求1所述的共发共基电路，其中：

通过选择所述第一晶体管、所述第二晶体管、所述到第二电源电压的耦合、所述偏置电路、所述第一漏极源极电压和所述第二漏极源极电压，使所述共发共基电路定义一个电路性能特性。

10.如权利要求9所述的共发共基电路，其中，所述各自的最大漏极源极电压值定义所述第一和第二晶体管各自的第一和第二最大基极电流值。

11.如权利要求10所述的共发共基电路，其中，所述最大基极电流值定义所述电路性能特性的一个性能特性极限值。

12.如权利要求9所述的共发共基电路，其中，从包括电路增益、输出电阻与电路平均无故障时间的组中选择所述性能特性。

13.如权利要求9所述的共发共基电路，其中，所述性能特性极限值由所述最大漏极源极电压值来定义。

14.如权利要求13所述的共发共基电路，其中，所述电压限制电路包括：

至少一个附加晶体管，具有各自的源极、漏极与栅极端子，所述至少一个附加晶体管的所述漏极被耦合到所述输出端，所述至少一个附加晶体管的所述源极被耦合到所述第二晶体管的所述漏极并且所述至少一个附加晶体管的所述栅极被耦合到一种选定的基本固定的电压上，所述选定的基本固定电压与所述电路配合，

其中，所述电路性能特性展现所述性能特性极限值。

15.如权利要求14所述的共发共基电路，其中，所述选定的基本固定电压是所述第二电源电压。

16.如权利要求14所述的共发共基电路，其中，所述电压限制电路包括：

漏极源极串联连接的第一和第二附加晶体管，具有各自的源极、漏极与栅极端子，所述漏极源极串联被连接到插入在所述输出端和所述第二晶体管漏极端子之间的第一和第二附加晶体管上；

选定的第一基本固定电压，耦合到所述第一附加的晶体管栅极；

选定的第二基本固定电压，耦合到所述第二附加的晶体管栅极；和

选择所述选定的第一基本固定电压和所述选定的第二基本固定电压如此以使所述共发共基电路展现所述性能特性极限值。

17.如权利要求16所述的共发共基电路，其中，所述第二电源电压是所述选定的第一和第二基本固定电压中的一个。

18.如权利要求16所述的共发共基电路，包括：

对于所述晶体管的中对应的选定的长Le和宽We，所述选定的长Le和宽We被选择来与所述电压限制电路配合以便建立相应的电路工作特性的一个各自的极限值，在此所述各自的极限值和所述相应的电路工作特性包括下列至少一个：

所述第二电源电压的最大极限值；

所述输入信号的高端输入电压极限值；

所述输入信号的低端输入电压极限值；

所述输出端的高端输出电压极限值；

所述输出端的低端输出电压极限值；

所述偏置电压的偏压极限值；和

所述参考电压的参考电压极限值。

19.如权利要求16所述的共发共基电路，其中，所述共发共基电路操作在从最大共发共基输出电压、最小共发共基电路输出电压、最大输入信号电压和最小输入信号电压组中选出的电压工作极限内。

20.如权利要求1所述的共发共基电路，其中，用于相对于所述第一电源电压，自一参考电压在所述第二晶体管栅极端子产生一偏置电压的所述偏置电路，包括：

一个差分放大器，包括：

一个反向输入，耦合到所述第一源极漏极连接；

一个非反向输入，耦合到一个基本固定参考电压上；和

一个放大器输出端，响应于所述反向输入和所述非反向输入之间的一个电压差值，其中，所述放大器输出端耦合到所述第二晶体管的所述栅极。

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