CN1700598A

CN1700598A - 半导体集成电路

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Publication number: CN1700598A
Application number: CN200510083718.2A
Authority: CN
Inventors: 石井啓友
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-03-16
Filing date: 2005-03-16
Publication date: 2005-11-23
Anticipated expiration: 2025-03-16
Also published as: JP4047824B2; US20050219102A1; CN1700598B; US7332941B2; JP2005268901A

Abstract

一种能够降低模拟开关电路的输入节点的漏电电流的电压依赖性的半导体集成电路LSI，当在运算放大器的输出端子和输入端子之间配置模拟开关电路、并使用保持电容的信号电荷的取样保持电路等时，减少保持电压的失真。在LSI中内置模拟开关电路，该开关电路包括：在第一节点(V1)和第二节点(V2)之间串联连接的第一模拟开关(SW10)及第二模拟开关(SW11)；在第一模拟开关及第二模拟开关截止时，将与在第一节点上施加的第一电位(VIN)不同的第二电位(VSW)施加到第一模拟开关及第二模拟开关的串联连接节点(V3)上的第三模拟开关(SW12)。

Description

半导体集成电路

技术领域

本发明涉及一种半导体集成电路(LSI)，特别是涉及一种内置有模拟开关电路的、例如在作为模拟数字转换器(以下称为ADC)等的构成要素的取样保持电路等中所使用的半导体集成电路。

背景技术

与电容器组合的模拟开关电路已广泛应用于实现取样保持功能的ADC等。由于使用模拟开关电路高精度地构成ADC等，所以就要求开关导通状态下的电阻值(导通电阻)Ron足够小或开关截止状态下的电阻值(截止电阻)Roff足够大、或漏电电流(以下，Ioff)足够小。

图11表示模拟开关的符号的一个表示例。此符号表示，当控制信号(时钟信号)P1为“H”电平时开关变为导通，当P1为“L”电平时开关变为截止。代替控制信号P1记载其它的信号名的情况，表示通过此信号的“H”和“L”来控制开关的导通和截止。图11中，V1和V2是开关的输入节点和输出节点。

图12、图13、图14分别表示图11的模拟开关的具体电路例子。图12所示的模拟开关由NMOS晶体管12构成，控制信号P1被施加到NMOS晶体管12的栅极。图13所示的模拟开关由PMOS晶体管13构成，由反相器电路G1反转了控制信号P1的信号被施加到PMOS晶体管13的栅极。图14所示的模拟开关由NMOS晶体管12和PMOS晶体管13并联连接而成，控制信号P1被施加到NMOS晶体管12的栅极，由反相器电路G1反转了控制信号P1的信号被施加到PMOS晶体管13的栅极。而且，图12至图14中，VSS和VDD表示供给模拟开关的电源的低电位侧的电位和高电位侧的电位。

在图12至图14所示的模拟开关中，若已确定开关元件(MOS晶体管)的尺寸时，则Ron由MOS晶体管导通时的栅·源间电压Vgs和阈值电压Vth之差来决定，Roff由MOS晶体管截止时的Vgs和Vth之差决定。

伴随LSI的元件的微细化，当模拟开关所使用的电源电压下降时，由于开关元件即MOS晶体管的Vgs也下降，所以Ron增大。虽然通过降低MOS晶体管的阈值Vth，能够降低Ron，但其另一面，产生所谓Roff低的问题。

将MOS晶体管的Vth设为规定值的情况下，Ioff＝Vds/Roff(Vds是漏·源间电压)，并且由于Roff依赖于Vgs，所以MOS晶体管的Ioff依赖于栅电位Vg、漏电位Vd、源电位Vs。MOS晶体管的栅电位Vg，当MOS晶体管截止时，在NMOS晶体管中为“L”电平(VSS)、在PMOS晶体管中为“H”电平(VDD)，一般为固定值。因此，MOS晶体管的Ioff依赖于漏和源的电位即MOS晶体管两端的电位。下面，具体说明MOS晶体管的Ioff的影响。

图15是使用图11所示的模拟开关的现有的取样保持电路的一个例子，图16表示供给图15的取样保持电路的时钟信号(控制信号)P1、P2的波形的一个例子。图15的取样保持电路，由模拟开关SW2、SW4、SW5，运算放大器OPA、电容器C1构成。在此，用VIN表示取样保持电路的输入节点的输入电压，用VOUT表示输出节点的输出电压。模拟开关SW2和SW5由控制信号P1控制，SW4由控制信号P2控制。

首先，P1为“H”电平时，模拟开关SW5导通，对OPA施加负反馈，其反转输入端子(-)的电位变成与非反转输入端子(+)的施加电位VP相同的电位。此外，模拟开关SW2导通，在电容器C1上施加并存储的电压为ⅥN-VP。

接着，考虑P1为“L”电平、P2为“H”电平的情况。在此情况下，模拟开关SW2和SW5都截止，保持存储在电容器C1的电压(VIN-VP)。此外，模拟开关SW4导通，由于利用电容器C1、模拟开关SW4对运算放大器OPA施加负反馈，所以运算放大器OPA的反转输入端子(-)的电位与非反转输入端子(+)的施加电位VP相等。其结果，运算放大器OPA的输出电压VOUT为VP+(VIN-VP)＝VIN，输出取样电压。

此时，为了无误差地持续保持电容器C1保存的电压，在其两端中的至少一个端子中，没有电荷移动这样的条件是所必需的。在图15的取样保持电路中，漏电电流Ioff也可不必流到模拟开关SW5。但是，在现实的模拟开关中，由于Ioff不为零，所以产生所谓的保持在电容器C1的电压(保持电压)随时间的经过而变化的问题。

如上所述，模拟开关电路的Ioff依赖于施加在模拟开关SW5两端的电压。模拟开关SW5两端的电位是运算放大器OPA的反转输入端子(-)的电位和输出电位VOUT。由于通过负反馈而实现假设接地，反转输入端子(-)的电位被认为是固定的，但VOUT根据VIN而变化。即，施加在模拟开关SW5的两端的电压根据VIN而变化。基于以上内容可知，模拟开关SW5的Ioff依赖于VIN，即保持电压的变化量(误差)依赖于VIN。

如上所述，使用现有的模拟开关电路的图15的取样保持电路产生存在信号依赖性的保持电压的误差，即产生所谓的保持电压产生波动的问题。

使用上述的MOS晶体管的现有模拟开关，由于对输入节点的漏电电流存在电压依赖性，所以在运算放大器的输出端子和输入端子之间配置模拟开关，在用于保持电容器的信号电荷的取样保持电路等时，存在所谓保持的信号电压产生波动的问题。

而且，在专利文献1中，公开了将开关元件的输入侧和输出侧的电位差设为零。此外，在专利文献2中，公开了为减少开关元件的截止漏电电流的影响，将并联连接阈值电压大的NMOS晶体管和PMOS晶体管的第一开关电路和串联连接阈值电压小的两个NMOS晶体管和一个PMOS晶体管的第二开关电路进行并联连接。此情况下，作为使用晶体管就要求两种阈值电压。此外，当电源电压低时，第一开关电路的晶体管在VDD/2附近不导通。此外，在电源电压VDD附近或接地电压GND附近，第二开关晶体管不导通。

专利文献1特开平8-213909号公报

专利文献2美国专利第6359496号公报

发明内容

由于为解决上述问题而进行本发明，所以本发明的目的在于，提供一种承载有能够降低输入节点的漏电电流的电压依赖性，当使用在保持电容的信号电荷的取样保持(sample hold)电路等时，能够减少保持电压的波动的模拟开关电路的半导体集成电路。

本发明的半导体集成电路的第一方式，其特征在于，内置模拟开关电路，该模拟开关电路包括：在第一节点和第二节点之间串联连接的第一模拟开关及第二模拟开关；在上述第一模拟开关截止时，将与在上述第一节点上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路，并将上述第一模拟开关的截止漏电电流保持在固定值。

本发明的半导体集成电路的第二方式，其特征在于，包括：运算放大器；在上述运算放大器的输出端子和输入端子之间连接的负反馈电路，上述负反馈电路包括：在上述运算放大器的输入端子和输出端子之间串联连接的第一模拟开关及第二模拟开关；在上述第一模拟开关截止时，将与在上述运算放大器的输入端子上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路。

根据本发明的LSI所承载的模拟开关电路，能够将模拟开关的截止漏电电流设为固定值，在用于取样保持电路等情况下，能够减少保持的信号电压的波动。

附图说明

图1表示本发明的LSI所承载的模拟开关电路的一个例子的电路图。

图2表示供给图1的模拟开关电路的控制信号的一个例子的波形图。

图3表示图1的模拟开关电路的第一具体例的电路图。

图4表示图1的模拟开关电路的第二具体例的电路图。

图5表示使用图1的模拟开关电路的取样保持电路的一个例子的电路图。

图6表示由与图5所示的取样保持电路相同功能的全差分型电路构成的取样保持电路的一个例子的电路图。

图7表示使用图1的模拟开关电路的取样保持电路的另一个例子的电路图。

图8表示由与图7所示的取样保持电路相同功能的全差分型电路构成的取样保持电路的一个例子的电路图。

图9表示使用图1的模拟开关电路的管线型ADC用的多路型数字/模拟转换器(MDAC)的一个例子的电路图。

图10表示由与图9所示的MDAC相同功能的全差分型电路构成的MDAC的一个例子的电路图。

图11表示模拟开关的符号的一表示例子的图。

图12表示图11的模拟开关的第一具体例的电路图。

图13表示图11的模拟开关的第二具体例的电路图。

图14表示图11的模拟开关的第三具体例的电路图。

图15表示使用图11所示的模拟开关的现有的取样保持电路的一个例子的电路图。

图16表示供给图15的模拟开关电路的时钟信号P1、P2的一个例子的波形图。

符号说明

SW10…第一模拟开关、SW11…第二模拟开关、SW12…第三模拟开关、V1…第一节点、V2…第二节点、V3…第一模拟开关和第二模拟开关的串联连接节点、MN10…第一NMOS晶体管、MN11…第二NMOS晶体管、MN12…第三NMOS晶体管。

具体实施方式

<第一实施形态>

图1是表示本发明的LSI所承载的第一实施形态的模拟开关电路的一个例子的电路图。此模拟开关电路由使用各能动开关元件的3个模拟开关组合而构成，其一端连接到成为模拟开关的漏电电流Ioff的问题的节点。

即，此模拟开关电路的特征在于，包括：在第一节点V1和第二节点V2之间串联连接的第一模拟开关SW10及第二SW11，和电压施加电路。电压施加电路具有与第一模拟开关SW10及第二模拟开关SW11的串联连接节点V3连接的第三模拟开关SW12，在这两个模拟开关SW10、SW11截止时，通过控制使第三模拟开关SW12变成导通状态。第三模拟开关SW12，通过将与施加在第一节点V1的第一电位VIN不同的(与第一电位VIN存在固定的电位差)第二电位Vsw施加到上述串联连接节点V3上，来将第一模拟开关SW10的截止漏电电流保持在固定值。

例如，分别参照图12或图13或图14，与上述的模拟开关的任意一个同样地构成上述个模拟开关SW10～SW12。即，图12所示的模拟开关由NMOS晶体管12构成，对其基板供给VSS电位，对其栅极施加控制信号(时钟信号)P1。图13所示的模拟开关，由PMOS晶体管13构成，对其基板供给VDD电位，对其栅极施加由反相器电路G1反转了控制信号P1的信号。图14所示的模拟开关由NMOS晶体管12和PMOS晶体管13并联连接构成，对NMOS晶体管12的基板供给VSS电位，对其栅极施加控制信号P1，对PMOS晶体管13的基板供给VDD电位，对其栅极施加由反相器电路G1反转了控制信号P1的信号。

而且，第一实施形态的模拟开关电路中所使用的MOSFET可以是一种类型的阈值电压，并从接地电位GND到电源电压VDD的整个电压范围下能够导通工作。

图2表示供给图1的模拟开关电路的控制信号(时钟信号)P1、P1D、P2的波形的一个例子。在此，P1D是延迟P1下降的信号并成为截止的信号，即比P1成为截止的时间还要晚。控制第二模拟开关SW11，以便其比使第一模拟开关SW10成为截止的时间更晚。第二模拟开关SW11从导通变为截止时，减少对第一节点的时钟耦合的影响。

(模拟开关电路的第一具体例)

图3是表示图1的模拟开关电路的第一具体例的电路图。在图3的模拟开关电路中，在第一节点和第二节点之间串联连接第一NMOS晶体管MN10及第二NMOS晶体管MN11，在上述两个NMOS晶体管MN10、MN11的串联连接节点V3上连接第三NMOS晶体管MN12的一端。上述各NMOS晶体管MN10、MN11、MN12，其基板连接VSS节点，对第一NMOS晶体管MN10的栅极施加控制信号P1，对第二NMOS晶体管MN11的栅极施加控制信号P1D，对第三NMOS晶体管MN12的栅极施加控制信号P2。在此，VIN表示第一节点V1的电压、VOUT表示第二节点V2的电压。并且，控制第三NMOS晶体管MN12，以便其在第一NMOS晶体管MN10及第二NMOS晶体管MN11截止时成为导通状态，将与施加在第一节点V1上的第一电位VIN不同的(第一电位VIN具有固定的电位差)第二电位Vsw施加在上述串联连接节点V3上。由此，可将第一NMOS晶体管MN10的漏电电流保持在固定值。

为了将第一电位VIN和第二电位Vsw的电位差(VIN-Vsw)设定为固定值，在VDD节点和第三NMOS晶体管MN12的另一端之间连接第四NMOS晶体管MN13。此第四NMOS晶体管MN13的基板连接VSS接点，栅极连接第一节点V1。

并且，在VDD节点和VSS节点之间串联连接偏压电流源IB和第五NMOS晶体管MN15。对应第六NMOS晶体管MN14的栅极及源极连接第五NMOS晶体管MN15的栅极及源极。此第五NMOS晶体管MN15及第六NMOS晶体管MN14构成电流镜电路CM，第六NMOS晶体管MN14，其基板连接VSS节点，漏极连接第四NMOS晶体管MN13的一端(与第三NMOS晶体管MN12的连接节点)。由此，在第四NMOS晶体管MN13中，通过电流镜电路，流过与偏压电流源IB的电流相等的电流。

在图3的模拟开关电路中，在第一NMOS晶体管MN10的阈值电压Vth为固定的条件下，通过将栅·源间电压Vgs保持固定，使Ioff固定，实际中，由于基板偏置效果，根据源电压Vs，Vth变化。

因此，为了设Ioff为固定值，就必须将第一电位VIN和第二电位Vsw的电位差(VIN-Vsw)设为在某一固定值上加上Vth的变化值。在本例中，第三NMOS晶体管MN12导通时，第一NMOS晶体管MN10的源极电位V3与第四NMOS晶体管MN13的源极电位Vsw相等。即，第一NMOS晶体管MN10的Vth和第四NMOS晶体管MN13的Vth相等。因此，若第四NMOS晶体管MN13的漏电电流(与偏压电流源IB的电流相等的电流)固定时，电位差(VIN-Vsw)成为附加第一的NMOS晶体管MN10的Vth的变化的值，能够将第一NMOS晶体管MN10的Ioff设为固定值。

(模拟开关电路的第二具体例)

图4是表示图1的模拟开关电路的第二具体例的电路图。图4的模拟开关电路，与参照图3后述的模拟开关电路比较，是相互置换了NMOS晶体管和PMOS晶体管，互逆改变了相对于VDD节点和VSS节点的连接关系，反转控制信号的逻辑电平的模拟开关电路。图4中，PMOS晶体管MP10～MP15对应于图3中的NMOS晶体管MN10～MN15，控制信号P1B、P1DB、P2B是分别反转图3中的控制信号P1、P1D、P2的信号。

图4的模拟开关电路的工作与参照图3后述的模拟开关电路的工作相同，能够将PMOS晶体管MP10的Ioff设为固定值。

(模拟开关电路的第一应用例)

图5是表示使用图1的模拟开关电路的取样保持电路的一个例子的电路图。图5的取样保持电路由模拟开关SW2、SW4、SW5A、SW5B、SW5C，运算放大器OPA、电容器C1构成。在此，VIN是输入节点的输入电压、VOUT是输出节点的输出电压。模拟开关SW2、SW5A由控制信号P1控制，模拟开关SW2、SW5C由控制信号P2控制，模拟开关SW5B由比控制信号P1变截止的时间更晚截止的控制信号P1D控制。模拟开关SW5A、SW5B、SW5C与图1的模拟开关电路中的模拟开关SW10、SW11、SW12相对应。此外，施加在模拟开关SW5A、SW5B、SW5C的控制信号P1、PID、P2具有参照图2如上所述的时序。模拟开关SW5A、SW5B串联连接在运算放大器OPA的反转端子(-)和输出端子之间，模拟开关SW5C连接在模拟开关SW5A、SW5B的串联节点和电压Vsw的输入节点之间。

在图5的取样保持电路中，施加在第三模拟开关SW5C的一端的电压Vsw，使流入模拟开关电路的输入节点、即运算放大器OPA反转输入端子(-)的模拟开关SW5A的漏电电流Ioff成为固定值，并且，需将其设定与模拟开关电路的输入电压、即运算放大器OPA的反转输入端子(-)的电压不同的电位。运算放大器OPA的反转输入端子(-)的电压与非反转输入端子(+)的电压VP相等，是固定的。因此，电压Vsw也可为与VP不同的固定值，例如，也可与电压VSS、VDD连接。此情况下，模拟开关SW5由于不受基板偏压的影响，所以电压Vsw也可为不附加基板偏置效果的固定值。

此外，对模拟开关SW5B，供给延迟控制信号P1的上升的控制信号P1D。为此，模拟开关SW5B从导通到截止变化时，对电容器C1没有产生始终耦合的影响。

而且，在图5所示的取样保持电路中，由于两个模拟开关SW5A、SW5B串联连接，所以Ron变大。但是，由于无与图1中的模拟开关SW11相对应的模拟开关SW5B的时钟耦合的影响，所以可将模拟开关SW5B设计得足够大，能够减少由模拟开关SW5B引起的Ron的增大。

如上述的图5的取样保持电路所示，使用图1的模拟开关电路的情况，能够将截止漏电电流Ioff设为固定。通常，取样保持电路根据固定频率的时钟信号工作。因此，保持时间(P2为“H”电平的时间)固定。即，由于Ioff固定，并且，保持时间也固定，所以保持电压的误差为固定值。即，保持电压中仅产生偏移，而不会产生波动。

而且，图1的模拟开关电路不仅可适用图5的模拟开关电路，还可适用其它电路，并配置在运算放大器的输出端子和输入端子之间，能够保持电容器的信号电荷。在此，适用图1的模拟开关电路情况的电路图分别如图6、图7、图8、图9、图10所示。即使这些情况下，用图5的取样保持电路也能够获得与上述相同的效果。

即，图6表示由与图5所示的取样保持电路相同功能的全差分型电路构成的取样保持电路的一个例子。在此，VINN、VINP是差分输入、VOUTN、VOUTP为差分输出。

图6的取样保持电路的各构成要素，按其功能，可对应于图5所示的取样保持电路的各构成要素。FBOPA是全差分型的运算放大器，对应于图5中的运算放大器OPA，电容器C1N、C1P对应于图5中的电容器C1，模拟开关SW2N、SW2P对应于图5中的模拟开关SW2，模拟开关SW4N、SW4P对应于图5中的模拟开关SW4，模拟开关SW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CP对应于图5中的模拟开关SW5A、SW5B、SW5C。图6的取样保持电路的工作，除了输入信号、输出信号为各个差分信号外，与图5的取样电路的工作相同。

图7表示使用图1的模拟开关电路的取样保持电路的另一个例子。图7的取样保持电路由模拟开关SW2、SW5A、SW5B、SW5C、SW6，运算OPA，电容器C1、C2构成。在此，VIN是输入节点的输入电压，VOUT是输出节点的输出电压。模拟开关SW2和SW5A由控制信号P1控制，模拟开关SW5B由控制信号P1D控制，模拟控制信号SW5C、SW6由控制信号P2控制。

图7的取样保持电路，由于使用由模拟开关SW5A、SW5B、SW5C构成的图1的模拟开关电路，所以参照图5所示的取样保持电路也能够获得与上述效果相同的效果。

图8表示由与图7所示的取样保持电路相同功能的全差分型电路构成的取样保持电路的一个例子。在此，VINN、VINP是差分输入、VOUTN、VOUTP是差分输出。

图8的取样保持电路的各构成要素，按其功能，可对应于图7所示的取样保持电路的各构成要素。FBOPA是全差分型的运算放大器，对应于图7中的运算放大器OPA，电容器C1N、C1P对应于图7中的电容器C1，电容器C2N、C2P对应于图7中的电容器C2，模拟开关SW2N、SW2P对应于图7中的模拟开关SW2，模拟开关SW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CP对应于图7中的模拟开关SW5A、SW5B、SW5C，模拟开关SW6对应于图7中模拟开关SW6。

除了输入信号、输出信号为各个差分信号外，图8的取样保持电路的工作与图7的取样电路的工作相同。

图9表示使用图1的模拟开关电路的管线(Pipelire)型ADC用的多路数字/模拟转换器(MDAC)的一个例子。

图9的MDAC，由模拟开关SW1、SW2、SW3、SW4、SW5A、SW5B、SW5C，运算放大器OPA，电容器C1、C2构成。在此，VIN是输入节点的输入电压，VOUT是输出节点的输出电压，VDAC是比较基准输入电压(未图示DAC的输出电压)。模拟开关SW1、SW2、SW5A由控制信号P1控制，模拟开关SW5B由控制信号P1D控制，模拟控制信号SW3、SW4、SW5C由控制信号P2控制。

图9的MDAC的工作与图5和图7的取样保持电路不同，模拟开关SW5A、SW5B配置在运算放大器OPA的反转输入端子(-)和输出端子之间，因模拟开关SW5A的Ioff而使电容器C1或C2的电荷泄漏时，保持电压产生误差。但是，本例中，由于使用由模拟开关SW5A、SW5B、SW5C构成的图1的模拟开关电路，所以参照图5和图7所示的取样保持电路也能够获得与上述效果相同的效果。

图10表示由与图9所示的MDAC相同功能的全差分型电路构成的MDAC的一个例子的电路图。在此，VINN、VINP是差分输入、VOUTN、VOUTP是差分输出、VDCN、VDCP是差分输入。图10的MDAC的各构成要素，按其功能，可对应于图9所示的MDAC的各构成要素。全差分型的运算放大器FBOPA对应于图9中的运算放大器OPA，电容器C1N、C1P对应于图9中的电容器C1，电容器C2N、C2P对应于图9中的电容器C2，模拟开关SW1N、SW1P对应于图9中的模拟开关SW1，模拟开关SW2N、SW2P对应于图9中的模拟开关SW2，模拟开关SW3N、SW3P对应于图9中的模拟开关SW3，模拟开关SW4N、SW4P对应于图9中的模拟开关SW4，模拟开关SW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CP对应于图9中的模拟开关SW5A、SW5B、SW5C。

图10的MDAC的工作，除了输入信号、输出信号为各个差分信号外，与图9的MDAC的工作相同。

Claims

1、一种半导体集成电路，其特征在于，

内置模拟开关电路，该模拟开关电路包括：在第一节点和第二节点之间串联连接的第一模拟开关及第二模拟开关；当上述第一模拟开关及第二模拟开关截止时，将与在上述第一节点上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路，并将上述第一模拟开关的截止漏电电流保持在固定值。

2、一种半导体集成电路，其特征在于，包括：

运算放大器和在上述运算放大器的输出端子和输入端子之间连接的负反馈电路；

上述负反馈电路包括：在上述运算放大器的输入端子和输出端子之间串联连接的第一模拟开关及第二模拟开关；当上述第一模拟开关截止时，将与在上述运算放大器的输入端子上施加的第一电位不同的第二电位施加到上述第一模拟开关及第二模拟开关的串联连接节点上的电压施加电路。

3、根据权利要求1或2所述的半导体集成电路，其特征在于，

上述第一电位和上述第二电位的电位差是在某固定值上附加上因上述第一模拟开关的基板偏置效应而引起的阈值电压的变化值。

4、根据权利要求1至3中任一项所述的半导体集成电路，其特征在于，

上述电压施加电路具有与上述第一模拟开关及第二模拟开关的串联连接节点连接的第三模拟开关，当上述第一模拟开关截止时，通过控制使第三模拟开关变成导通状态。

5、根据权利要求1至4中任一项所述的半导体集成电路，其特征在于，

控制上述第二模拟开关，以使其成为截止的时间比上述第一模拟开关成为截止的时间更晚。