JP2005268901A - 半導体集積回路 - Google Patents

Abstract

【課題】アナログスイッチ回路の入力ノードのリーク電流の電圧依存性を低減でき、演算増幅器の出力端子と入力端子の間にアナログスイッチ回路を配置してキャパシタの信号電荷を保持するサンプルホールド回路等に用いた場合に、保持電圧の歪みを低減する。
【解決手段】第１のノードV1と第２のノードV2との間に直列接続された第１のアナログスイッチSW10および第２のアナログスイッチSW11と、第１のアナログスイッチおよび第２のアナログスイッチがオフ状態の時に第１のノードに印加されている第１の電位VINとは異なる第２の電位Vswを第１のアナログスイッチおよび第２のアナログスイッチの直列接続ノードV3に印加する第３のアナログスイッチSW12とを具備したアナログスイッチ回路をＬＳＩに内蔵した。
【選択図】 図１

Description

本発明は、半導体集積回路（LSI）に係り、特に内蔵されたアナログスイッチ回路に関するもので、例えばアナログデジタルコンバータ（以下、ADCと称する）等の構成要素であるサンプルホールド回路等に使用されるものである。

アナログスイッチ回路は、キャパシタと組み合わせてサンプルホールド機能を実現するためにADC等で広く用いられている。アナログスイッチ回路を用いてADC等を精度良く構成するためには、スイッチがオンの状態での抵抗値（オン抵抗）Ronが十分に小さいことと、スイッチがオフの状態での抵抗値（オフ抵抗）Roffが十分大きい、あるいはリーク電流（以下、Ioff）が十分に小さいことが要求される。

図１１はアナログスイッチのシンボルの一表記例を示す。このシンボルは、制御信号（クロック信号）P1が“Ｈ”レベルの時にスイッチがオンとなり、P1が“Ｌ”レベルの時にスイッチがオフとなることを示す。制御信号P1の代わりに別の信号名が記載された場合は、その信号の“Ｈ”と“Ｌ”とによりスイッチのオンとオフとが制御されることを示す。図１１中、V1とV2はスイッチの入力ノードと出力ノードである。

図１２、図１３、図１４は、それぞれ図１１のアナログスイッチの具体的な回路例を示す。図１２に示すアナログスイッチは、NMOSトランジスタ12により構成されており、制御信号P1がNMOSトランジスタ12のゲートに与えられる。図１３に示すアナログスイッチは、PMOSトランジスタ13により構成されており、制御信号P1がインバータ回路G1により反転された信号がPMOSトランジスタ13のゲートに与えられる。図１４に示すアナログスイッチは、NMOSトランジスタ12とPMOSトランジスタ13が並列接続されて構成されており、制御信号P1がNMOSトランジスタ12のゲートに与えられ、制御信号P1がインバータ回路G1により反転された信号がPMOSトランジスタ13のゲートに与えられる。なお、図１２乃至図１４中、VSSとVDDは、アナログスイッチに供給される電源の低電位側の電位と高電位側の電位を示す。

図１２乃至図１４に示したアナログスイッチにおいては、スイッチ素子（MOSトランジスタ）の寸法が決まれば、RonはMOSトランジスタがオンの時のゲート・ソース間電圧Vgsと閾値電圧Vthとの差により決まり、RoffはMOSトランジスタがオフの時のVgsとVthとの差により決まる。

LSIの素子の微細化に伴ってアナログスイッチで使用する電源電圧が低下すると、スイッチ素子であるMOSトランジスタのVgsも低下するので、Ronが増大する。MOSトランジスタの閾値電圧Vthを低下させることによりRonを低減することが可能であるが、その反面、Roffが低下するという問題が生じる。

MOSトランジスタのVthを所定の値とした場合、Ioff＝Vds/Roff（Vdsはドレイン・ソース間電圧）で、かつ、RoffがVgsに依存するので、MOSトランジスタのIoffは、ゲート電位Vg、ドレイン電位Vd、ソース電位Vsに依存することになる。MOSトランジスタのゲート電位Vgは、MOSトランジスタがオフの時、NMOSトランジスタでは“Ｌ”レベル(VSS)、PMOSトランジスタでは“Ｈ”レベル(VDD)であり、常に一定値である。したがって、MOSトランジスタのIoffは、ドレインとソースの電位、即ち、MOSトランジスタの両端の電位に依存する。以下、MOSトランジスタのIoffの影響を具体的に説明する。

図１５は、図１１に示したアナログスイッチを用いた従来のサンプルホールド回路の一例であり、図１６は図１５のサンプルホールド回路に供給されるクロック信号（制御信号）P1、P2の波形の一例を示す。図１５のサンプルホールド回路は、アナログスイッチSW2、SW4、SW5と、演算増幅器OPAと、キャパシタC1により構成されている。ここで、サンプルホールド回路の入力ノードの入力電圧をVIN、出力ノードの出力電圧をVOUTで表わす。アナログスイッチSW2とSW5は制御信号P1により制御され、SW4は制御信号P2により制御される。

まず、P1が“Ｈ”レベルの時、アナログスイッチSW5がオンになり、OPAに負帰還がかかり、その反転入力端子（−）の電位は非反転入力端子（＋）の印加電位VPと同電位となる。また、アナログスイッチSW2がオンになり、キャパシタC1に印加されて記憶される電圧はVIN-VPである。

次に、P1が“Ｌ”レベル、P2が“Ｈ”レベルとなった場合を考える。この場合には、アナログスイッチSW2とSW5は共にオフとなり、キャパシタC1に記憶されている電圧(VIN-VP)が保持される。また、アナログスイッチSW4はオンとなり、キャパシタC1、アナログスイッチSW4により演算増幅器OPAに負帰還がかかるので、演算増幅器OPAの反転入力端子（−）の電位が非反転入力端子（＋）の印加電位VPと等しくなる。その結果、演算増幅器OPAの出力電圧VOUTはVP+(VIN-VP)=VINとなり、サンプリングされた電圧が出力される。

この時、キャパシタC1が記憶した電圧を誤差なく保持し続けるためには、その両端のうち少なくともいずれか一方の端子において、電荷の移動がないという条件が必要である。図１５のサンプルホールド回路では、アナログスイッチSW5にリーク電流Ioffが流れなければよい。しかし、現実のアナログスイッチでは、Ioffが零ではないので、キャパシタC1に保持される電圧（ホールド電圧）が時間の経過につれて変動するという問題が生じる。

上述したように、アナログスイッチ回路のIoffは、アナログスイッチSW5の両端に印加される電圧に依存する。アナログスイッチSW5の両端の電位は、演算増幅器OPAの反転入力端子（−）の電位と出力電位VOUTである。反転入力端子（−）の電位は、負帰還により仮想接地が実現されているので一定とみなせるが、VOUTはVINに応じて変動する。つまり、アナログスイッチSW5の両端に印加される電圧はVINに応じて変動する。以上のことから、アナログスイッチSW5のIoffはVINに依存する、即ち、ホールド電圧の変動量（誤差）がVINに依存することが分かる。

以上に述べたように、従来のアナログスイッチ回路を用いた図１５のサンプルホールド回路は、信号依存性のあるホールド電圧の誤差が生じる、即ち、ホールド電圧に歪みが生じるという問題が生じる。

上記したようにMOSトランジスタを用いた従来のアナログスイッチは、入力ノードのリーク電流に電圧依存性があるので、演算増幅器の出力端子と入力端子の間にアナログスイッチを配置してキャパシタの信号電荷を保持するサンプルホールド回路等に用いた場合に、保持する信号電圧に歪みが生じるという問題があった。

なお、特許文献１には、スイッチ素子の入力側と出力側との電位差を零にする点が開示されている。また、特許文献２には、スイッチ素子のオフリーク電流の影響を軽減するために、閾値電圧が大きいNMOSトランジスタとPMOSトランジスタとを並列接続した第１のスイッチ回路、閾値電圧が小さい２個のNMOSトランジスタと１個のPMOSトランジスタとを直列接続した第２のスイッチ回路の両者を並列接続する点が開示されている。この場合、使用トランジスタとして、２種類の閾値電圧が必要になる。また、第１のスイッチ回路のトランジスタは、電源電圧VDDが低い場合にVDD/2付近でオンしない。また、第２のスイッチ回路のトランジスタは、電源電圧VDD付近あるいは接地電位GND付近でオンしない。
特開平８−２１３９０９号公報 米国特許第６３５９４９６号公報

本発明は上記の問題点を解決すべくなされたもので、入力ノードのリーク電流の電圧依存性を低減でき、キャパシタの信号電荷を保持するサンプルホールド回路等に用いた場合に、保持する信号電圧の歪みを低減し得るアナログスイッチ回路を搭載した半導体集積回路を提供することを目的とする。

本発明の半導体集積回路の第１の態様は、第１のノードと第２のノードとの間に直列接続された第１のアナログスイッチおよび第２のアナログスイッチと、前記第１のアナログスイッチがオフ状態の時に前記第１のノードに印加されている第１の電位とは異なる第２の電位を、前記第１のアナログスイッチおよび第２のアナログスイッチの直列接続ノードに印加する電圧印加回路とを具備したアナログスイッチ回路を内蔵し、前記第１のアナログスイッチのオフリーク電流を一定値に保つことを特徴とする。

本発明の半導体集積回路の第２の態様は、演算増幅器と、前記演算増幅器の出力端子と入力端子との間に接続された負帰還回路とを具備し、前記負帰還回路は、前記演算増幅器の入力端子と出力端子との間に直列接続された第１のアナログスイッチおよび第２のアナログスイッチと、前記第１のアナログスイッチがオフ状態の時に前記演算増幅器の入力端子に印加されている第１の電位とは異なる第２の電位を、前記第１のアナログスイッチおよび第２のアナログスイッチの直列接続ノードに印加する電圧印加回路とを具備することを特徴とする。

本発明のLSIに搭載されたアナログスイッチ回路によれば、アナログスイッチのオフリーク電流を一定値とすることが可能となり、サンプルホールド回路等に用いた場合に保持する信号電圧の歪みを低減することができる。

＜第１の実施形態＞
図１は、本発明のLSIに搭載された第１の実施形態のアナログスイッチ回路の一例を示す回路図である。このアナログスイッチ回路は、それぞれ能動スイッチ素子が用いられてなる３個のアナログスイッチが組み合わされて構成されており、その一端はアナログスイッチのリーク電流Ioffが問題になるノードに接続されている。

即ち、このアナログスイッチ回路は、第１のノードV1と第２のノードV2との間に直列接続された第１のアナログスイッチSW10および第２のアナログスイッチSW11と、電圧印加回路とを具備してなる。電圧印加回路は、第１のアナログスイッチSW10および第２のアナログスイッチSW11の直列接続ノードV3に接続され、これらの２つのアナログスイッチSW10、SW11がオフの時にオン状態になるように制御される第３のアナログスイッチSW12を有する。第３のアナログスイッチSW12は、第１のノードV1に印加されている第１の電位VINとは異なる（第１の電位VINとは一定の電位差を有する）第２の電位Vswを前記直列接続ノードV3に印加することによって、第１のアナログスイッチSW10のオフリーク電流を一定値に保つことを特徴とするものである。

上記各アナログスイッチSW10〜SW12は、それぞれ例えば図１２あるいは図１３あるいは図１４を参照して前述したアナログスイッチのいずれかと同様に構成されている。即ち、図１２に示したアナログスイッチは、NMOSトランジスタ12により構成されており、その基板にVSS電位が供給され、そのゲートに制御信号（クロック信号）P1が与えられる。図１３に示したアナログスイッチは、PMOSトランジスタ13により構成されており、その基板にVDD電位が供給され、そのゲートに制御信号P1がインバータ回路G1により反転された信号が与えられる。図１４に示したアナログスイッチは、NMOSトランジスタ12とPMOSトランジスタ13が並列接続されて構成されており、NMOSトランジスタ12の基板にVSS電位が供給され、そのゲートに制御信号P1が与えられ、PMOSトランジスタ13の基板にVDD電位が供給され、そのゲートに制御信号P1がインバータ回路G1により反転された信号が与えられる。

なお、第１の実施形態のアナログスイッチ回路で使用するMOSFETは、閾値電圧が１種類でよく、接地電位GNDから電源電圧VDDまでの全電圧範囲でオン動作が可能である。

図２は、図１のアナログスイッチ回路に供給される制御信号（クロック信号）P1、P1D、P2の波形の一例を示す。ここで、P1Dは、P1の立ち下がりを遅延させた信号、つまり、P1がオフになるタイミングよりも遅れてオフになる信号である。第２のアナログスイッチSW11は、第１のアナログスイッチSW10がオフになるタイミングよりも遅れてオフになるように制御される。第２のアナログスイッチSW11がオンからオフに変化する時に、第１のノードへのクロックフイードスルーの影響を軽減している。

（アナログスイッチ回路の第１の具体例）
図３は、図１のアナログスイッチ回路の第１の具体例を示す回路図である。図３のアナログスイッチ回路において、第１のノードと第２のノードとの間に第１のNMOSトランジスタMN10および第２のNMOSトランジスタMN11が直列接続され、上記２つのNMOSトランジスタMN10、MN11の直列接続ノードV3に第３のNMOSトランジスタMN12の一端が接続されている。上記各NMOSトランジスタMN10、MN11、MN12は、基板がVSSノードに接続されており、第１のNMOSトランジスタMN10のゲートに制御信号P1が印加され、第２のNMOSトランジスタMN11のゲートに制御信号P1Dが印加され、第３のNMOSトランジスタMN12のゲートに制御信号P2が印加される。ここで、VINは第１のノードV1の電圧、VOUTは第２のノードV2の電圧を示す。そして、第３のNMOSトランジスタMN12は、第１のNMOSトランジスタMN10および第２のNMOSトランジスタMN11がオフの時にオン状態になるように制御され、第１のノードV1に印加されている第１の電位VINとは異なる（第１の電位VINとは一定の電位差を有する）第２の電位Vswを前記直列接続ノードV3に印加する。これによって、第１のNMOSトランジスタMN10のオフリーク電流を一定値に保つことが可能になる。

第１の電位VINと第２の電位Vswとの電位差（VIN-Vsw）を一定値に設定するために、VDDノードと第３のNMOSトランジスタMN12の他端との間に第４のNMOSトランジスタMN13が接続されている。この第４のNMOSトランジスタMN13の基板はVSSノードに接続され、ゲートは第１のノードV1に接続されている。

さらに、VDDノードとVSSノードとの間に、バイアス電流源IBと第５のNMOSトランジスタMN15が直列に接続されている。第５のNMOSトランジスタMN15のゲートおよびソースに第６のNMOSトランジスタMN14のゲートおよびソースが対応して接続されている。この第５のNMOSトランジスタMN15および第６のNMOSトランジスタMN14はカレントミラー回路CMを構成しており、第６のNMOSトランジスタMN14は、基板がVSSノードに接続されており、ドレインに第４のNMOSトランジスタMN13の一端（第３のNMOSトランジスタMN12との接続ノード）が接続されている。これによって、第４のNMOSトランジスタMN13には、カレントミラー回路CMを介してバイアス電流源IBの電流と等しい電流が流れる。

図３のアナログスイッチ回路において、第１のNMOSトランジスタMN10の閾値電圧Vthが一定の条件では、ゲート・ソース間電圧Vgsを一定に保つことによってIoffが一定になるが、実際には基板バイアス効果によって、ソース電圧Vsに応じてVthが変動する。

したがって、Ioffを一定値にするためには、第１の電位VINと第２の電位Vswとの電位差（VIN-Vsw）を、ある一定値にVthの変動量を加えた値とする必要がある。本例では、第３のNMOSトランジスタMN12がオンの時、第１のNMOSトランジスタMN10のソースの電位V3は第４のNMOSトランジスタMN13のソースの電位Vswと等しい。即ち、第１のNMOSトランジスタMN10のVthと第４のNMOSトランジスタMN13のVthとは等しい。したがって、第４のNMOSトランジスタMN13のドレイン電流が一定（バイアス電流源IBの電流と等しい電流）であれば、電位差（VIN-Vsw）は第１のNMOSトランジスタMN10のVthの変動を加味した値になり、第１のNMOSトランジスタMN10のIoffを一定値にすることができる。

（アナログスイッチ回路の第２の具体例）
図４は、図１のアナログスイッチ回路の第２の具体例を示す回路図である。図４のアナログスイッチ回路は、図３を参照して前述したアナログスイッチ回路と比べて、NMOSトランジスタとPMOSトランジスタとを相互に置換し、VDDノードとVSSノードに対する接続関係逆に変更し、制御信号の論理レベルを反転させたものである。図４中、PMOSトランジスタMP10〜MP15は図３中のNMOSトランジスタMN10〜MN15に対応し、制御信号P1B、P1DB、P2Bは図３中の制御信号P1、P1D、P2をそれぞれ反転させた信号である。

図４のアナログスイッチ回路の動作は、図３を参照して前述したアナログスイッチ回路の動作と同様であり、PMOSトランジスタMP10のIoffを一定値にすることができる。

（アナログスイッチ回路の第１の応用例）
図５は、図１のアナログスイッチ回路を用いたサンプルホールド回路の一例を示す回路図である。図５のサンプルホールド回路は、アナログスイッチSW2、SW4、SW5A、SW5B、SW5Cと、演算増幅器OPAと、キャパシタC1とにより構成されている。ここで、VINは入力ノードの入力電圧、VOUTは出力ノードの出力電圧である。アナログスイッチSW2、SW5Aは制御信号P1により制御され、アナログスイッチSW2、SW5Cは制御信号P2により制御され、アナログスイッチSW5Bは制御信号P1がオフになるタイミングよりも遅れてオフになる制御信号P1Dにより制御される。アナログスイッチSW5A、SW5B、SW5Cは、図１のアナログスイッチ回路におけるアナログスイッチSW10、SW11、SW12に対応する。また、アナログスイッチSW5A、SW5B、SW5Cに印加される制御信号P1、PID、P2は、図２を参照して前述したようなタイミングを有する。アナログスイッチSW5A、SW5Bは、演算増幅器OPAの反転入力端子（−）と出力端子との間に直列に接続され、アナログスイッチSW5CはアナログスイッチSW5A、SW5Bの直列ノードと電圧Vswの入力ノードとの間に接続されている。

図５のサンプルホールド回路において、第３のアナログスイッチSW5Cの一端に印加される電圧Vswは、アナログスイッチ回路の入力ノード、つまり、演算増幅器OPAの反転入力端子（−）に流れ込むアナログスイッチSW5Aのリーク電流Ioffが一定値となり、かつ、アナログスイッチ回路の入力電圧、つまり、演算増幅器OPAの反転入力端子（−）の電圧とは異なる電位に設定する必要がある。演算増幅器OPAの反転入力端子（−）の電圧は、非反転入力端子（＋）の電圧VPと等しく、一定である。したがって、電圧Vswは、VPとは異なる一定値でよく、例えば電圧VSS、VDDに接続してもよい。この場合、アナログスイッチSW5Cは基板バイアス効果を受けないので、電圧Vswは基板バイアス効果を加味することなく一定値でよい。

また、アナログスイッチSW5Bには、制御信号P1の立ち上がりを遅らせた制御信号P1Dが供給されている。そのため、アナログスイッチSW5Bがオンからオフに変化する時にキャパシタC1に対してクロックフイードスルーの影響が生じることはない。

なお、図５に示したサンプルホールド回路においては、２つのアナログスイッチSW5A、SW5Bが直列に接続されているので、Ronが大きくなってしまう。しかし、図１中のアナログスイッチSW11に対応するアナログスイッチSW5Bのクロックフイードスルーの影響がないので、アナログスイッチSW5Bを十分に大きく設計し、アナログスイッチSW5BによるRonの増大を低減することが可能である。

上記した図５のサンプルホールド回路のように図１のアナログスイッチ回路を用いた場合、オフリーク電流Ioffを一定とすることができる。通常、サンプルホールド回路は、一定の周波数のクロック信号により動作する。したがって、ホールド時間（P2が“Ｈ”レベルの時間）は一定である。つまり、Ioffが一定で、かつ、ホールド時間も一定であるので、ホールド電圧の誤差は一定値となる。即ち、ホールド電圧にはオフセットが生じるだけで、歪みは生じない。

なお、図１のアナログスイッチ回路は、図５のサンプルホールド回路だけでなく、その他の回路にも適用可能であり、演算増幅器の出力端子と入力端子の間に配置されてキャパシタの信号電荷を保持することが可能である。ここで、図１のアナログスイッチ回路を適用した場合の回路図をそれぞれ図６、図７、図８、図９、図１０に示す。これらの場合においても、図５のサンプルホールド回路で前述した効果と同様の効果が得られる。

即ち、図６は、図５に示したサンプルホールド回路と同じ機能を全差動型の回路で構成したサンプルホールド回路の一例を示す。ここで、VINN、VINPは差動入力、VOUTN、VOUTPは差動出力である。

図６のサンプルホールド回路の各構成要素は、その機能面から図５に示したサンプルホールド回路の各構成要素に対応づけることができる。FBOPAは全差動型の演算増幅器であり、図５中の演算増幅器OPAに対応し、キャパシタC1N、C1Pは図５中のキャパシタC1に対応し、アナログスイッチSW2N、SW2Pは図５中のアナログスイッチSW2に対応し、アナログスイッチSW4N、SW4Pは図５中のアナログスイッチSW4に対応し、アナログスイッチSW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CPは図５中のアナログスイッチSW5A、SW5B、SW5Cに対応する。図６のサンプルホールド回路の動作は、入力信号、出力信号がそれぞれ差動信号であることを除き、図５のサンプルホールド回路の動作と同じである。

図７は、図１のアナログスイッチ回路を用いたサンプルホールド回路のさらに別の例を示す。図７のサンプルホールド回路は、アナログスイッチSW2、SW5A、SW5B、SW5C、SW6と、演算増幅器OPAと、キャパシタC1、C2とにより構成されている。ここで、VINは入力ノードの入力電圧、VOUTは出力ノードの出力電圧である。アナログスイッチSW2とSW5Aは制御信号P1により制御され、アナログスイッチSW5Bは制御信号P1Dにより制御され、アナログスイッチSW5C、SW6は制御信号P2により制御される。

図７のサンプルホールド回路は、アナログスイッチSW5A、SW5B、SW5Cからなる図１のアナログスイッチ回路を用いているので、図５に示したサンプルホールド回路を参照して前述した効果と同様の効果が得られる。

図８は、図７に示したサンプルホールド回路と同じ機能を全差動型の回路で構成したサンプルホールド回路の一例を示す。ここで、VINN、VINPは差動入力、VOUTN、VOUTPは差動出力である。

図８のサンプルホールド回路の各構成要素は、その機能面から図７に示したサンプルホールド回路の各構成要素に対応づけることができる。FBOPAは全差動型の演算増幅器であり、図７中の演算増幅器OPAに対応し、キャパシタC1N、C1Pは図７中のキャパシタC1に対応し、キャパシタC2N、C2Pは図７中のキャパシタC2に対応し、アナログスイッチSW2N、SW2Pは図７中のアナログスイッチSW2に対応し、アナログスイッチSW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CPは図７中のアナログスイッチSW5A、SW5B、SW5Cに対応し、アナログスイッチSW6は図７中のアナログスイッチSW6に対応する。

図８のサンプルホールド回路の動作は、入力信号、出力信号がそれぞれ差動信号であることを除き、図７のサンプルホールド回路の動作と同じである。

図９は、図１のアナログスイッチ回路を用いたパイプライン(Pipeline)型ADC用のMultiplying Digital-to-Analog Converter(MDAC）の一例を示す。

図９のMDACは、アナログスイッチSW1、SW2、SW3、SW4、SW5A、SW5B、SW5Cと、演算増幅器OPAと、キャパシタC1、C2とにより構成されている。ここで、VINは入力ノードの入力電圧、VOUTは出力ノードの出力電圧、VDACは比較基準入力電圧（図示しないDACの出力電圧）である。アナログスイッチSW1、SW2、SW5Aは制御信号P1により制御され、アナログスイッチSW5Bは制御信号P1Dにより制御され、アナログスイッチSW3、SW4、SW5Cは制御信号P2により制御される。

図９のMDACの動作は、図５や図７のサンプルホールド回路とは異なるが、アナログスイッチSW5A、SW5Bが演算増幅器OPAの反転入力端子（−）と出力端子との間に配置されており、アナログスイッチSW5AのIoffによりキャパシタC1またはC2の電荷がリークすると、保持電圧に誤差が生じる。しかし、本例では、アナログスイッチSW5A、SW5B、SW5Cからなる図１のアナログスイッチ回路を用いているので、図５や図７に示したサンプルホールド回路を参照して前述した効果と同様の効果が得られる。

図１０は、図９に示したMDACと同じ機能を全差動型の回路で構成したMDACの一例を示す。ここで、VINN、VINPは差動入力、VOUTN、VOUTPは差動出力、VDCN、VDCPは差動入力である。図１０のMDACの各構成要素は、その機能面から図９に示したMDACの各構成要素に対応づけることができる。全差動型の演算増幅器FBOPAは図９中の演算増幅器OPAに対応し、キャパシタC1N、C1Pは図９中のキャパシタC1に対応し、キャパシタC2N、C2Pは図９中のキャパシタC2に対応し、アナログスイッチSW1N、SW1Pは図９中のアナログスイッチSW1に対応し、アナログスイッチSW2N、SW2Pは図９中のアナログスイッチSW2に対応し、アナログスイッチSW3N、SW3Pは図９中のアナログスイッチSW3に対応し、アナログスイッチSW4N、SW4Pは図９中のアナログスイッチSW4に対応し、アナログスイッチSW5AN、SW5BN、SW5CN、SW5AP、SW5BP、SW5CPは図９中アナログスイッチのSW5A、SW5B、SW5Cに対応する。

図１０のMDACの動作は、入力信号、出力信号がそれぞれ差動信号であることを除き、図９のMDACの動作と同じである。

本発明のＬＳＩに搭載されたアナログスイッチ回路の一例を示す回路図。 図１のアナログスイッチ回路に供給される制御信号の一例を示す波形図。 図１のアナログスイッチ回路の第１の具体例を示す回路図。 図１のアナログスイッチ回路の第２の具体例を示す回路図。 図１のアナログスイッチ回路を用いたサンプルホールド回路の一例を示す回路図。 図５に示したサンプルホールド回路と同じ機能を全差動型の回路で構成したサンプルホールド回路の一例を示す回路図。 図１のアナログスイッチ回路を用いたサンプルホールド回路のさらに別の例を示す回路図。 図７に示したサンプルホールド回路と同じ機能を全差動型の回路で構成したサンプルホールド回路の一例を示す回路図。 図１のアナログスイッチ回路を用いたパイプライン型ADC用のマルチ型デジタル／アナログコンバータ（MDAC）の一例を示す回路図。 図９に示したMDACと同じ機能を全差動型の回路で構成したMDACの一例を示す回路図。 アナログスイッチのシンボルの一表記例を示す図。 図１１のアナログスイッチの第１の具体例を示す回路図。 図１１のアナログスイッチの第２の具体例を示す回路図。 図１１のアナログスイッチの第３の具体例を示す回路図。 図１１に示したアナログスイッチを用いた従来のサンプルホールド回路の一例を示す回路図。 図１５のサンプルホールド回路に供給されるクロック信号P1,P2 の一例を示す波形図。

符号の説明

SW10…第１のアナログスイッチ、SW11…第２のアナログスイッチ、SW12…第３のアナログスイッチ、V1…第１のノード、V2…第２のノード、V3…第１のアナログスイッチと第２のアナログスイッチの直列接続ノード、MN10…第１のNMOSトランジスタ、MN11…第２のNMOSトランジスタ、MN12…第３のNMOSトランジスタ。

Claims (5)

1. 第１のノードと第２のノードとの間に直列接続された第１のアナログスイッチおよび第２のアナログスイッチと、前記第１のアナログスイッチおよび第２のアナログスイッチがオフ状態の時に前記第１のノードに印加されている第１の電位とは異なる第２の電位を、前記第１のアナログスイッチおよび第２のアナログスイッチの直列接続ノードに印加する電圧印加回路とを具備したアナログスイッチ回路を内蔵し、前記第１のアナログスイッチのオフリーク電流を一定値に保つことを特徴とする半導体集積回路。
2. 演算増幅器と、前記演算増幅器の出力端子と入力端子との間に接続された負帰還回路とを具備し、前記負帰還回路は、
   前記演算増幅器の入力端子と出力端子との間に直列接続された第１のアナログスイッチおよび第２のアナログスイッチと、前記第１のアナログスイッチがオフ状態の時に前記演算増幅器の入力端子に印加されている第１の電位とは異なる第２の電位を、前記第１のアナログスイッチおよび第２のアナログスイッチの直列接続ノードに印加する電圧印加回路とを具備することを特徴とする半導体集積回路。
3. 前記第１の電位と前記第２の電位との電位差は、ある一定値に前記第１のアナログスイッチの基板バイアス効果による閾値電圧の変動量を加味した値であることを特徴とする請求項１または２記載の半導体集積回路。
4. 前記電圧印加回路は、前記第１のアナログスイッチおよび第２のアナログスイッチの直列接続ノードに接続され、前記第１のアナログスイッチがオフの時にオン状態になるように制御される第３のアナログスイッチを有することを特徴とする請求項１乃至３のいずれか１項記載の半導体集積回路。
5. 前記第２のアナログスイッチは、前記第１のアナログスイッチがオフになるタイミングよりも遅れてオフになるように制御されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。

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